專利名稱：：考慮耦合效應進行時延優(yōu)化的標準單元總體布線方法
技術(shù)領(lǐng)域：
：集成電路計算機輔助設計(ICCAD)領(lǐng)域，尤其涉及標準單元(SC)總體布線領(lǐng)域。集成電路的制造工藝目前正從超深亞微米(VDSM)進入到納米(nanometer)階段；集成電路的設計規(guī)模也正由超大規(guī)模(VLSI)、甚大規(guī)模(ULSI)向G大規(guī)模(GSI)方向發(fā)展。在這種條件下，一方面，集成電路設計中互連線延遲已經(jīng)大大超過了門延遲，成為影響芯片性能的主要因素。因此，這時僅僅優(yōu)化布線擁擠是不夠的，要進行時延優(yōu)化。另一方面，此時互連線之間由耦合電容引起的耦合效應已非常強烈。因此，若在時延優(yōu)化時仍按照以往的方法而忽略耦合效應的影響，將會使所得到的優(yōu)化結(jié)果具有很大的局限。因此，在新的技術(shù)發(fā)展與工藝要求下，要研究考慮耦合效應優(yōu)化時延(同時包含優(yōu)化布線擁擠)的總體布線方法。在已報導和所能查閱到的國內(nèi)外相關(guān)研究中，我們列舉、分析、總結(jié)如下下面這些代表性的時延優(yōu)化方法，它們都進行了時延的優(yōu)化，但由于當時的技術(shù)條件限制而都沒有考慮耦合效應對時延的影響。較早期的一些方法(1)簡單地將最小化線網(wǎng)互連線延遲的概念轉(zhuǎn)化為最短線網(wǎng)長度的布線；(2)采用優(yōu)先級分配的方法，通過靜態(tài)時延分析產(chǎn)生出關(guān)鍵線網(wǎng)，然后，給這些關(guān)鍵線網(wǎng)分配較高的優(yōu)先級，盡量使它們的長度最小。而事實上，只有在兩端點線網(wǎng)的情況下，或連線電阻與輸出驅(qū)動電阻相比可以忽略不計的情況下，最短線網(wǎng)連接才能保證最短的互連線延遲。而對于多端點線網(wǎng)，在VDSM工藝下，連線電阻與輸出驅(qū)動電阻相比不能忽略不計。此時，線網(wǎng)的漏點(即該線網(wǎng)的信號輸出引腳點)延遲不僅與線網(wǎng)總連線長度有關(guān)，而且與線網(wǎng)布線樹的結(jié)構(gòu)有關(guān)。因此，這些方法就不再適用了。以后發(fā)現(xiàn)電路的最長關(guān)鍵路徑時延決定著芯片的電性能。于是，在標準單元布線的時延優(yōu)化上出現(xiàn)了以下四類方法(1)基于線網(wǎng)的時延優(yōu)化總體布線。它是將關(guān)鍵路徑上的互連線延遲約束分配到各個相關(guān)的線網(wǎng)中，作為對線網(wǎng)延遲的約束。它的控制策略簡單，易于實現(xiàn)。(2)基于關(guān)鍵路徑的時延優(yōu)化總體布線。它并不單一考慮每條線網(wǎng)的延遲約束，而是將線網(wǎng)的延遲約束檢查放到與其相關(guān)的關(guān)鍵路徑的延遲約束檢查中，只要關(guān)鍵路徑上總的延遲約束滿足，線網(wǎng)的新布線結(jié)果就可行。它力求避免不合理的延遲分配，放寬線網(wǎng)的布線約束，得到更好的布線質(zhì)量。方法(1)在時延約束的分配上存在一定的盲目性。由于對每條線網(wǎng)的延遲都有嚴格的限制，因此，如果時延分配結(jié)果與實際布線的需求不相符時，就會使得擁擠線網(wǎng)為滿足自身所分配的時延約束而無法使擁擠得到改善。在方法(2)中，確定需重布改進時延的線網(wǎng)存在盲目性，只能靠貪婪試探的方法，不能實現(xiàn)主動控制，這使得總體布線算法的求解速度比較低。(3)文獻中提出了一種考慮時延約束的總體布線方法。該方法進行了電路時延的優(yōu)化，但沒有考慮耦合效應的影響。同時，該方法是面向積木塊(BBL)設計模式的而不是標準單元(SC)設計模式。該文中采用了很小規(guī)模的測試例子，并需要較長的算法執(zhí)行時間。因此，該方法不能應用于SC的布線中。(4)基于關(guān)鍵網(wǎng)絡技術(shù)的時延優(yōu)化總體布線。該方法提出了基于構(gòu)造關(guān)鍵網(wǎng)絡進行時延優(yōu)化的優(yōu)化思想。與方法(1)-(3)相比，該方法取得了好的效果。但由于沒有考慮耦合效應對于時延的影響，使得該方法在新的工藝條件下，其應用受到限制。已進行過“新穎性檢索”，檢索報告見附件1。本發(fā)明的特征在于它依次包含如下步驟(1)初始化設置GRC(總體布線單元)的行數(shù)Nnr，列數(shù)Nnc，GRG(總體布線圖)中所有頂點即GRC中心點的坐標vnr，nc(x，y)，其中，nr，nc分別代表行和列，x，y是芯片平面的坐標；GRG中每條邊ek的容量Ck，電路中線網(wǎng)的總數(shù)Nsum，每條線網(wǎng)的網(wǎng)表NetlistIndex，每條線網(wǎng)的源點s，漏點t，電路的所有電學性能參數(shù)，用戶給定的時延約束指標參數(shù)；(2)生成GRG讀入在多層布線芯片上劃分GRC所必需的Nnr，Nnc，讀入在多層布線芯片上生成GRG所必需的各頂點的坐標值，給頂點以及連接每兩個相鄰頂點的邊ek編號；(3)讀入電路詳細連接關(guān)系即網(wǎng)表讀入電路中線網(wǎng)的總數(shù)目Nsum，讀入每條線網(wǎng)網(wǎng)表，按讀入順序，為每條線網(wǎng)編號；(4)讀入電路的所有電學性能參數(shù)與約束指標，賦到相應的變量和數(shù)組中；(5)構(gòu)造初始布線樹即Steiner樹，即在每條線網(wǎng)不受任何約束條件下構(gòu)造時延優(yōu)化的Steiner樹；(6)統(tǒng)計總的可用布線資源，標記擁擠區(qū)域根據(jù)步驟(5)執(zhí)行后得到的初始解，統(tǒng)計每條GRG邊的被使用量dk，比較Ck與dk，若Ck＜dk，表示出現(xiàn)布線擁擠，得出擁擠區(qū)域，對布線擁擠的GRG邊進行標記，有標記的線網(wǎng)即為擁擠線網(wǎng)；(7)用SSTT.cpp程序優(yōu)化布線擁擠，消除擁擠邊；(8)用Coll_Timing_Info.cpp程序統(tǒng)計電路時延信息，再根據(jù)步驟(7)執(zhí)行后的布線結(jié)果進行時延計算，得到每條電信號傳輸路徑從輸入PI到輸出PO的時延值，它依次采用如下步驟(8.1)統(tǒng)計電路時延信息(8.1.1)在估算互連線電學參數(shù)時使用WLE(Wire-Load-Estimation)互連線負載模型，它是通過在不同布線層對于金屬線進行實驗模擬，得到了離散的寄生參數(shù)并再進行曲線擬合而得到的，其輸入?yún)?shù)為金屬線的線寬(W0)、實際線間距(S0)、線長(L)和所在的布線層序號(v)；輸出參數(shù)為金屬線的單位總電阻(Rt0)、單位總電容(Ct0)、單位耦合電容(Cc0)；(8.1.2)用全等變換技術(shù)計算互連線延遲見(K.J.Kerns，I.L.Wemple，A.T.Yang.‘StableandEfficientReductionofSubstrateModelNetworksUsingCongruenceTransforms.’InProceedingsofACM/IEEEICCAD，1995，207～214，采用全等變換方法來穩(wěn)定而有效地降低襯底模型網(wǎng)絡)；它的輸入?yún)?shù)為線網(wǎng)每一段走線的總電容(Ct)、總電阻(Rt)，線網(wǎng)的連接關(guān)系；輸出參數(shù)為線網(wǎng)每個漏點的延遲值(Ti)及傳輸時間(tr)；(8.1.3)用查表和插值的方法計算門延遲所用的表是用戶在實施例中提供的每個庫單元的延遲信息表及其對應的索引，輸入?yún)?shù)為門的輸入Pin的傳輸時間(tr)，門的輸出負載總電容(即為輸出的線網(wǎng)總電容Ct)；輸出參數(shù)為門延遲值(Tg)，門的輸出Pin的傳輸時間(ti)；(8.1.4)計算路徑的總延遲路徑的總延遲＝門延遲Tg+連線延遲Ti；(9)優(yōu)化電路時延設.非關(guān)鍵路徑的邊的權(quán)值w~i=&alpha;1wcongi+&alpha;2wcoupi,&alpha;1+&alpha;2=1,]]>其中，wcongi該邊擁擠引起的費用；wcoupi該邊耦合電容引起的費用；α1、α2調(diào)整系數(shù)；則，關(guān)鍵路徑的邊的權(quán)值w~i=&alpha;1wcongi+&mu;&alpha;2wcoupi,&mu;>1,]]>即通過減少關(guān)鍵路徑上線網(wǎng)附近的布線密度，以減少其耦合電容，保證其時延的減小。(10)判斷各條從PI到PO的電信號傳輸路徑上的時延是否滿足給定的所有時延約束指標，若延遲優(yōu)化結(jié)果＞時延約束指標，則繼續(xù)執(zhí)行步驟(9)，當全部滿足時，輸出結(jié)果。實驗證明本發(fā)明可以減小關(guān)鍵路徑的耦合電容，使關(guān)鍵路徑總延遲減小，整個電路時延優(yōu)化。圖2本發(fā)明的流程框圖。圖3在多層布線的芯片平面上生成的GRG。圖4考慮耦合效應的線網(wǎng)時延計算。圖5采用插值查表法求門延遲。圖6實施例中的關(guān)鍵路徑局部。圖7對圖6所示的局部關(guān)鍵路徑進行時延優(yōu)化后的結(jié)果圖。本布線方法的流程框圖如圖2所示?，F(xiàn)在采用工業(yè)界的一個電路實例biu作為本發(fā)明的一個實施例，結(jié)合圖2的程序流程用本發(fā)明的總體布線方法進行布線。它依次有如下步驟(1)初始化設行數(shù)Nnr＝66，列數(shù)Nnc＝26，如圖3所示。此時，GRG圖中共有1716個頂點，每個頂點都有一個對應的位置坐標(x，y)，例如在圖3中，v1，1頂點的位置坐標是(-3900，-3900)，v1，2頂點的位置坐標是(-1700，-3900)，即可用vnr，nc(x，y)表示，nr表示GRG上第幾行，nc表示GRG上第幾列，坐標(x，y)是相對芯片平面的坐標原點而言的；共有3340條邊，每條邊都有一個用戶給定的容量，從14～19，例如連接v1，1與v1，2的邊的容量為14，連接v1，2與v1，3的邊的容量為14。設線網(wǎng)的總數(shù)Nsum為943條，用戶給出的時延約束指標，如其中一個時延值為10.000000ns。(2)生成GRG，見圖3讀入Nnr＝66，Nnc＝26；按照先行后列的順序，給1716個頂點全部編號，分別為1～1716號；再按照先行后列的順序，從1號頂點開始，把3340條GRG邊全部編號，分別為1～3340號。(3)讀入電路詳細連接關(guān)系即網(wǎng)表讀入電路中線網(wǎng)總數(shù)Nsum＝943。按照網(wǎng)表讀入的順序，給943條線網(wǎng)全部編號，分別為net1～net943。于是得到每條線網(wǎng)包含源點、漏點信息在內(nèi)的網(wǎng)表，其具體形式描述如下8號線網(wǎng)的網(wǎng)表表示是(net8(vertexList71020.000.0073620.000.0076220.000.0078820.000.0068620.000.0066020.000.0063420.000.0060810.000.00))，943號線網(wǎng)的網(wǎng)表表示是(net943(vertexList31020.000.0030920.000.0030810.000.00))。以net943為例它表示的是第310號頂點是漏點，第309號頂點是漏點，第308號頂點是源點。它們的通式可表示為(net號(VertexList頂點號源點/漏點……))，其中數(shù)字1表示源點，數(shù)字2表示漏點。(4)讀入電路的所有電學性能參數(shù)與約束指標，賦到相應的變量和數(shù)組之中讀入用戶給出的時延約束指標參數(shù)賦到數(shù)組中，其中一個時延約束指標(從PI到PO)＝2.900000ns。(5)構(gòu)造初始時延優(yōu)化的布線樹采用ITDT_Tree.cpp程序完成。其中，首先采用ITDT算法，利用總線長以及源點的作用，為單個線網(wǎng)構(gòu)造時延最優(yōu)布線樹，然后，通過迭代優(yōu)化整個路徑上的線網(wǎng)，構(gòu)造全局最優(yōu)的初始布線解。用該算法求出的初始布線樹其形式如下<prelisting-type="program-listing">　　#Init_Steiner_Tree8　　(　　(connect710711)　　(connect711712)　　(connect736762)　　(connect762788)　　(connect710736)　　)　　……………………　　#Init_Steiner_Tree943　　(　　(connect308309)&lt;!--SIPO&lt;DPn="5"&gt;--&gt;&lt;dpn="d5"/&gt;　　(connect309310)　　)</pre>其通用表達式為#Init_Steiner_TreeXXX((connect頂點號頂點號)…………(connect頂點號頂點號))(6)統(tǒng)計總的可用布線資源，標記擁擠區(qū)域采用Update_Resources.cpp程序完成。統(tǒng)計每條GRG邊的被使用量(即有多少線網(wǎng)通過了該邊)dk，再把它與允許容量Ck比較，若Ck＜dk，則表明出現(xiàn)布線擁擠，把它在結(jié)構(gòu)EdgeIndex中標記為1；把所有經(jīng)過標記為1的GRG邊的線網(wǎng)確定為擁擠線網(wǎng)。本實施例中，共標記出124條布線擁擠的GRG邊，228個擁擠線網(wǎng)。(7)優(yōu)化布線擁擠，消除擁擠邊采用SSTT.cpp程序完成。其中采用了“基于搜索空間遍歷技術(shù)(SSTT)的布線擁擠優(yōu)化算法”，它已公開發(fā)表于2001年的國際學術(shù)會議“TongJing，Xian-LongHong，Hai-YunBao，etal.‘AnEfficientCongestionOptimizationAlgorithmforGlobalRoutingBasedonSearchSpaceTraversingTechnology’.InProceedingsofIEEEASICON，2001，114～117”。在本實施例中，進行布線擁擠的優(yōu)化后，消除了全部擁擠邊。(8)用Coll_Timing_Info.cpp程序統(tǒng)計電路時延信息，再根據(jù)步驟(7)執(zhí)行后的布線結(jié)果進行時延計算，得到每條電信號傳輸路徑從輸入PI到輸出PO的時延值。路徑的總延遲＝門延遲Tg+連線延遲Ti。WLE(Wire-Load-Estimation)互連線電學參數(shù)估算模型WLE是一種適合在布圖設計的較早階段作為時延和串擾分析的互連線負載計算模型。該模型通過在不同布線層對于金屬線的實測，得到了準確的電容、電阻等的寄生參數(shù)表，并對電容、電阻等寄生參數(shù)進行曲線擬合。根據(jù)輸入的工藝參數(shù)(如所在的布線層號)和幾何參數(shù)(如線長)，就可以從寄生參數(shù)表中查出對應的寄生參數(shù)(如單位總電容值)。該模型由于采用了實測技術(shù)，使得其對于各布線層的參數(shù)計算都比較準確，并且能適應集成電路新的工藝要求。它對于金屬線寄生參數(shù)的計算的最大誤差在5％之內(nèi)。該模型的輸入?yún)?shù)為金屬線的線寬(W0)、實際線間距(S0)、線長(L)、所在的布線層號(v)；輸出結(jié)果為該金屬線的單位總電阻(Rt0)、單位總電容(Ct0)、單位耦合電容(Cc0)。在本示例中，寄生參數(shù)表的局部列出如下(采用了科學記數(shù)法)[beginm2_m1_m3]designruleWminSmin0.3150.315capacitanceCc0Cg0S0W01.7174e-162.2930e-160.3150.315[endm2_m1_m3]其中，m2_m1_m3表示所在的布線層是第2層金屬層；Wmin，Smin分別表示最小線寬和最小線間距；Cc0，Cg0分別表示單位長度走線的耦合電容和對地電容；S0表示走線的實際線間距。如圖6所示，在第二層金屬層，線網(wǎng)號net25的線長L是3000um，線寬W0是0.315um，實際線間距S0是0.315um，通過WLE模型查得單位長度走線的耦合電容Cc0＝1.7174e-16，單位長度走線的對地電容Cg0＝2.2930e-16，則，單位總電容Ct0＝Cc0+Cg0＝(1.7174e-16+2.2930e-16)＝4.01e-16f(法拉)總電容Ct＝Ct0*L＝4.01e-16*3000*1e+12＝1.203pf(皮法)如果一個線網(wǎng)由多段連線組成，則該線網(wǎng)總電容為各段連線總電容Ct之和，即為&Sigma;i=1nCti.]]>全等變換技術(shù)可以穩(wěn)定降低較大的RC網(wǎng)表的階次。它使用了自適應方法來控制階次的降低，從而有效地實現(xiàn)計算精確性與執(zhí)行速度之間的平衡。它與公知的SPICE模擬工具的模擬結(jié)果的誤差僅為1％，但執(zhí)行速度要比SPICE模擬工具快得多。該模型的輸入?yún)?shù)為線網(wǎng)每一段走線的總電容(Ct)、總電阻(Rt)，線網(wǎng)的連接關(guān)系；輸出結(jié)果為線網(wǎng)每個漏點的延遲值(Ti)及傳輸時間(tr)。在圖6中，net25的總電容Ct＝1.21pf(皮法)，總電阻Rt＝100ohm(歐姆)，連接關(guān)系是源點和漏點直接相連，則線網(wǎng)漏點的延遲值Ti＝0.559ns。查表和插值門延遲計算方法在超深亞微米工藝下，器件的延遲模型已很難用簡單的線性函數(shù)來表示。當負載為純?nèi)菪载撦d時，門延遲以及輸出信號的特性是輸入信號斜率和負載電容的函數(shù)。同時，由于大量的數(shù)據(jù)是在離散輸入狀態(tài)下的實際的測試數(shù)據(jù)，這使得查表法被應用到時延特性的描述中來。在查表法附帶的表文件(由用戶在實施例中給出)中，定義了每個庫單元(即門)的延遲信息表及其對應的索引，包括上升延遲表和下降延遲表及其對應的索引，上升傳輸時間表和下降傳輸時間表及其對應的索引。每一個延遲信息表都有一個或兩個索引。在延遲信息表中存儲的是定義點對應的延遲值以及傳輸時間(transition)。根據(jù)用戶在實施例中給出的時延信息表，用查表法技術(shù)求出定義點所對應的延遲值并采用插值法計算得到定義點之間的各個非定義點所對應的延遲值。該計算方法的輸入?yún)?shù)為門的輸入Pin的傳輸時間(tr)，門的輸出負載總電容(即為輸出的線網(wǎng)總電容Ct)；輸出結(jié)果為門延遲值(Tg)，門的輸出Pin的傳輸時間(ti)。以輸入的傳輸時間tr和輸出的總電容值Ct作為上升門延遲表的索引。輸入的傳輸時間是tr＝0.34，在X坐標中標示。輸出的總電容值是Ct＝110.1，在Y坐標中標示。它們在XY平面上的交叉點所對應的Z坐標的值即為欲求的上升門延遲的值Tg。上升門延遲表中已經(jīng)根據(jù)預定義的坐標確定了一些點。這些點的X坐標有0.20，0.34，0.56，0.72，1.23。Y坐標有10.2，30.8，58.7，99.5，151.6。根據(jù)這些坐標所確定的20個點，在圖5中用橫縱坐標交叉處的黑點來表示，它們所對應的Z值存儲在上升門延遲表中。而我們所給的輸入(0.34，110.1)正好落在某4個點中間。根據(jù)這4個點對應的Z來做插值計算，得到一個曲面。輸入點在曲面上對應的Z值便是對應于輸入的上升門延遲值Tg。上述插值的過程如圖5所示。路徑的總延遲＝門延遲Tg+連線延遲Ti。然后，把用戶時延約束指標與上述計算出的每條電信號傳輸路徑的延遲值進行比較，分析得到此時時延不滿足用戶要求的關(guān)鍵路徑。在計算連線延遲時，要根據(jù)當時已布線網(wǎng)的情況，計算出當時走線的線間距值(即實際線間距S0)，采用公式實際線間距S0＝(總的可用走線道數(shù)*最小走線道寬度)/已占用的走線道數(shù)(9)優(yōu)化電路時延用CC_Timing.cpp程序完成。在本實施例中，局部關(guān)鍵路徑如圖6所示。在圖6中，從PI到PO的實際延遲計算結(jié)果為3.016000ns，而時延約束指標為2.900000ns，超出了0.116000ns。要實現(xiàn)實際延遲計算結(jié)果≤時延約束指標這一目標，我們找出影響時延最嚴重的關(guān)鍵路徑進行優(yōu)化。其中，由于我們的算法的目標是保證關(guān)鍵路徑的時延不會劣化。因此，關(guān)鍵路徑上的線網(wǎng)的權(quán)值設定要與非關(guān)鍵路徑上的線網(wǎng)有所區(qū)分。非關(guān)鍵路徑上的邊的權(quán)值由下式定義。w~i=&alpha;1wcongi+&alpha;2wcoupi,&alpha;1+&alpha;2=1,]]>其中，wcongi是該邊擁擠引起的費用，wcoupi是該邊耦合電容引起的費用。費用越高的邊，重布的線網(wǎng)越不會選擇其經(jīng)過。關(guān)鍵路徑上的邊的權(quán)值由下式定義。w~i=&alpha;1wcongi+&mu;&alpha;2wcoupi,&mu;>1,]]>由于μα2＞α2，關(guān)鍵路徑上的邊權(quán)值被“放大”了。這樣，當線網(wǎng)有幾種可選的重布路徑時，會自然選擇非關(guān)鍵路徑上的邊，而放棄關(guān)鍵路徑上的邊。通過采用這種方法進行控制，關(guān)鍵路徑上線網(wǎng)附近的布線密度得到了減小，相應導致其耦合電容的減小，從而保證了時延減小。在今實施例中，由步驟(8)得到的局部關(guān)鍵路徑如圖6所示。在圖6中，從輸入PI到輸出PO共有3條路徑，分別為net483--&gt;net96--&gt;net452net483--&gt;net96--&gt;net863net483--&gt;net25--&gt;net648其中，從PI到路徑中每個門的輸出Pin的當前路徑總延遲已在該門(圖6中的方框)中標出，即圖6中方框所標出的延遲值都是以PI為起始點的延遲值。由IDC的計算可得net452，net863和net648的延遲分別為0.521ns，0.481ns和0.336ns。因此，從上述3條路徑傳至PO的總延遲值分別為1.041+0.521＝1.562ns2.535+0.481＝3.016ns1.244+0.336＝1.580ns于是，從輸入PI到輸出PO的實際延遲計算結(jié)果應取三者中最長的路徑延遲值，即3.016000ns。而時延約束指標為2.900000ns，超出了0.116000ns。采用上述考慮了耦合效應的優(yōu)化電路時延方法，可得到如圖7所示的時延優(yōu)化結(jié)果。其中，net96由于在關(guān)鍵路徑上，保持布線基本不變，而別的線網(wǎng)在重布時，讓出布線資源給net96，使net96在連接門I65__fhsre_1_0/bf_se與門I3__Inst_4_52_的一段走線的走線密度下降，耦合電容減小，延遲也相應減小。由IDC的計算可得net452，net863和net648的延遲分別為0.571ns，0.379ns和0.370ns。因此，上述3條路徑傳至PO的總延遲值分別變?yōu)?.092+0.571＝1.603ns2.401+0.379＝2.780ns1.354+0.370＝1.724ns這時，從PI到PO的實際延遲計算結(jié)果取三者中最長的路徑延遲值，即2.780000ns，小于時延約束指標2.900000ns。電路的時延優(yōu)化完成。(10)判斷各條從PI到PO的電信號傳輸路徑上的時延是否滿足給定的所有時延約束指標，若延遲優(yōu)化結(jié)果＞時延約束指標，則繼續(xù)執(zhí)行時延優(yōu)化程序，當全部滿足時，輸出電路中943條線網(wǎng)的布線結(jié)果。本發(fā)明使用的硬件是一臺Sun公司的Enterprise450型工作站；使用Unix操作系統(tǒng)。由此可見，本發(fā)明所述考慮耦合效應進行時延優(yōu)化技術(shù)有以下優(yōu)點(1)在總體布線過程中可以準確反映新工藝下耦合電容對線網(wǎng)乃至電路時延值的影響，從而能夠準確地計算電路的實際延遲時間，正確地指導優(yōu)化的進行；(2)利用耦合效應對時延的影響，可以有目標地調(diào)整布線解的分布，減小關(guān)鍵路徑的耦合電容，導致關(guān)鍵路徑的總延遲的減小和整個電路時延的優(yōu)化。權(quán)利要求1.考慮耦合效應進行時延優(yōu)化的標準單元總體布線方法，含有用計算機在每條線網(wǎng)構(gòu)造時延優(yōu)化的Steiner樹，優(yōu)化布線擁擠，消除擁擠邊，判斷時延是否滿足約束指標的步驟，其特征在于在根據(jù)優(yōu)化布線擁擠，消除擁擠邊的布線結(jié)果進行時延計算以及后繼的優(yōu)化電路時延時，它依次采用如下步驟(1)統(tǒng)計電路時延信息(1.1)在估算互連線電學參數(shù)時使用WLE(Wire-Load-Estimation)互連線負載模型，它是通過在不同布線層對于金屬線進行實驗模擬，得到了離散的寄生參數(shù)并再進行曲線擬合而得到的，其輸入?yún)?shù)為金屬線的線寬(W0)、實際線間距(S0)、線長(L)和所在的布線層序號(v)；輸出參數(shù)為金屬線的單位總電阻(Rt0)、單位總電容(Ct0)、單位耦合電容(Cc0)；(1.2)用全等變換技術(shù)計算互連線延遲見(K.J.Kerns，I.L.Wemple，A.T.Yang.‘StableandEfficientReductionofSubstrateModelNetworksUsingCongruenceTransforms.’InProceedingsofACM/IEEEICCAD，1995，207～214，采用全等變換方法來穩(wěn)定而有效地降低襯底模型網(wǎng)絡)；它的輸入?yún)?shù)為線網(wǎng)每一段走線的總電容(Ct)、總電阻(Rt)，線網(wǎng)的連接關(guān)系；輸出參數(shù)為線網(wǎng)每個漏點的延遲值(Ti)及傳輸時間(tr)；(1.3)用查表和插值的方法計算門延遲所用的表是用戶在實施例中提供的每個庫單元的延遲信息表及其對應的索引，輸入?yún)?shù)為門的輸入Pin的傳輸時間(tr)，門的輸出負載總電容(即為輸出的線網(wǎng)總電容Ct)；輸出參數(shù)為門延遲值(Tg)，門的輸出Pin的傳輸時間(ti)；(1.4)計算路徑的總延遲路徑的總延遲＝門延遲Tg+連線延遲Ti；(2)優(yōu)化電路時延設.非關(guān)鍵路徑的邊的權(quán)值w~i=&alpha;1wcongi+&alpha;2wcoupi,&alpha;1+&alpha;2=1,]]>其中，wcongi該邊擁擠引起的費用；wcoupi該邊耦合電容引起的費用；α1、α2調(diào)整系數(shù)；則，關(guān)鍵路徑的邊的權(quán)值w~i=&alpha;1wcongi+&mu;&alpha;2wcoupi,&mu;>1,]]>即通過減少關(guān)鍵路徑上線網(wǎng)附近的布線密度，以減少其耦合電容，保證其時延的減小。2.根據(jù)權(quán)利要求1所述的考慮耦合效應進行時延優(yōu)化的標準單元總體布線方法，其特征在于所述的步驟(1)采用Coll_Timing_Info.cpp程序。全文摘要考慮耦合效應進行時延優(yōu)化的標準單元總體布線方法屬于集成電路標準單元總體布線領(lǐng)域，其特征在于它是在每條線網(wǎng)不受任何約束的條件下構(gòu)造時延優(yōu)化布線樹，再優(yōu)化布線擁擠，消除擁擠邊后，用先后銜接的基于實驗模擬的連線負載模型來估算連線電學參數(shù)，全等變換技術(shù)來計算連線延遲，通過用戶給定的延遲信息表用查表+插值的方法來計算門延遲等三個步驟計算路徑總延遲值，然后，用增強考慮了耦合效應的關(guān)鍵路徑上線網(wǎng)的權(quán)值以減小線網(wǎng)附近的布線密度，從而也減小了耦合電容和路徑總延遲的方法來優(yōu)化電路時延。它能準確地計算電路的實際延遲時間；利用耦合效應對時延的影響，減少關(guān)鍵路徑的耦合電容，導致關(guān)鍵路徑總延遲下降和整個電路時延優(yōu)化。文檔編號G06F17/50GK1416082SQ0215662公開日2003年5月7日申請日期2002年12月17日優(yōu)先權(quán)日2002年12月17日發(fā)明者洪先龍,經(jīng)彤,許靜宇,張凌,胡昱申請人:清華大學