專利名稱：自由第一時脈操作之系統(tǒng)至由第二時脈操作之系統(tǒng)傳送資料之方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明系關(guān)于自由一第一時脈操作之系統(tǒng)至由一第二時脈操作之系統(tǒng)傳送資料之方法及電路，其中該第二時脈之時脈率系高于該第一時脈之時脈率。
當(dāng)資料于在不同時脈定義域(domain)中操作之系統(tǒng)間傳輸時，特別是當(dāng)資料從一具有較低時脈率之系統(tǒng)傳輸至具有一較高時脈率之系統(tǒng)時，通常會出現(xiàn)盡可能準(zhǔn)確地同步數(shù)據(jù)傳輸?shù)膯栴}，因此，舉例而言，會造成時脈跳動(clock jitter)，而沒有資料遺失或重復(fù)。更甚者，特別重要的是，對硬件濾波器而言，資料系等距離地，也就是說，是以規(guī)律之間隔或以一般資料封包之形式，而從較低時脈定義域傳輸至較高時脈定義域。
圖3系顯示公知技術(shù)之一同步電路，其可用于同步化自由相對而言較低時脈率CLK1操作之系統(tǒng)至由相對而言較高時脈率CLK2操作之系統(tǒng)之?dāng)?shù)據(jù)傳輸。
如圖3所示，此同步電路于其輸入側(cè)包含一移位緩存器鏈(shiftregister chain)，在現(xiàn)在所顯示的例子中是兩個緩存器5及6，其中在第一個緩存器5中，較低時脈CLK1系饋于資料輸入端，而第二緩存器6之反向輸出系饋至一AND閘極(AND gate)9，該AND閘極9系接收該第一緩存器5之輸出信號以作為一更進一步之輸入信號。該AND閘極9之輸出系連接至一更進一步之緩存器8，而于其輸出端系拾起一緩存器7之一致能信號EN，其中將被傳輸之資料DIN系位于該緩存器7之資料輸入端。而所有的緩存器5-8系與較快的時脈率CLK2一起計時。提供于該移位緩存器鏈5、6之輸出端之邏輯電路系用以確保系用以確保該較慢時脈CLK1之上升時脈邊緣(rising clock edge)可以加以登記，藉此，在這個例子中，系產(chǎn)生該緩存器7之一致能脈沖(enabling pulse)EN，因此位于該緩存器7之資料輸入端之該資料DIN系具有較快之時脈率CLK2而以資料DOUT的形式加以輸出。
圖4系描繪出圖3中所舉例說明之個別信號的時間進程，其中該緩存器5或6之該輸出信號REG0或REG1系亦特別表示出來。如圖4所證實，該較快時脈CLK2之時脈率系高于該較慢時脈CLK1之時脈率四倍，在圖4中，在每個例子中落于該時脈CLK1之一時脈周期范圍內(nèi)之該時脈CLK2之時脈周期或時脈執(zhí)行期間系以0至3加以標(biāo)示。
同樣正如圖4所證實，該時脈CLK1之時脈邊緣可以變化，而在該時脈CLK2之一特定時脈周期中，以沒有時脈邊緣可藉由圖3中所示同步電路之幫助而正確地加以辨識的方式造成時脈跳動。由于較慢時脈CLK1之時脈跳動，該時脈CLK1之上升時脈邊緣可舉例而言加以登記于時脈周期No.0中，或僅登記于該時脈CLK2之時脈周期No.2中。因此在圖4中系加以舉例說明，接著發(fā)生之信號REG0、REG1、EN及DOUT之個別進程的兩個情形，其中圖4中所顯示之狀況A系對應(yīng)于時脈周期No.0中之時脈CLK1之上升時脈邊緣的登記，而B狀況則對應(yīng)于該時脈CLK之時脈周期No.1中時脈CLK1之上升時脈邊緣的登記。
在狀況A中，該較慢時脈CLK1之上升時脈邊緣系已經(jīng)登記于該較快時脈CLK2之時脈周期No.0之中，此可從移位緩存器鏈中第一緩存器5之輸出信號REG0的近程而獲得證實，因此，該致能信號EN系產(chǎn)生于該時脈周期No.1中。然而，在狀況B中，該致能信號EN系僅產(chǎn)生于該時脈CLK2之時脈周期No.2中，據(jù)此，資料輸出會因此而減速。
圖4中所舉例說明者證實，既然該致能信號EN可產(chǎn)生于較快時脈CLK2之不同時脈周期中，則有時由于較慢時脈CLK1之時脈跳動而使得資料無法等距離地傳輸。
本發(fā)明之目的在于提出自由一第一時脈操作之系統(tǒng)至第二時脈操作之系統(tǒng)之傳輸資料裝置及方法，其中第二時脈之時脈率系高于該第一時脈之時脈率，而造成資料即使具有未知的時脈跳動及時脈時間錯誤排列(misalignment)依然可以等距離地，也就是說有規(guī)律地傳輸。
此目的系藉由根據(jù)本發(fā)明之具有權(quán)利要求第一項之特征的方法或具有權(quán)利要求第七項之特征之電路而達成。而附屬項則是于每個例子中定義本發(fā)明較佳及較具優(yōu)勢之實施例。
根據(jù)本發(fā)明之方法提出，于同步過程一開始或啟始之后，首先，等待較慢第一時脈之下一個時脈邊緣，當(dāng)此較慢第一時脈之下一個時脈邊緣系加以登記時，則較快第二時脈之于其中登記有該第一時脈之此時脈邊緣之那個時脈周期系順序加以偵測，，并據(jù)此而決定該第二時脈之至少一可信賴時脈周期，而在該可信賴時脈周期中，可輸出具有該第二時脈之資料。將被傳輸之資料系加以緩沖，藉此，在每個例子中，當(dāng)如此之該第二時脈之一可信賴時脈周期產(chǎn)生時，資料之讀取或輸出系與該第二時脈一致。
較佳地是，舉例而言，無論該較慢第一時脈之一上升時脈邊緣何時加以登記，皆會加以執(zhí)行關(guān)于此時脈邊緣是否已經(jīng)上升的檢查，或者，除此之外亦檢查在一開始提及之時脈邊緣之該第二時脈的相同時脈周期中或第二時脈之另一個有效或可允許的時脈周期中，通常為直接在前或接續(xù)于后之時脈周期。若該較慢第一時脈之此時脈邊緣沒有產(chǎn)生于以此方法決定之該較快第二時脈之一時脈周期中時，一新的同化程序會開始，也就是說，該程序會從頭再開始一次。
本發(fā)明可藉由一計數(shù)器(counter)及特別是一狀態(tài)調(diào)整控制單元(state-regulated control unit)之結(jié)合而加以實現(xiàn)，其中該計數(shù)器系由該較快第二時脈而加以操作，并加以設(shè)計以計數(shù)此第二時脈之個別時脈周期。該控制單元系相同地藉由該較快第二時脈所操作，并用以監(jiān)控該較慢第一時脈，其中該控制單元系連接至該計數(shù)器之輸出端，并產(chǎn)生一內(nèi)存裝置之一致能信號或一致能脈沖。當(dāng)該控制器之一對應(yīng)之致能信號出現(xiàn)時，具有該第一時脈之將被傳輸之資料系寫入該內(nèi)存中，并且具有該第二時脈之該資料系從該內(nèi)存中輸出。
特別地是，上述之內(nèi)存裝置可包括至少一第一緩存器，其系由該較慢第一時脈所操作，以緩沖將被傳輸之資料；由該第二較快時脈所操作之至少一第二緩存器系加以提供，其系耦接至該第一緩存器之輸出端并接收該控制單元之致能信號，以藉此允許將藉由該較快第二時脈而加以傳輸之?dāng)?shù)據(jù)于該控制單元之該致能信號同步。
較佳地是，該控制單元以有限狀態(tài)機(finite state machine，F(xiàn)SM)的形式而加以建構(gòu)，而該計數(shù)器較佳地是為一自由執(zhí)行計數(shù)器(free running counter，F(xiàn)RC)。
本發(fā)明系確保資料自一較慢時脈定義域系統(tǒng)至一較快時脈定義域系統(tǒng)之等距離傳輸，而不管時脈跳動可能會增加或兩時脈間之執(zhí)行時間不同或時間錯誤排列，因此，這特別可以藉由使用簡單電路學(xué)技術(shù)并以一非常小及強健之電路而達成。
本發(fā)明系以一較佳實施例為基礎(chǔ)并以所附之圖式做為參考而于之后詳細敘述。


圖1其系顯示與本發(fā)明之一較佳實施例一致之電路；圖2其系舉例解釋圖1中所表示之電路之功能模式(functionalmode)；圖3其系顯示與公知技術(shù)一致之同步電路；以及圖4其系顯示圖3中所舉例說明之各式信號的時間進程，以解釋圖3所示之同步電路之功能模式。
圖1所顯示之電路，舉例而言，可以用于同步不同時脈所操作之系統(tǒng)間之?dāng)?shù)字接口。特別的是，此電路系用以將資料以一等距離或規(guī)律資料流之方式自由一較低時脈所操作之系統(tǒng)傳輸至由一較高時脈所操作之系統(tǒng)。該較快時脈之時脈率通常系對應(yīng)于該較低時脈之時脈率整體增加(integral multiplication)。
顯示于圖1之電路系包括一自由執(zhí)行計數(shù)器1，其系與該較快時脈CLK2一起計時。再者，該電路系包括一有限狀態(tài)機2，而其系持續(xù)地評估該計數(shù)器1之計數(shù)，并相同地與該較快時脈CLK2一起計時。同時，亦提供至少一緩存器3以緩沖將被傳輸之資料，其并反轉(zhuǎn)地與該較慢時脈CLK1一起計時，而資料DIN系饋至該緩存器3。在現(xiàn)在所舉的例子中，其系假設(shè)n個位系平行地(in parallel)被緩沖，因此而提供n個如此之緩存器3。更甚者，n個輸出緩存器4系加以提供，藉此，在每個例子中，一輸出緩存器4之資料輸入系連接至一相對應(yīng)緩存器3之資料輸出，并且，個別輸出緩存器4系全部與該較快時脈CLK2一起計時。將被傳輸之資料DOUT變得在個別輸出緩存器4可獲得該較快時脈CLK2之較高時脈率。
而圖2所示之電路之功能模式系如下。
該計數(shù)器1系持續(xù)地計數(shù)該較快時脈CLK2之時間周期，其中特別地是，該計數(shù)器1之計數(shù)會依照該較快時脈CLK2之時脈率及該較慢時脈率CLK1之時脈率間的關(guān)系而周期性地改變，也就是說，正如圖4所示，該較快時脈CLK2之時脈率系對應(yīng)于該較慢時脈CLK1之時脈率的四倍，因此，計數(shù)器1系定期性地或周期地在每一個該較快時脈CLK2之時脈周期從0計數(shù)至3。
首先顯示于圖2中之狀態(tài)100系于開始或啟始之后于該有限狀態(tài)機2所采用，而該有限狀態(tài)機2則等待該較慢時脈CLK1之下一個(特別是上升)時脈邊緣。
當(dāng)該較慢時脈CLK1之第一或下一個時脈邊緣系于該電路啟始后而加以偵測時，該有限狀態(tài)機2則從該狀態(tài)100轉(zhuǎn)變?yōu)橐粻顟B(tài)101，藉此，該計數(shù)器之計數(shù)受到評估，而造成該較快時脈CLK2之時脈周期加以決定或儲存，此時該較慢時脈CLK1之該第一上升時脈邊緣可加以辨識或登記。另外，據(jù)此，該較快時脈CLK2之可靠的(reliable)”時脈周期的數(shù)目系加以決定，而此藉由該緩存器4緩沖并輸出在該較快時脈定義域中資料的例子應(yīng)為可能并從容。僅有在該較快時脈CLK2之此時脈周期歸類為”可靠”發(fā)生時，該輸入資料DIN系于該緩存器4中依照該較快時脈CLK2而加以緩沖，并藉由該緩存器4以資料輸入DOUT之形式而輸出。在圖2中所顯示之表中的第一欄A，其系指出該較快時脈CLK2之每個時脈周期的數(shù)目，其中，在啟始之后，該較慢時脈CLK1之該第一上升時脈邊緣可加以登記。在此表之第二欄B中，其系指出每個被歸于”可靠”之該時脈CLK2之此時脈周期的例子，因此，由圖2中所示之表可以證實，該時脈CLK2之時脈周期通常皆被歸類為”可靠”，無論何時，其數(shù)目系對應(yīng)于該時脈周期之?dāng)?shù)目，而于其中該時脈CLK1之該第一上升時脈邊緣可加以登記。
在這些歸類為可靠”之時脈周期被偵測或決定之后，該有限狀態(tài)機2系改變成為一更進一步之狀態(tài)102。
該輸出緩存器4之致能信號EN總是藉由在該狀態(tài)102中之該有限狀態(tài)機2而加以產(chǎn)生，無論圖2之表中B欄所定義之該較快時脈CLK2之一”可靠”時脈周期是何時出現(xiàn)。
再者，該較慢時脈CLK系持續(xù)地藉由在該狀態(tài)102之該有限狀態(tài)機2而加以監(jiān)控其上升時脈邊緣，并且執(zhí)行關(guān)于該時脈CLK1之該上升邊緣是否位于已登記該第一上升時脈之該較快時脈CLK2的相同時脈周期中的檢查，或者是否位于被定義為”可允許”或”有效地”之該較快時脈CLK2之另一個時脈周期中。通常，在此連接中，直接相鄰者(也就是說該時脈CLK2之在前或接于后之時脈周期亦視為”有效”之時脈周期)系與該時脈CLK2之時脈周期分開，其中該時脈CLK1之該第一時脈上升邊緣可加以登記。在關(guān)于個別的例子中，在此連接中被歸為有效”之該較快時脈CLK2之時脈周期系表示于圖2中表之欄C，而欄D中所列者，則為在對應(yīng)之例子中，該較快時脈CLK2之個別時脈周期被歸類為”非有效”者。
通常，無論該有限狀態(tài)機2在何時偵測在被歸類為非有效”之該較快時脈CLK2之時脈周期中之該較慢時脈CLK1之一上升時脈邊緣，一新的同步化將會實行，并且上述之該同步化程序?qū)匦麻_始，而該有限狀態(tài)機會改變進入該狀態(tài)100，因此，任何在兩時脈CLK1及CLK2之間的執(zhí)行時間差異將不會任意累積。被歸為”有效”之時脈周期則因此亦可被視為同步時脈周期。
權(quán)利要求
1.一種自由一第一時脈操作之一第一系統(tǒng)至由一第二時脈操作之一第二系統(tǒng)傳送資料之方法，其中該第二時脈(CKL2)之時脈率系高于該第一時脈(CLK1)之時脈率，其特征系為下列步驟a)于程序開始后，等待該第一時脈(CKL1)之接續(xù)之第一時脈邊緣；b)當(dāng)該第一時脈(CLK1)之此第一時脈邊緣于該步驟a)中被偵測到時，則決定出該第二時脈(CLK2)之于其中被辨識出該第一時脈(CLK1)之此第一時脈邊緣之那個時脈周期，并據(jù)此而識別出該第二時脈(CLK2)之至少一特定時脈周期，其中，具有該第二時脈(CLK2)之資料輸出系為可能；以及c)緩沖該資料，并在該第二時脈(CLK2)之該特定時脈周期無論于何時發(fā)生之每個例子中輸出具有該第二時脈(CLK2)之該資料。
2.根據(jù)權(quán)利要求第1項所述之方法，其特征在于，在該步驟a)中之該程序開始之后，系等待該第一時脈(CLK1)之第一上升時脈邊緣。
3.根據(jù)權(quán)利要求第1或第2項所述之方法，其特征在于，在決定出該第二時脈(CLK2)之于其中已辨識出該第一時脈(CLK1)之該第一時脈邊緣之那個時脈周期之后，則據(jù)此而辨別出該第二時脈(CLK2)之至少一同步化時脈周期以及伴隨著該第一時脈(CLK1)之每一個時脈邊緣而執(zhí)行關(guān)于相對應(yīng)之時脈邊緣是否發(fā)生于該第二時脈(CLK2)如此之一同步化時脈周期中之一檢查，因此在此一例子中，該程序系自步驟a)重新開始而實行一新的同步化。
4.根據(jù)權(quán)利要求第3項所述之方法，其特征在于，該第二時脈(CLK2)之既不對應(yīng)于該第二時脈(CLK2)之于其中被辨識出該第一時脈(CKL1)之該第一時脈邊緣之該時脈周期，亦不對應(yīng)于該第二時脈(CLK2)之一直接在前或接續(xù)之時脈周期的一時脈周期系被辨別為同步化之時脈周期。
5.根據(jù)前述權(quán)利要求任一項所述之方法，其特征在于，在步驟c)中，具有第一時脈(CLK1)之資料系加以緩沖。
6.根據(jù)前述權(quán)利要求任一項所述之方法，其特征在于，該第二時脈(CLK2)之那個時脈周期系根據(jù)該第二時脈(CLK2)之該時脈率及該第一時脈(CLK1)之該時脈率間之關(guān)系而持續(xù)且定期地計數(shù)。
7.一種自由一第一時脈操作之一第一系統(tǒng)至由一第二時脈操作之一第二系統(tǒng)傳送資料之電路，其中該第二時脈(CKL2)之時脈率系高于該第一時脈(CLK1)之時脈率，其特征為一計數(shù)器(1)，其系由該第二時脈(CLK2)所操作，而用以計數(shù)該第二時脈(CLK2)之時脈周期；一控制單元(2)，其系由該第二時脈(CLK2)所操作，而用以監(jiān)控該第一時脈(CLK1)，其中，該控制單元(2)系連接至該計數(shù)器(1)之一輸出端；以及一內(nèi)存裝置(3、4)，其系用于寫入具有該第一時脈(CLK1)之?dāng)?shù)據(jù)，并于該控制單元(2)之一相對應(yīng)致能訊號(EN)出現(xiàn)時，用于輸出具有該第二時脈(CLK2)之資料。
8.如權(quán)利要求第7項所述之電路，其特征在于，該內(nèi)存裝置(3、4)系包括至少一由該第一時脈(CLK1)所操作之第一緩存器，用以緩沖具有該第一時脈(CLK1)之資料，以及由該第二時脈(CLK2)所操作之至少一第二緩存器，其系耦接至該第一緩存器(3)之輸出端，并輸出具有該第二時脈(CLK2)之資料，藉此，該第二緩存器(4)之一致能連接(enabling connection)系接收該控制單元(2)之該致能訊號。
9.如權(quán)利要求第7或第8項所述之電路，其特征在于，該控制電路(2)系由以下之方式加以設(shè)計，其于一開始后，等待該第一時脈(CLK1)之接續(xù)之第一時脈邊緣，并于該第一時脈(CLK1)之此第一時脈邊緣被偵測時，決定該第二時脈(CLK2)之于其中辨別出該第一時脈(CLK1)之此第一時脈邊緣之那個時脈周期，據(jù)此以辨別該第二時脈(CLK2)之至少一特定時脈周期，其中，源自該內(nèi)存裝置(3、4)之資料輸出系有可能具有該第二時脈(CLK2)；以及該控制單元(2)系以該第二時脈(CLK2)之如此之一特定時脈周期無論于何時出現(xiàn)時，皆會產(chǎn)生該內(nèi)存裝置(3、4)之該致能訊號之方式而加以設(shè)計。
10.如權(quán)利要求第9項所述之電路，其特征在于，該控制單元(2)系以在一開始后，其等待該第一時脈(CLK1)之第一上升時脈邊緣之方式而加以設(shè)計。
11.如權(quán)利要求第9或第10項所述之電路，其特征在于，該控制單元(2)系由以下之方式而加以設(shè)計，其于決定出該第二時脈(CLK2)之已于其中辨識出該第一時脈(CLK1)之該第一時脈邊緣之那個時脈周期之后，據(jù)此而辨別該第二時脈(CLK2)之至少一同步化時脈周期；以及該控制單元(2)系以伴隨著該第一時脈(CLK1)之每一個時脈邊緣，而執(zhí)行關(guān)于相對應(yīng)之時脈邊緣是否發(fā)生于該第二時脈(CLK2)之如此之一同步化時脈周期中之一檢查之方式而加以設(shè)計，因此，在此一例子中，該控制單元(2)系觸發(fā)以該第二時脈(CLK2)為數(shù)據(jù)傳輸之一再同步化(re-synchronization)。
12.如權(quán)利要求第11項所述之電路，其特征在于，該控制單元(2)系以該第二時脈(CLK2)之既不對應(yīng)于該第二時脈(CLK2)之于其中辨識出該第一時脈(CKL1)之該第一時脈邊緣之那個時脈周期，亦不對應(yīng)于該第二時脈(CLK2)之一直接在前或接續(xù)之時脈周期的一時脈周期被辨別為同步化時脈周期之方式而加以設(shè)計。
13.如權(quán)利要求第7至12項中任一項所述之電路，其特征在于，該計數(shù)器(1)系根據(jù)該第二時脈(CLK2)之該時脈率及該第一時脈(CLK1)之該時脈率間之關(guān)系而持續(xù)且定期地計數(shù)該第二時脈(CLK2)之時脈周期。
14.如權(quán)利要求第7至13項中任一項所述之電路，其特征在于，該控制單元(2)系以一有限狀態(tài)機(finite state machine)之形式而加以建構(gòu)。
全文摘要
為了在具有不同時脈率之時脈定義域(clockdomains)間實現(xiàn)一等距離數(shù)據(jù)傳輸，系提出一計數(shù)器(1)與一有限狀態(tài)機(finite state machine)(2)之結(jié)合。該計數(shù)器(1)系持續(xù)地計數(shù)較快時脈(CLK2)之時脈周期，而同時該有限狀態(tài)機(2)則監(jiān)控較慢時脈(CLK1)之時脈邊緣，并且，根據(jù)該計數(shù)器(1)之計數(shù)而產(chǎn)生具有較快時脈(CLK2)之?dāng)?shù)據(jù)傳輸之一致能訊號(EN)。
文檔編號G06F5/08GK1527971SQ02811902
公開日2004年9月8日 申請日期2002年6月4日 優(yōu)先權(quán)日2001年6月12日
發(fā)明者F·拉巴特, M·斯塔伯, , F 拉巴特 申請人:因芬尼昂技術(shù)股份公司