專利名稱：多處理器設備中的非易失性存儲器裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及便攜式微處理器應用，如移動電話、PDA或膝上型計算機，它們通常由電池供電，并因此要求以低功耗提供高的處理性能。常常通過根據(jù)系統(tǒng)當前的性能要求改變處理器的時鐘速率來實現(xiàn)必要的功率節(jié)省。除此以外，時常通過在移動電話中提供多個處理器，例如幾個微控制器和/或DSP，以改善這樣設備的性能。這樣的裝備有多處理器的設備常常使用共用存儲器裝置來提供處理器之間的通信以及共用資源。
背景技術(shù)：
當使用非易失性存儲器，例如，閃爍(flash)存儲器作為共用存儲器時，后者的相對較長的讀取時間(一般在40-80ns的范圍內(nèi))對于整個多處理器設備的工作速度而言是一個決定性的限制，因為各個從存儲器取出數(shù)據(jù)的微處理器通常在數(shù)據(jù)可用之前是停止的。在具有雙端口或多端口非易失性存儲器和多個異步時鐘的系統(tǒng)中，因為在端口之間的時鐘必須同步，所以訪問時間甚至更長。
因此，通過優(yōu)化處理器/存儲器同步減少這些訪問時間可以顯著地改善整個裝有多處理器的設備的功能。
然而，這種非易失性存儲器與一個或多個微處理器的同步是無論如何不容易實現(xiàn)的，且會導致某些問題，在這樣一種裝置呈現(xiàn)預期的優(yōu)點以前必須解決這些問題。問題之一是無論何時需要同步，就發(fā)生時間延遲。由于時間延遲是由已知的成分和未知的成分組成的，所以時間延遲是不確定的，這個事實使問題進一步復雜化。
Khan等人在US專利5302452中描述了一種個人計算機系統(tǒng)，具有以不同頻率驅(qū)動的一個單個微處理器和一個總線控制器。然而，此專利并未公開或闡述如何處理具有多處理器和特別地具有非易失性或閃爍存儲器的裝置結(jié)構(gòu)。
在US專利5247642中Kadlec等人公開了另一種明顯有某些關(guān)聯(lián)的設備。該專利示出如何確定一個存儲器地址的超高速緩存能力，以使等待狀態(tài)縮減到零。一種具有超高速緩沖存儲器和與其緊耦合、相關(guān)聯(lián)的主存儲器的單個微處理器被公開。為了改善與所謂的“零等待狀態(tài)設備”(如一種外部的數(shù)學協(xié)處理器或主存儲器)的合作，提供一個快速確定電路，用于根據(jù)被尋址的設備實現(xiàn)超高速緩存使能信號的有選擇的產(chǎn)生。雖然Kadlec等人公開了一種具有一個以上(微)處理器和一個共用存儲器的裝置結(jié)構(gòu)，但是并沒有提示如何實現(xiàn)或處理一種包含具有其特別限制的非易失性或閃爍存儲器的裝置結(jié)構(gòu)。所選取的解決方案(即，超高速緩存能力確定)也是非常特定的，并且不可適用于其他的環(huán)境，肯定也不適用于包含非易失性或閃爍存儲器的多處理器裝置結(jié)構(gòu)。


現(xiàn)在本發(fā)明對于在具有非易失性或閃爍存儲器的多處理器設備中訪問速度不夠的問題提供重大的改進。以下將通過一種實施方案以及附圖從一個具體的方案開始描述本發(fā)明及其解決上述問題的方法，其中圖1是一種由在兩個時鐘域中的兩個CPU共用的非易失性或閃爍存儲器；圖2是一個用于共用非易失性存儲器的仲裁和同步；圖3是依據(jù)本發(fā)明的一種具有專用等待定時器的共用非易失性存儲器系統(tǒng)；和圖4是依據(jù)本發(fā)明的一種具有專用等待定時器的共用存儲器系統(tǒng)的定時。
具體實施例方式
原則上，本發(fā)明主要通過使多個微處理器和一個或多個有關(guān)的非易失性或閃爍存儲器之間的同步最佳化來提供所希望的改進。本發(fā)明保證存儲器訪問和同步延時始終是最佳的，并且與相應的微處理器的時鐘速率無關(guān)，從而得到30％或更多的極好的平均性能改善。
圖1示出一種具有CPU A和CPU B的雙處理器系統(tǒng)。在仲裁以后，兩個CPU通過一個多路復用器訪問非易失性存儲器陣列，在這里是閃爍存儲器陣列。在本例中，CPU B和存儲器仲裁器利用信號CLK_B來計時，而CPU A利用CLK_A來計時，如圖所示。利用標記為AccessArbitration(訪問仲裁)的一個同步訪問仲裁器完成仲裁，其根據(jù)仲裁算法允許訪問CPU A或CPU B。一個等待定時器確定其有效工作端口上的存儲數(shù)據(jù)何時可獲得。這種情況分別通過信號RDY_A或RDY_B指示給有關(guān)的CPU。因為CPU A與訪問仲裁器不同地進行定時，所以到達或來自CPU A的信號在它們可以被處理以前必須首先被同步。利用一個標為SYNC的獨立的同步器在每個方向中處理這種同步，一個方向用于上面提到的當同步時變成SRDY_A的信號RDY_A，而另一個方向用于從CPU_A到訪問仲裁器的信號。
圖2示出根據(jù)圖1的一個共用閃爍存儲器中的仲裁和同步過程。假定，CPU A的時鐘A(信號CLK_A)的運行速率比CPU B的時鐘B(信號CLK_B)的速率高。信號CS_A表示CPU A想要訪問閃爍存儲器。如果在閃爍存儲器上沒有其他的活動，仲裁器準許CPU A訪問此存儲器。一旦GNT_A信號被激活，就利用適當?shù)腃PU A地址對存儲器陣列進行尋址，并且在時間TaccFlash之后，將此數(shù)據(jù)提供給CPU A。Flash_DATA是從閃爍或非易失性存儲器中傳送的數(shù)據(jù)。用于CPU A的數(shù)據(jù)可用指示器是由等待定時器控制的RDY_A信號。在CPU A可以繼續(xù)它的循環(huán)周期之前，信號RDY_A首先必須與信號CLK_A同步，這需要同步時間Tsync。因為，在本例中，等待計數(shù)器由CPU B進行定時，所以所需的等待周期數(shù)為TaccFlash/Tclkb。
因而，在GNT_A之后計算的CPU A的總存儲器訪問時間為Tsync+waitcnt*Tclkb，并且此訪問時間不包括仲裁所需的時間。
以下的等式確定CPU A的最小時間延遲taccCPUmin＝Tsyncmin+waitcnt*Tclkb＝Tclka+(TaccFlash/Tclkb)*Tclkb最大時間延遲是taccCPUmin＝Tsyncmax+waitcnt*Tclkb＝2Tclka+(TaccFlash/Tclkb)*Tclkb其結(jié)果就是，總的CPU訪問時間取決于兩個CPU(即，CLK_A和CLK_B)的時鐘速率。例如，如果，CLK_B被設置成比CPU A的CLK_A慢得多-這可能對節(jié)省CPU B中的功率有意義-則CPU A的性能受損失，反過來也一樣，這都是不希望的，因為這減慢了閃爍存儲器的工作。
圖2也示出Tsync只在等待狀態(tài)被等待計數(shù)器確定以后再開始，引起CPU A的附加延時。
很明顯，上述的系統(tǒng)展示出某些不希望的結(jié)果系統(tǒng)的性能在很大程度上取決于時鐘速率及其關(guān)系或相互之間的依賴性。換句話說，即使一個CPU是不活動的，此CPU的時鐘速率也影響其他CPU對閃爍或其他非易失性存儲器的訪問時間。
用于兩個CPU的等待狀態(tài)插入解決方案一般是系統(tǒng)中最慢時鐘的等待狀態(tài)插入解決方案。
由于必要的同步，“相對的”時鐘域的一個處理器接收附加的延時。
在具有雙端口或多端口非易失性存儲器和多個異步時鐘的系統(tǒng)中，由于在端口之間的時鐘同步是必要的，所以訪問時間將更長。
對于所有以上的問題，本發(fā)明提供一種解決方案。實質(zhì)上，依據(jù)本發(fā)明的改進是以下的主要措施的結(jié)果每個CPU有它自己的等待定時器，這個等待定時器利用本地的CPU時鐘來定時。
只要允許一個特定端口的仲裁，就觸發(fā)等待定時器。對該允許信號已經(jīng)實現(xiàn)同步。因為最小同步延時對于此系統(tǒng)來說是已知的，所以可以從等待計數(shù)中導出此延時，因而導致額外的時間節(jié)省。等待定時器通過對有關(guān)的處理器的時鐘周期進行計數(shù)而產(chǎn)生等待時間。因為一個成分(即，以上提到的同步延時的“已知成分”)是已知的，所以它可以被考慮為總的等待時間的一部分且等待計數(shù)可以被縮短這個已知延時的量，這就進一步改進了依據(jù)本發(fā)明的設計方案的功能。
圖4示出一種依據(jù)本發(fā)明的具有專用等待定時器的共用非易失性或閃爍存儲器的仲裁和同步過程。假定時鐘A運行的速率CLK_A比時鐘B的CLK_B高，如圖所示。信號CS_A表示CPU A想要訪問存儲器。如果沒有其他的存儲器活動，則仲裁器準許CPU A進行這次訪問。只要GNT_A信號被激活，就利用CPU A的地址對存儲器尋址，并且在時間TaccFlash之后，將數(shù)據(jù)提供給CPU A。
信號GNT_A與時鐘A(即，信號CLK_A)同步并觸發(fā)等待定時器A，如圖3所示。因為同步已經(jīng)在信號GNT_A的時間上開始，如果這個訪問時間大于同步時間，則存儲器訪問時間與同步時間重疊。通常是后面這種情況。因為等待定時器A利用CLK_A來定時，RDY_A信號可立即被用于傳送CPU A的執(zhí)行控制信號，以繼續(xù)其循環(huán)周期。
信號GNT_A與信號CLK_A的同步需要時間Tsync。因為最小同步延時被稱為一個Tclka周期，所以這個延時可立即被推導出。因此，所需的等待周期數(shù)可被計算為(TaccFlash/Tclka)-1用于CPU A的總的存儲器訪問時間為(1-2)Tclka+ (TaccFlash-1)*Tclka(這是在信號GNT_A成為有效并且不包括仲裁時間的基礎(chǔ)上計算的)。
以下的等式確定在圖4所示的實施方案中用于CPU A的最小時間延遲taccCPUmin＝Tsyncmin+waitcnt*Tclka＝Tclka+(TaccFlash/Tclka-1)*Tclka用于CPU A的最大時間延遲是taccCPUmax＝Tsyncmax+waitcnt*Tclka＝2Tclka+(TaccFlash/Tclka)*Tclka此結(jié)果表明CPU A的總的訪問時間與時鐘B的信號CLK_B無關(guān)。這個結(jié)果有以下的優(yōu)點對其他的或“相對的”時鐘域的同步已在準許階段(grant level)(即，在數(shù)據(jù)可用之前)已經(jīng)完成。因為同步的最小延時對于系統(tǒng)來說是已知的，所以可以在開始階段(即，在等待定時器上)推斷出此延時。
如果時鐘頻率差別很大，則沒有時間被浪費掉，因為被插入的等待狀態(tài)的坐標網(wǎng)格(grid)對于兩個處理器來說是同步的。
存儲器訪問性能與任一個系統(tǒng)時鐘都無關(guān)。
下面是利用共用等待定時器與依據(jù)本發(fā)明利用專用等待定時器的插入的等待狀態(tài)的對照表。新的同步方案的好處是非常明顯的。作為例子，選取時鐘A(信號CLK_A)的頻率為26MHz，而時鐘B(信號CLK_B)利用13、26或39MHz運行。三個列列出用于內(nèi)置的非易失性或閃爍存儲器的一般訪問時間，分別為40ns、60ns或80ns。通常這些存儲器訪問時間取決于存儲器的供電電壓。該表示出CPU A為了存儲器讀取而必須插入的等待周期的數(shù)量?？梢钥吹?，使用兩個專用等待定時器的新方法至少節(jié)省用于CPU A的一個等待狀態(tài)。當CPU B運行的頻率比CPU A低，并且如果存儲器的訪問時間長，此優(yōu)勢更為明顯。在這種情況下，可以節(jié)省兩個或者甚至三個等待周期?？偟恼f來，結(jié)果是平均性能改善30％，這無需進一步說明。
下表示出在共用的和專用的等待定時器之間的比較，其中固定的時鐘A(CLK_A)的頻率是26MHz，而時鐘B的頻率是變化的，并且存儲器訪問時間以Tclka為單位進行變化，也就是“3-4”代表“3-4Tclka”。

本發(fā)明可以特別有益地應用到其中需要非易失性存儲器和微處理器高度集成的裝置結(jié)構(gòu)中，如應用于移動電話、個人數(shù)字助理、GPS系統(tǒng)、汽車導航設備等，并且雖然本發(fā)明只在一個單獨的實施方案中示出，但本領(lǐng)域的技術(shù)人員將能夠依據(jù)以上描述的原理引入修改和變更而不偏離本發(fā)明的要旨和所附的權(quán)利要求書的范圍。
權(quán)利要求
1.一種多處理器設備，具有多個處理器和至少一個共用的非易失性存儲器，特別地，一種具有嵌入在集成電路中的非易失性存儲器的多處理器設備，具有用于控制兩個或多個所述處理器對一個共用存儲器的訪問的訪問仲裁裝置與同步裝置，其特征在于，多個定時器裝置，優(yōu)選為計數(shù)器裝置，每個定時器裝置專用于共用所述存儲器的每個所述處理器，每個所述定時器裝置與有關(guān)的處理器的系統(tǒng)時鐘同步地進行定時。
2.如權(quán)利要求1的多處理器設備，還包括一個多路復用器，用于在仲裁裝置的控制下為每個處理器提供對此共用存儲器的訪問。
3.如權(quán)利要求1或2的多處理器設備，其中每個處理器具有專用的系統(tǒng)時鐘，和與所述處理器有關(guān)的至少一個專用的定時器裝置被直接地耦合到所述處理器的系統(tǒng)時鐘和/或利用所述處理器的系統(tǒng)時鐘來驅(qū)動。
4.如前面任一項權(quán)利要求的多處理器設備，其中只要仲裁裝置對于所希望的對所述存儲器的訪問提供一個允許信號，就由所述定時器裝置產(chǎn)生一個就緒信號，并將所述就緒信號發(fā)送給有關(guān)的處理器。
5.如前面任一項權(quán)利要求的多處理器設備，其中訪問仲裁裝置直接地或者通過有關(guān)的同步裝置被耦合到每個定時器裝置。
6.一種用于使具有不同時鐘速率的多個微處理器和由兩個或多個所述微處理器共用的一個或多個非易失性存儲器之間的同步最佳化的方法，其中由仲裁裝置來控制存儲器訪問，該方法的特征在于保證為每個所述微處理器提供單獨的等待計數(shù)，利用來自所述仲裁器的允許信號來觸發(fā)每個所述等待計數(shù)，和為每個所述微處理器單獨地同步存儲器訪問。
7.如權(quán)利要求6的方法，其中存儲器訪問的同步與來自仲裁器的允許信號同時地開始，與存儲器訪問時間重疊。
8.如權(quán)利要求6或7的方法，其中只要對于一個特定存儲器或一個存儲器的一個特定端口允許仲裁，就立即觸發(fā)所述等待計數(shù)。
9.如權(quán)利要求8的方法，其中在對于一個特定存儲器或一個存儲器的一個特定端口來說允許仲裁時觸發(fā)等待計數(shù)之前，從所述等待計數(shù)中推斷出預定的同步延時。
10.一種用于控制具有不同時鐘速率的多個處理器對至少一個共用的非易失性存儲器的訪問的方法，由仲裁和同步裝置來控制存儲器訪問，其特征在于提供專用于每個處理器的訪問控制計數(shù)器，使每個所述專用計數(shù)器與每個所述處理器同步，由所述仲裁裝置觸發(fā)每個所述計數(shù)器，和為每個所述處理器單獨地同步存儲器訪問。
全文摘要
本發(fā)明涉及具有共用的非易失性存儲器的多處理器裝置結(jié)構(gòu)和這種存儲器的訪問控制的設計方案，特別涉及被嵌入或集成到如在移動電話、PDA或膝上型計算機中使用的電路(IC)中的那些存儲器。為了降低功率消耗，處理器時鐘速率常常根據(jù)當前的性能要求而變化。分享非易失性存儲器的處理器的不同時鐘速率導致后者相對長的讀取訪問時間，這是因為從存儲器讀取數(shù)據(jù)的特定微處理器通常在數(shù)據(jù)可用之前被暫停。當使用雙端口或多端口非易失性存儲器和多個異步時鐘時，因為在這些端口之間的時鐘同步是必需的，所以訪問時間甚至更長。本發(fā)明通過提供多個等待定時器來克服上述問題，最好一個等待定時器專用于一個處理器，優(yōu)選地每個等待定時器與其有關(guān)的處理器同步地進行定時，這大大地縮短訪問時間并因此改善了整體性能而無功率損失。
文檔編號G06F12/00GK1533536SQ02814425
公開日2004年9月29日 申請日期2002年7月8日 優(yōu)先權(quán)日2001年7月18日
發(fā)明者S·加皮施, H·-J·格爾克, S 加皮施, じ穸 申請人:皇家菲利浦電子有限公司