專利名稱：具有外部存儲(chǔ)器支持猝發(fā)方式的接口處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及經(jīng)過一個(gè)單一的總線判優(yōu)器將諸如處理器的一個(gè)或多個(gè)設(shè)備連接到外部存儲(chǔ)器上。
背景技術(shù)：
為了加快對(duì)閃速(FLASH)存儲(chǔ)器的訪問，已經(jīng)開發(fā)了頁面方式或猝發(fā)方式，在這種方式下，一個(gè)最初的訪問插入多個(gè)連續(xù)存儲(chǔ)器地址碼，以便將一個(gè)數(shù)據(jù)塊讀入到寄存器中，然后在后續(xù)的訪問中，所述寄存器被漸增地訪問，直到所有的數(shù)據(jù)都被訪問為止，此時(shí)，重復(fù)所述處理。猝發(fā)方式的優(yōu)點(diǎn)在于每個(gè)后續(xù)的訪問能夠比最初的訪問短很多，一般，與最初訪問128位的一個(gè)數(shù)據(jù)塊的70nS相比，對(duì)于16位為30nS。圖1示出了猝發(fā)方式訪問，其中，一個(gè)最初訪問的地址碼為N和后續(xù)訪問的地址碼為N+1、N+2和N+3。這個(gè)數(shù)據(jù)段后面跟隨有其地址碼在M范圍內(nèi)的第二數(shù)據(jù)段。
猝發(fā)方式訪問利用下述事實(shí)，即處理器以線性方式執(zhí)行代碼以產(chǎn)生連續(xù)的地址碼，從而一旦提出一個(gè)最初訪問，就不需要在后續(xù)的訪問中重復(fù)，因此，所述的后續(xù)訪問可以被縮短。但是，問題在于，如果所述處理器沒有在后續(xù)的訪問中訪問全部數(shù)據(jù)，恐怕由于它仍然需要在其它地址處的數(shù)據(jù)，所以，由于需要更加頻繁地使用較長(zhǎng)的最初訪問而使快速訪問的優(yōu)點(diǎn)減少。
此外，在多個(gè)處理器之間使用猝發(fā)方式的閃速存儲(chǔ)器的共享也存在問題，即在某些環(huán)境中它的使用是不可能的。由此，例如，在ASIC中的多嵌入處理器將經(jīng)過一個(gè)單一的總線判優(yōu)器有益地訪問一個(gè)單一的外部閃速存儲(chǔ)器，所述判優(yōu)器用于確定所述多個(gè)處理器之間的訪問優(yōu)先級(jí)。單一閃速存儲(chǔ)器而不是多個(gè)存儲(chǔ)器的使用減少了成本，在ASIC和存儲(chǔ)器之間接口連接處所需要的端子數(shù)被保持為最小。但是，如果猝發(fā)方式訪問被用于一個(gè)或多個(gè)處理器，和通過避免由其它處理器引起一個(gè)段的中斷而使獲益最大化，那么，其它處理器的訪問等待時(shí)間增加了。因此，在由一個(gè)處理器進(jìn)行猝發(fā)方式訪問的有效使用和其它處理器所承受的訪問等待時(shí)間之間存在一個(gè)兼顧的問題。
當(dāng)各個(gè)的處理器請(qǐng)求一個(gè)較高的訪問優(yōu)先級(jí)并不被其它的處理器破壞猝發(fā)方式訪問時(shí)，這個(gè)問題將會(huì)更加惡化，因此，它們本身沒有必要使用猝發(fā)方式。
如果較高優(yōu)先級(jí)處理器也請(qǐng)求以較高效率的MIPS速率運(yùn)行，那么，這個(gè)問題就變得更糟。
圖2示出了可由來自覆蓋地址范圍M的第二處理器的較高優(yōu)先級(jí)訪問中斷的由覆蓋地址范圍N的第一處理器進(jìn)行的猝發(fā)方式訪問。最初訪問N后面跟隨有后續(xù)訪問N+1，但是在完成地址范圍N中的后續(xù)訪問之前，訪問被給予與第二處理器相關(guān)的較高優(yōu)先級(jí)訪問M。一旦這個(gè)訪問完成，與第一處理器相關(guān)的訪問被恢復(fù)，但是，在完成后續(xù)訪問N+3之前，這必須再次利用較長(zhǎng)的最初訪問N+2開始。然后，在訪問被再次恢復(fù)到具有N+4和N+5的第一處理器之前，所述第二處理器再次被具有較高優(yōu)先級(jí)的訪問M+1所中斷。
因此，與地址范圍N相關(guān)的猝發(fā)方式的有效使用被與較高優(yōu)先級(jí)地址范圍M相關(guān)的訪問所阻止，和所述地址范圍M本身不能利用猝發(fā)方式，即使是所述地址碼M和M+1是連續(xù)的地址。因此，平均數(shù)據(jù)流量嚴(yán)重受到損害，達(dá)到對(duì)于來自每個(gè)處理器的每個(gè)訪問的最大訪問時(shí)間的最糟情況。

發(fā)明內(nèi)容
本發(fā)明的一個(gè)目的是提供一種將一個(gè)或多個(gè)處理器經(jīng)過單一總線判優(yōu)器連接到外部存儲(chǔ)器從而減少或克服某些上述問題的方法。
根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明是通過如下安排實(shí)現(xiàn)的，即所述判優(yōu)器識(shí)別與到所述存儲(chǔ)器的每次訪問相關(guān)的所述處理器或其它設(shè)備，所述存儲(chǔ)器具有多個(gè)塊讀取寄存器，這些寄存器是根據(jù)與每次訪問相關(guān)的所述處理器和其它設(shè)備的標(biāo)識(shí)選擇的。
因此，通過將與每個(gè)猝發(fā)方式訪問相關(guān)的脈沖串?dāng)?shù)據(jù)保存在分離的塊讀取寄存器中，并根據(jù)在由所述判優(yōu)器提交的每個(gè)訪問中識(shí)別的所述處理器從每個(gè)寄存器中讀出數(shù)據(jù)，所述存儲(chǔ)器能夠支持并行的多個(gè)猝發(fā)方式訪問，所述塊讀取寄存器的數(shù)量并不一定與處理器的數(shù)量相同。如果寄存器的數(shù)量少于處理器的數(shù)量，那么，所述判優(yōu)器可以共享一個(gè)或多個(gè)特定處理器之間的塊讀取寄存器，當(dāng)僅具有較少的硬件需求時(shí)，這是一種最佳的選擇。
如果寄存器的數(shù)量多于處理器的數(shù)量，那么，所述判優(yōu)器可以使用兩個(gè)或多個(gè)寄存器去支持兩個(gè)或多個(gè)地址碼范圍或來自單一處理器的數(shù)據(jù)段。作為一個(gè)例子，這將有效地分離在不同地址范圍處連續(xù)發(fā)生的代碼和數(shù)據(jù)訪問。
根據(jù)本發(fā)明的另一方面，本發(fā)明的方法是經(jīng)過單一的總線判優(yōu)器將一個(gè)處理器或其它設(shè)備連接到一個(gè)外部存儲(chǔ)器上，其中，所述判優(yōu)器識(shí)別到所述存儲(chǔ)器的每次訪問的所述存儲(chǔ)器地址碼的范圍，所述存儲(chǔ)器具有多個(gè)塊讀取寄存器，這些寄存器是根據(jù)與每次訪問相關(guān)的地址碼范圍的標(biāo)識(shí)選擇的。


下面將參考附圖并借助于例子對(duì)本發(fā)明進(jìn)行描述，其中圖1示出了在單一處理器和外部閃速存儲(chǔ)器之間的常規(guī)猝發(fā)方式訪問；圖2示出了兩個(gè)處理器是如何經(jīng)過總線判優(yōu)器對(duì)外部閃速存儲(chǔ)器進(jìn)行訪問的；圖3示出了本發(fā)明的一個(gè)實(shí)施例；圖4示出了在圖3所示的實(shí)施例中，所述總線判優(yōu)器是如何控制多個(gè)處理器對(duì)所述外部閃速存儲(chǔ)器進(jìn)行訪問的。
具體實(shí)施例方式
圖3示出了一個(gè)片上系統(tǒng)ASIC，其中，插入了三個(gè)處理器核A、B和C以及一個(gè)總線判優(yōu)器。總線判優(yōu)器通過多端子接口I與外部閃速存儲(chǔ)器設(shè)備F相連。所述閃速存儲(chǔ)器設(shè)備F具有一個(gè)猝發(fā)方式訪問機(jī)制和三個(gè)具有二進(jìn)制編碼選擇系統(tǒng)的塊讀取寄存器R1、R2和R3，例如兩根導(dǎo)線可以允許選擇多達(dá)四個(gè)分離的塊讀取寄存器。
處理器A、B和C發(fā)送訪問請(qǐng)求給總線判優(yōu)器S，該判優(yōu)器S根據(jù)經(jīng)過接口I對(duì)閃速存儲(chǔ)器進(jìn)行給定訪問中的預(yù)定優(yōu)先級(jí)進(jìn)行判優(yōu)?？偩€判優(yōu)器識(shí)別正在被給予訪問的處理器并與閃速存儲(chǔ)器設(shè)備進(jìn)行通信，從而使處理器與被選擇用于訪問閃速存儲(chǔ)器中的數(shù)據(jù)的特定塊讀取寄存器相關(guān)聯(lián)。由此，在這個(gè)例子中，塊讀取寄存器R1、R2和R3中的每一個(gè)都可被選擇來將閃速存儲(chǔ)器的訪問給予相應(yīng)的處理器A、B和C。處理器的標(biāo)識(shí)最好被二進(jìn)制編碼，并且例如可以使用在以字為基礎(chǔ)的閃速設(shè)備中通常不用的A
地址信號(hào)。
由于閃速存儲(chǔ)器能夠支持猝發(fā)方式，塊讀取寄存器中的每一個(gè)都能夠保持一個(gè)數(shù)據(jù)段，以支持在可能遞增或遞減的連續(xù)地址處的多個(gè)訪問，在總線判優(yōu)器的控制下，這些數(shù)據(jù)能夠被從所述寄存器中讀出并返回給各自的處理器。因此，經(jīng)過接口傳送的數(shù)據(jù)在不同塊讀取寄存器之間被交織，但這并不降低所述猝發(fā)方式訪問的效率，這是由正被分離地存儲(chǔ)在每個(gè)塊讀取寄存器中的數(shù)據(jù)保持的。因此，總線判優(yōu)器S在預(yù)定優(yōu)先級(jí)的基礎(chǔ)上進(jìn)行簡(jiǎn)單判優(yōu)而不涉及通過中斷猝發(fā)方式訪問而引起的降低效率。
圖4示出了兩個(gè)處理器訪問在分離的塊讀取寄存器中最初設(shè)置的各數(shù)據(jù)段的方式。一個(gè)數(shù)據(jù)段是由最初訪問N設(shè)置的和另一個(gè)數(shù)據(jù)段是由最初訪問M設(shè)置的，雖然數(shù)據(jù)段M中斷數(shù)據(jù)段N，但后續(xù)的訪問N+1到N+5和M+1都能夠從被縮短的訪問周期中獲益。
很明顯，如果判優(yōu)器被連接到僅具有一個(gè)塊讀取寄存器的標(biāo)準(zhǔn)外部閃速存儲(chǔ)器上，那么，對(duì)本發(fā)明的總線判優(yōu)器的改變將不能避免它工作于標(biāo)準(zhǔn)模式下。
另外，雖然本發(fā)明已經(jīng)針對(duì)訪問閃速存儲(chǔ)器進(jìn)行了描述，但是，本發(fā)明同樣可以訪問外部RAM。
最后，雖然訪問存儲(chǔ)器的處理器或其它設(shè)備的標(biāo)識(shí)可以是固定的，但是，本發(fā)明也可以根據(jù)可編程的地址范圍將一個(gè)訪問標(biāo)識(shí)指定給一個(gè)設(shè)備。另外，也可以在系統(tǒng)需求的基礎(chǔ)上動(dòng)態(tài)改變標(biāo)識(shí)分配。例如，請(qǐng)求訪問的設(shè)備可以是一個(gè)直接存取存儲(chǔ)器訪問(DMA)模塊，而不是處理器。
權(quán)利要求
1.一種包括多個(gè)數(shù)據(jù)設(shè)備和一個(gè)用于控制所述多個(gè)設(shè)備經(jīng)過一個(gè)接口對(duì)外部存儲(chǔ)器進(jìn)行訪問的總線判優(yōu)器的裝置，其特征是所述外部存儲(chǔ)器包括一個(gè)或多個(gè)讀寄存器，每個(gè)寄存器都被用于支持由一個(gè)相應(yīng)的數(shù)據(jù)設(shè)備進(jìn)行的猝發(fā)方式訪問，所述判優(yōu)器根據(jù)所述數(shù)據(jù)設(shè)備請(qǐng)求訪問的標(biāo)識(shí)選擇將在一個(gè)最初訪問段之后使用的所述讀寄存器。
2.根據(jù)權(quán)利要求1所述的裝置，其中，一個(gè)數(shù)據(jù)設(shè)備的所述標(biāo)識(shí)是固定的。
3.根據(jù)權(quán)利要求1所述的裝置，其中，一個(gè)數(shù)據(jù)設(shè)備的標(biāo)識(shí)基于一個(gè)可編程的地址范圍。
4.根據(jù)權(quán)利要求1所述的裝置，其中，根據(jù)操作需求改變所述標(biāo)識(shí)的分配。
5.根據(jù)在前權(quán)利要求中任一個(gè)所述的裝置，其中，一個(gè)數(shù)據(jù)設(shè)備的所述標(biāo)識(shí)是被二進(jìn)制編碼的。
6.根據(jù)在前權(quán)利要求中任一個(gè)所述的裝置，其中，所述數(shù)據(jù)設(shè)備包括多個(gè)處理器或多個(gè)直接存儲(chǔ)器存取模塊。
7.根據(jù)在前權(quán)利要求中任一個(gè)所述的裝置，其中，所述存儲(chǔ)器包括閃速閃速存儲(chǔ)器或RAM存儲(chǔ)器。
8.一種經(jīng)過一個(gè)總線判優(yōu)器將多個(gè)數(shù)據(jù)設(shè)備連接到外部存儲(chǔ)器從而支持由每個(gè)數(shù)據(jù)設(shè)備進(jìn)行的猝發(fā)方式訪問的方法，其特征是在所述存儲(chǔ)器中提供有一個(gè)或多個(gè)讀寄存器，每個(gè)寄存器被用于支持由相應(yīng)數(shù)據(jù)設(shè)備進(jìn)行的猝發(fā)方式訪問，所述判優(yōu)器根據(jù)所述數(shù)據(jù)設(shè)備請(qǐng)求訪問的標(biāo)識(shí)選擇將在一個(gè)最初訪問段之后使用的讀寄存器。
9.一種實(shí)質(zhì)上如這里結(jié)合圖3和4所描述的裝置。
10.一種實(shí)質(zhì)上如這里結(jié)合圖3和4所描述的方法。
全文摘要
多個(gè)數(shù)據(jù)設(shè)備(A、B、C)經(jīng)過一個(gè)總線判優(yōu)器(S)與外部存儲(chǔ)器(F)相連接，從而支持由每個(gè)數(shù)據(jù)設(shè)備(A、B、C)進(jìn)行的猝發(fā)方式訪問。在所述存儲(chǔ)器(F)中提供有一個(gè)或多個(gè)讀寄存器(R1、R2、R3)，每個(gè)寄存器(R1、R2、R3)支持由相應(yīng)設(shè)備(A、B、C)進(jìn)行的猝發(fā)方式訪問。所述判優(yōu)器(S)根據(jù)所述設(shè)備請(qǐng)求訪問的標(biāo)識(shí)選擇將在最初訪問段之后使用的寄存器。由此，存儲(chǔ)器(F)支持多個(gè)并行的猝發(fā)方式訪問。
文檔編號(hào)G06F12/02GK1555528SQ02818158
公開日2004年12月15日 申請(qǐng)日期2002年9月17日 優(yōu)先權(quán)日2001年9月17日
發(fā)明者尤金·P·赫克佐格, 尤金 P 赫克佐格 申請(qǐng)人:Ttp通訊有限公司