專利名稱：一種在智能卡中的時鐘頻率判定電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在集成電路中的時鐘頻率判定電路，尤其是在智能卡中的時鐘頻率判定電路。
CPU需要一個時鐘源進行操作，時鐘頻率在6MHz與12MHz之間。這個時鐘可由外接晶體和內(nèi)部電路構(gòu)成的晶體振蕩器產(chǎn)生，也可以由外部時鐘直接提供。其內(nèi)部振蕩器電路，它是一個單級的線性反相器，其反相器與外部晶體構(gòu)成一個并聯(lián)諧振晶體振蕩器。外接電容器一般可取30pF。晶體提供的時鐘信號，經(jīng)過3分頻電路產(chǎn)生3個不同相位的內(nèi)部時鐘，3個振蕩器周期構(gòu)成1個狀態(tài)周期，它是CPU操作基本時間單位。其占空比皆為33％，CPU的內(nèi)部操作大部分都與三者之一同步。
在CPU卡中，由于內(nèi)部含有EEPROM，它的控制信號具有時間上的限制，因而時鐘頻率必須具有一個上限和一個下限值，用來保證產(chǎn)生的控制信號滿足要求，使電路能夠正常工作。
現(xiàn)有技術(shù)中，為了達到頻率判定的目的，有些電路運用了時鐘信號對晶體管的控制作用，持續(xù)對電容進行充電和放電，然后運用比較器根據(jù)電容上的電壓和從電源產(chǎn)生的恒定參考電壓相比較，高/低判定電路根據(jù)比較器電路的輸出信號來判定時鐘信號頻率是高于還是低于參考頻率。
在一般的時鐘頻率保護電路中，在芯片中設(shè)計了兩個頻率比較器。如果時鐘頻率低于500KHz時，將產(chǎn)生一個中斷信號，使隨時機字控制寄存器(RDWCON)的FQ位置位。CPU在檢測到這一狀態(tài)后，將轉(zhuǎn)入相應(yīng)的應(yīng)急處理。如果頻率超過10MHz，復(fù)位線被置低，并一直保持著這一狀態(tài)。只有當頻率返回到正常值時，復(fù)位線才被釋放。
這種電路具有相當高的精度，但由于使用了比較器、基準電路等模擬電路，因而使得其電路實現(xiàn)比較復(fù)雜。
為實現(xiàn)本發(fā)明，本發(fā)明的在智能卡中的時鐘頻率判定電路包括復(fù)位器，第一計數(shù)器，第二計數(shù)器，溢出標志寄存器，第一比較頻率寄存器，第二比較頻率寄存器，所述復(fù)位器的輸出的第一端與所述第一計數(shù)器，溢出標志寄存器，第一比較頻率寄存器，第二比較頻率寄存器的輸入的第一端耦合在一起，輸出的第二端與第一計數(shù)器，溢出標志寄存器的輸入的第二端耦合在一起，同時與第二計數(shù)器的輸入端連接；所述第一計數(shù)器的輸出第一端與第一比較頻率寄存器和第二比較頻率寄存器的輸入第二端耦合在一起，輸出的第二端與復(fù)位器的輸入端連接；所述溢出標志寄存器的輸出端與第一比較頻率寄存器和第二比較頻率寄存器的輸入第三端耦合在一起；所述第二計數(shù)器的輸出第一端與第一比較頻率寄存器和第二比較頻率寄存器的輸入第四端耦合在一起，輸出第二端與溢出標志寄存器的輸入的第三端連接。
本發(fā)明的有益效果為判斷時鐘頻率的電路由數(shù)字電路電路組成，規(guī)模簡單，抗干擾能力較好。


圖1是電路框圖；圖2是電路線路圖。
圖中復(fù)位器1 第一計數(shù)器2 第二計數(shù)器3 溢出標志寄存器4第一比較頻率寄存器5 第二比較頻率寄存器6 比較寄存器7 與門11
由于要同時判定時鐘頻率是否高于上限值還是低于下限值，在本發(fā)明中能有檢測時鐘頻率是否處于允許頻率段的功能，若不處于允許頻率段范圍內(nèi)，時鐘頻率判定電路給出報警信號。于是，其它電路就可根據(jù)這些報警信號，判斷是否繼續(xù)進行操作，進而保護某些電路。
假設(shè)用fx表示輸入時鐘的頻率，fs表示參考時鐘的頻率。當參考時鐘從0計數(shù)到127時，那么在同樣的時間，輸入時鐘將從0計數(shù)到x。那么就有x=127•fxfs]]>.....................................公式1參考時鐘頻率fs確定以后，x與輸入時鐘頻率fx成正比。我們檢測時鐘頻率的高低就轉(zhuǎn)換為比較數(shù)據(jù)x與某參考值的大小。下表是兩者的關(guān)系。
fxX＜500KHz ＜8＞7.8MHz ＞128＞15.6MHz ＞256本發(fā)明所涉及的時鐘頻率判定電路可以方便地完成輸入時鐘和參考時鐘的比較；輸入時鐘有一個窗口，當其頻率高于參考電壓或低于某一值時，均給出報警。當頻率高于參考時鐘時，由上面介紹的公式可知，在相同的時間里(即當?shù)谝挥嫈?shù)器2從0計到127時)x的值大于128，此時設(shè)置第一比較頻率寄存器5為0，產(chǎn)生報警信號。當頻率過低，如頻率低于500KHz，當?shù)谝挥嫈?shù)器2計到127時，x的值小于8時，本發(fā)明給出報警信號，設(shè)置第二比較頻率寄存器6為低電平。
本發(fā)明主要由兩個計數(shù)器和兩個比較電路組成。一個計數(shù)器為標準計數(shù)器第一計數(shù)器2，工作在參考時鐘頻率上，參考時鐘頻率約為7.8MHz，標準計數(shù)器的寬度為7比特，計數(shù)范圍可從0計數(shù)到127。另一個計數(shù)器第二計數(shù)器3對輸入時鐘計數(shù)。比較電路為組合電路，在特定的時間點上將比較結(jié)果采樣到寄存器第一比較頻率寄存器5和第二比較頻率寄存器6中。比較結(jié)果維持到下一次采樣行動前。
在復(fù)位器1復(fù)位信號的作用下，第一計數(shù)器2和第二計數(shù)器3均被復(fù)位為0，然后分別對參考時鐘和輸入時鐘計數(shù)。當?shù)谝挥嫈?shù)器2到達最大計數(shù)范圍時即其值為127時，檢測第二計數(shù)器3在這段時間內(nèi)對輸入時鐘的計數(shù)值，便可確定輸入時鐘頻率的范圍。然后本發(fā)明將在后一個時鐘產(chǎn)生一個時鐘周期寬度的復(fù)位信號，對第一計數(shù)器2和第二計數(shù)器3再次復(fù)位為0。電路因此在特定的時間間隔進行比較、復(fù)位。當參考時鐘的頻率為7.8MHz時，這個間隔時間約為16.4us。
根據(jù)公式1，理論上可很容易的確定輸入時鐘的頻率范圍，只要將x的值與某個確定的數(shù)值(比如127或8)相比較即可。但在具體電路設(shè)計時，我們無法確定x的數(shù)值大小，因此無法確定第二計數(shù)器3計數(shù)器的位數(shù)。但是，我們只是要知道x與127或8的相對關(guān)系，與其具體值并無多大關(guān)系，如x＝300與x＝1000結(jié)果是相同的。因此在具體電路設(shè)計時，我們用八位計數(shù)器第二計數(shù)器3對輸入時鐘計數(shù)，在16.4us這段時間里，可能由于輸入時鐘頻率過快，使得計數(shù)器溢出，因而第二計數(shù)器3所表示的計數(shù)值小于127。因此若直接用計數(shù)器第二計數(shù)器3的表示值將可能會得到錯誤的結(jié)果。為解決這個問題，在本發(fā)明中，采用了一位溢出標志寄存器4，在約16.4us這段時間里，只要第二計數(shù)器3大于127就設(shè)置溢出標志寄存器4為1。因此，判斷頻率是否高于7.8MHz的判斷條件是溢出標志寄存器4的值為1或第二計數(shù)器3計數(shù)器的值大于128，如果滿足此條件，設(shè)置第一比較頻率寄存器5為低電平。低電平一直保持到下一次比較前。下一次比較如果仍然滿足頻率過高的條件，繼續(xù)設(shè)置第一比較頻率寄存器5為低電平。否則設(shè)置第一比較頻率寄存器5為高電平。
X小于8時，本發(fā)明要能給出輸入時鐘頻率過低的報警信號。但是，如果輸入時鐘頻率比較高，則有可能計數(shù)器第二計數(shù)器3溢出而其值小于8，因此不能簡單的僅通過第二計數(shù)器3的值來判斷輸入時鐘頻率是否低于500KHz。同判斷輸入時鐘頻率是否高于參考時鐘頻率一樣，利用溢出標志寄存器4和第二計數(shù)器3的組合，即可判斷輸入時鐘頻率是否過低。由前面分析溢出標志寄存器4為1表示第二計數(shù)器3大于127；溢出標志寄存器4為0表示第二計數(shù)器3小于127。因而如果溢出標志寄存器4為0并且第二計數(shù)器3計數(shù)器的值小于8，便可認為x小于8，輸入時鐘頻率低于500KHz，此時可設(shè)置第二比較頻率寄存器6為低電平；如果這個條件不滿足，可認為輸入時鐘頻率在允許范圍內(nèi)，此時設(shè)置第二比較頻率寄存器6為高點平。第二比較頻率寄存器6中的值要一直保持到下一次比較前，下一次比較時如果仍然滿足頻率過低的條件，繼續(xù)設(shè)置第二比較頻率寄存器6為低電平。否則，設(shè)置第二比較頻率寄存器6為高電平。
如圖2所示其中復(fù)位器1和比較寄存器7模塊完成的功能是在ENL端為低電平時，時鐘的上升沿采樣數(shù)據(jù)端data；在ENL為高電平時，輸出端q保持不變。兩個模塊的數(shù)據(jù)端data都接VCC(高電平)。由圖2可以明顯的看出1.在ENL端為低電平時，當溢出標志寄存器4＝1或第二計數(shù)器3[7]＝1時，第一比較頻率寄存器5＝0。
2.第二比較頻率寄存器6＝(x
+x[1]+x[2])·x[3]+x[4]+x[5]+x[6]+x[7]+溢出標志寄存器4；其中x為第二計數(shù)器3。只有溢出標志寄存器4＝0且第二計數(shù)器3＜＝8時，第二比較頻率寄存器6才為0。
3.ENL端為低電平的條件第一計數(shù)器2對輸入時鐘計數(shù)，當?shù)谝挥嫈?shù)器2計數(shù)到127時，s
·s[1]·s[2]·s[3]·s[4]·s[5]·s[6]才為1其中S為第一計數(shù)器2，從而使得ENL端為低電平。
4.通過一個兩輸入端的與門11產(chǎn)生復(fù)位信號，對計數(shù)器及相關(guān)電路進行復(fù)位。由于ENL端為0是周期性的，因而復(fù)位信號也是周期信號。
權(quán)利要求
1.一種在智能卡中的時鐘頻率判定電路，其特征在于包括復(fù)位器(1)，第一計數(shù)器(2)，第二計數(shù)器(3)，溢出標志寄存器(4)，第一比較頻率寄存器(5)，第二比較頻率寄存器(6)，所述復(fù)位器(1)的輸出的第一端與所述第一計數(shù)器(2)，溢出標志寄存器(4)，第一比較頻率寄存器(5)，第二比較頻率寄存器(6)的輸入的第一端耦合在一起，輸出的第二端與第一計數(shù)器(2)，溢出標志寄存器(4)的輸入的第二端耦合在一起，同時與第二計數(shù)器(3)的輸入端連接；所述第一計數(shù)器(2)的輸出第一端與第一比較頻率寄存器(5)和第二比較頻率寄存器(6)的輸入第二端耦合在一起，輸出的第二端與復(fù)位器(1)的輸入端連接；所述溢出標志寄存器(4)的輸出端與第一比較頻率寄存器(5)和第二比較頻率寄存器(6)的輸入第三端耦合在一起；所述第二計數(shù)器(3)的輸出第一端與第一比較頻率寄存器(5)和第二比較頻率寄存器(6)的輸入第四端耦合在一起，輸出第二端與溢出標志寄存器(4)的輸入的第三端連接。
2.根據(jù)權(quán)利要求1所述的一種在智能卡中的時鐘頻率判定電路，其特征在于還包括與所述復(fù)位器(1)相連的與門(11)。
3.根據(jù)權(quán)利要求1所述的一種在智能卡中的時鐘頻率判定電路，其特征在于還包括與所述復(fù)位器(1)和第二比較頻率寄存器(6)連接的比較寄存器(7)。
全文摘要
本發(fā)明涉及一種在智能卡中的時鐘頻率判定電路，主要由兩個計數(shù)器和兩個比較電路組成。一個計數(shù)器為標準計數(shù)器第一計數(shù)器(2)，工作在參考時鐘頻率上，參考時鐘頻率約為7.8MHz，標準計數(shù)器的寬度為7比特，計數(shù)范圍可從0計數(shù)到127。另一個計數(shù)器第二計數(shù)器(3)對輸入時鐘計數(shù)。比較電路為組合電路，在特定的時間點上將比較結(jié)果采樣到寄存器第一比較頻率寄存器(5)和第二比較頻率寄存器(6)中。比較結(jié)果維持到下一次復(fù)位器(1)復(fù)位信號采樣行動前。本發(fā)明的電路由數(shù)字電路電路組成，規(guī)模簡單，抗干擾能力較好。
文檔編號G06K19/07GK1447205SQ0311547
公開日2003年10月8日 申請日期2003年2月20日 優(yōu)先權(quán)日2003年2月20日
發(fā)明者尚為兵, 朱曉偉, 印義言 申請人:上海華園微電子技術(shù)有限公司