專利名稱：遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器，將計算機(jī)科學(xué)與現(xiàn)代通信技術(shù)應(yīng)用于生物醫(yī)學(xué)，屬于計算機(jī)應(yīng)用技術(shù)領(lǐng)域。
目前，遠(yuǎn)程醫(yī)療數(shù)據(jù)傳輸多媒體技術(shù)標(biāo)準(zhǔn)中最常用和使用面最廣的是針對無服務(wù)質(zhì)量保證分組網(wǎng)絡(luò)(PBN，Packet Based Networks)的H.323多媒體視頻會議框架標(biāo)準(zhǔn)協(xié)議棧，它在互連各種網(wǎng)絡(luò)的Internet協(xié)議(IP)的上層(傳輸層)開發(fā)了傳輸層控制協(xié)議(TCP)和用戶數(shù)據(jù)報協(xié)議(UDP)。
傳輸層控制協(xié)議TCP提供了一種面向連接的、有序可靠但有一定延時的傳輸方式。在遠(yuǎn)程醫(yī)療系統(tǒng)中，數(shù)據(jù)和控制信號對實(shí)時性要求不高，但要求確保傳輸成功，少量的包丟失或者出錯都是無法忍受的。因此，在傳輸層運(yùn)用面向連接、能提供可靠服務(wù)的TCP協(xié)議，保證對數(shù)據(jù)和控制數(shù)據(jù)的可靠傳送。
用戶數(shù)據(jù)報協(xié)議UDP提供的則是一種無連接的、無序的、快速的非可靠傳輸方式，它只保證發(fā)送成功，不保證接收成功，因此實(shí)時性高。遠(yuǎn)程醫(yī)療的音頻和視頻數(shù)據(jù)對實(shí)時性要求很高，但對傳輸成功率要求不高，因此對于音頻和視頻數(shù)據(jù)，在網(wǎng)絡(luò)的傳輸層運(yùn)用面向無連接的UDP協(xié)議和實(shí)時傳輸協(xié)議(RTP)來達(dá)到對音頻和視頻碼流的實(shí)時傳輸(皮富濤、盧益民，基于IP網(wǎng)的視頻會議系統(tǒng)，電子工程師，2000年，第2期，第34～36頁)。
在用UDP傳送遠(yuǎn)程醫(yī)療視頻圖像和語音數(shù)據(jù)時，由于我國遠(yuǎn)程醫(yī)療網(wǎng)絡(luò)所基于的現(xiàn)有通訊基礎(chǔ)設(shè)施相對落后，尤其在某些偏遠(yuǎn)地區(qū)，常常因物理信道條件惡劣造成數(shù)據(jù)傳輸丟包率過高，或因網(wǎng)絡(luò)擁塞造成數(shù)據(jù)緩沖區(qū)不足使得數(shù)據(jù)傳輸有效數(shù)據(jù)丟失過多，嚴(yán)重影響到對患者的正確診斷。
所以，目前開發(fā)的遠(yuǎn)程醫(yī)療系統(tǒng)，絕大多數(shù)都利用前向糾錯方式(FEC)在其UDP數(shù)據(jù)傳輸中進(jìn)行數(shù)據(jù)糾錯/恢復(fù)。但是，其FEC算法一般都較簡單且均為軟件實(shí)現(xiàn)。如要采用更復(fù)雜的FEC算法來提高其數(shù)據(jù)傳輸糾錯/恢復(fù)能力的話，在傳輸數(shù)據(jù)量較大的情況下，這些算法所要求的大量數(shù)據(jù)的復(fù)雜運(yùn)算用軟件實(shí)現(xiàn)起來將非常耗費(fèi)CPU資源和占用機(jī)器時間，由此產(chǎn)生的時延將嚴(yán)重影響遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)的實(shí)時傳輸。
為實(shí)現(xiàn)這樣的目的，本發(fā)明從數(shù)字通信系統(tǒng)按位串和碼元運(yùn)算的FEC技術(shù)出發(fā)，基于有限域理論，設(shè)計了一種基于FEC新算法的遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器，以復(fù)雜可編程邏輯器件(CPLD)Altera FLEK10K系列EPF10K10LC84-4芯片為核心，使用電子設(shè)計自動化(EDA)工具軟件MAX+plusII開發(fā)系統(tǒng)和超高速集成電路硬件描述語言(VHDL)，并且結(jié)合PC接口、匯編語言與C/C++語言，將這種適用于IP網(wǎng)通信的FEC新算法應(yīng)用于硬件電路中。
本發(fā)明的遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器為一塊插于微機(jī)ISA總線插槽上的板卡，包括核心的CPLD算法芯片EPF10K10LC84-4(84)及其配置電路、算法芯片外圍組合邏輯電路、ISA總線接口CON AT62B及并行接口芯片8255。
各組成部分的連接關(guān)系如下ISA總線接口CON AT62B的8位雙向數(shù)據(jù)總線(D0～D7)與并行接口芯片8255相連，作為待編碼或待解碼的數(shù)據(jù)包、待解碼的數(shù)據(jù)包的序號、編碼后或解碼后的數(shù)據(jù)包在ISA總線接口CON AT62B和并行接口芯片8255之間進(jìn)出的唯一數(shù)據(jù)通道。
另外，ISA總線接口CON AT62B還有四個輸出地址信號(A0～A9)、輸入/輸出寫信號(-IOW)、輸入/輸出讀信號(-IOR)和地址允許信號(AEN)。其中，輸入/輸出寫信號(-IOW)、輸入/輸出讀信號(-IOR)分別輸入到并行接口芯片8255的寫入端(WR)和讀出端(RD)，分別指示并行接口芯片8255進(jìn)行數(shù)據(jù)寫入和數(shù)據(jù)讀出操作；地址信號(A0～A9)中的A0和A1輸入到并行接口芯片8255的A0和A1端，配合相應(yīng)信號對并行接口芯片8255的A、B、C端口進(jìn)行輸入/輸出端口尋址；更重要的是，這四個輸出都輸入到算法芯片外圍組合邏輯電路中。
通過對這四個來自ISA總線接口CON AT62B的輸出進(jìn)行邏輯組合，算法芯片外圍組合邏輯電路產(chǎn)生的輸出為輸入到并行接口芯片8255選通端(CS)；用于對并行接口芯片8255進(jìn)行選通的選通信號(CS)；輸入到并行接口芯片8255復(fù)位端(RESET)，用于本編碼解碼器復(fù)位的系統(tǒng)復(fù)位信號(reset)；輸入到算法芯片EPF10K10LC84-4(84)中，用于控制算法芯片內(nèi)部VHDL程序工作進(jìn)程的三個進(jìn)程觸發(fā)信號。
這三個進(jìn)程觸發(fā)信號分別是由ISA總線接口CONAT62B輸出的輸入/輸出寫信號(-IOW)、地址允許信號(AEN)和地址信號(A0～A9)在算法芯片外圍組合邏輯電路中生成的數(shù)據(jù)寫入進(jìn)程觸發(fā)信號(data_write)和數(shù)據(jù)包序號寫入進(jìn)程觸發(fā)信號(serial_number_write)；由ISA總線接口CON AT62B輸出的輸入/輸出讀信號(-IOR)、地址允許信號(AEN)和地址信號(A0～A9)在算法芯片外圍組合邏輯電路中生成的數(shù)據(jù)讀出進(jìn)程觸發(fā)信號(data_read)。
并行接口芯片8255與算法芯片EPF10K10LC84-4(84)之間的數(shù)據(jù)交換是通過三個數(shù)據(jù)通道來實(shí)現(xiàn)的并行接口芯片8255端口A的工作方式為輸出方式，其輸出通過算法芯片數(shù)據(jù)輸入通道(data_in0～data_in7)輸入到算法芯片中，是待編碼或待解碼的數(shù)據(jù)包從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道；并行接口芯片8255端口B的工作方式為輸入方式，算法芯片的輸出通過算法芯片數(shù)據(jù)輸出通道(data_out0～data_out7)輸入到端口B中，是編碼后或解碼后的數(shù)據(jù)包從算法芯片讀入并行接口芯片8255的唯一數(shù)據(jù)通道；并行接口芯片8255端口C的工作方式為輸出方式，其輸出通過算法芯片數(shù)據(jù)包序號輸入通道(serial_number_in0～serial_number_in5)輸入到算法芯片中(C端口低兩位不用)，是待解碼的數(shù)據(jù)包的序號從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道。
本發(fā)明的工作流程如下通過超高速集成電路硬件描述語言(VHDL)對算法芯片EPF10K10LC84-4(84)內(nèi)部數(shù)量高達(dá)10000個的邏輯門電路進(jìn)行編程，F(xiàn)EC新算法被“寫入”算法芯片內(nèi)部。該VHDL程序固化于算法芯片配置電路的EPROM中，每次系統(tǒng)加電，算法芯片自動先搜索EPROM，如EPROM有燒寫的配置信息，則引導(dǎo)EPROM將固化的VHDL程序讀入芯片內(nèi)部，從而完成芯片的初始化和算法的“寫”入，進(jìn)入等候算法芯片外圍組合邏輯電路輸出的三個進(jìn)程觸發(fā)信號輸入的狀態(tài)。
當(dāng)有數(shù)據(jù)包待編碼或待解碼時，相應(yīng)的應(yīng)用程序通過算法芯片外圍組合邏輯電路，將數(shù)據(jù)寫入進(jìn)程觸發(fā)信號(data_write)選通，觸發(fā)算法芯片內(nèi)部VHDL程序三進(jìn)程之一的“待編碼或待解碼的三個數(shù)據(jù)包寫入算法芯片的寫入進(jìn)程”開始啟動，緊接著相應(yīng)的應(yīng)用程序?qū)⒋幋a或待解碼的三個數(shù)據(jù)包通過ISA總線接口CONAT62B的數(shù)據(jù)總線(D0～D7)輸入到并行接口芯片8255中，再由并行接口芯片8255按照自身預(yù)設(shè)的工作方式，把這三個數(shù)據(jù)包從其A端口經(jīng)由算法芯片數(shù)據(jù)輸入通道(data_in0～data_in7)輸入算法芯片中，然后算法芯片按照內(nèi)部VHDL程序設(shè)定的進(jìn)程，對這些數(shù)據(jù)包進(jìn)行編碼或解碼，并將編碼后或解碼后的結(jié)果存儲于算法芯片中。
當(dāng)進(jìn)行數(shù)據(jù)包解碼時，還需要將待解碼的三個數(shù)據(jù)包的序號寫入算法芯片。此時，相應(yīng)的應(yīng)用程序通過算法芯片外圍組合邏輯電路，將數(shù)據(jù)包序號寫入進(jìn)程觸發(fā)信號(serial_number_write)選通，觸發(fā)算法芯片內(nèi)部VHDL程序三進(jìn)程之一的“待解碼的三個數(shù)據(jù)包之序號寫入算法芯片的寫入進(jìn)程”開始啟動，緊接著相應(yīng)的應(yīng)用程序?qū)⒋獯a的三個數(shù)據(jù)包的序號通過ISA總線接口CONAT62B的數(shù)據(jù)總線(D0～D7)輸入到并行接口芯片8255中，再由并行接口芯片8255按照自身預(yù)設(shè)的工作方式，把這三個數(shù)據(jù)包的序號從其C端口經(jīng)由算法芯片數(shù)據(jù)包序號輸入通道(serial_number_in0～serial_number_in5)輸入算法芯片中，然后算法芯片按照內(nèi)部VHDL程序設(shè)定的進(jìn)程，讓這些數(shù)據(jù)包序號參與到數(shù)據(jù)包解碼工作中去。
當(dāng)有編碼后或解碼后的若干數(shù)據(jù)包要讀出時，相應(yīng)的應(yīng)用程序通過算法芯片外圍組合邏輯電路，將數(shù)據(jù)讀出進(jìn)程觸發(fā)信號(data_read)選通，觸發(fā)算法芯片內(nèi)部VHDL程序三進(jìn)程之一的“編碼后或解碼后的若干數(shù)據(jù)包讀出算法芯片的讀出進(jìn)程”開始啟動，緊接著算法芯片將已經(jīng)存儲于算法芯片中的編碼后或解碼后的結(jié)果(即編碼后或解碼后的若干數(shù)據(jù)包)通過算法芯片數(shù)據(jù)輸出通道(data_out0～data_out7)輸入到并行接口芯片8255的B端口中，再由并行接口芯片8255按照自身預(yù)設(shè)的工作方式，把這些編碼后或解碼后的若干數(shù)據(jù)包經(jīng)由ISA總線接口CON AT62B的數(shù)據(jù)總線(D0～D7)提交給相應(yīng)的應(yīng)用程序。
至此，一個完整的編碼或解碼工作流程完成。
在這里所說的“相應(yīng)的應(yīng)用程序”，不僅包括用C/C++和匯編語言為本編碼解碼器編寫的驅(qū)動和測試程序，還包括在運(yùn)行本編碼解碼器驅(qū)動程序生成對其的調(diào)用函數(shù)后，那些調(diào)用這些函數(shù)的系統(tǒng)數(shù)據(jù)傳輸軟件程序。
本發(fā)明的編碼解碼器在實(shí)際接口電路和模擬遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯/恢復(fù)環(huán)境中，經(jīng)用C/C++和匯編語言編寫的驅(qū)動和測試程序的反復(fù)調(diào)試和測試，其輸出符合算法要求，速度遠(yuǎn)大于LAN實(shí)際應(yīng)用中2Mbits/s的數(shù)據(jù)傳輸速率。
本發(fā)明與現(xiàn)有技術(shù)相比具有顯著的進(jìn)步和有益效果，它把遠(yuǎn)程醫(yī)療系統(tǒng)中通常需要用軟件實(shí)現(xiàn)的龐大復(fù)雜、時延冗長的數(shù)據(jù)糾錯/恢復(fù)運(yùn)算，改為通過微機(jī)接口的硬件電路高速實(shí)現(xiàn)，減少了寶貴的CPU資源和機(jī)器時間的大量占用和耗費(fèi)，大大提高了遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸?shù)膶?shí)時性和有效性。
本發(fā)明的應(yīng)用并不局限于遠(yuǎn)程醫(yī)療系統(tǒng)，還可適用于各類需要數(shù)據(jù)傳輸糾錯的通訊/網(wǎng)絡(luò)系統(tǒng)，同樣可以達(dá)到理想的數(shù)據(jù)傳輸糾錯/恢復(fù)效果和實(shí)時性。
圖2為本發(fā)明的硬件電路圖。
如

圖1所示，本編碼解碼器采用的CPLD算法芯片EPF10K10LC84-4(84)為Altera公司的FLEK10K系列芯片，PLCC封裝，速度級為4，84個管腳中可用輸入/輸出管腳數(shù)為59個，芯片內(nèi)部共有10000個邏輯門。
圖1右上方所示為算法芯片的配置電路模塊。
算法芯片外圍組合邏輯電路的輸出為輸入到算法芯片中，用于控制算法芯片內(nèi)部VHDL程序工作進(jìn)程的三個進(jìn)程觸發(fā)信號；輸入到并行接口芯片8255選通端(CS)，用于對并行接口芯片8255進(jìn)行選通的選通信號(CS)；輸入到并行接口芯片8255復(fù)位端(RESET)，用于本編碼解碼器復(fù)位的系統(tǒng)復(fù)位信號(reset)。
其中，三個進(jìn)程觸發(fā)信號中的數(shù)據(jù)寫入進(jìn)程觸發(fā)信號(data_write)和數(shù)據(jù)包序號寫入進(jìn)程觸發(fā)信號(serial_number_write)由ISA總線接口CON AT62B輸出的輸入/輸出寫信號(-IOW)、地址允許信號(AEN)和地址信號(A0～A9)邏輯組合產(chǎn)生；數(shù)據(jù)讀出進(jìn)程觸發(fā)信號(data_read)由ISA總線接口CON AT62B輸出的輸入/輸出讀信號(-IOR)、地址允許信號(AEN)和地址信號(A0～A9)邏輯組合產(chǎn)生。
本編碼解碼器采用的ISA總線接口CON AT62B具體連線關(guān)系如下1.其8位雙向數(shù)據(jù)總線(D0～D7)與并行接口芯片8255相連，作為待編碼或待解碼的數(shù)據(jù)包、待解碼的數(shù)據(jù)包的序號、編碼后或解碼后的數(shù)據(jù)包在ISA總線接口CON AT62B和并行接口芯片8255之間進(jìn)出的唯一數(shù)據(jù)通道。
2.其20位地址總線(A0～A19)中，本發(fā)明只使用了其中的10條，也就是地址信號(A0～A9)。這10條地址信號通過算法芯片外圍組合邏輯電路，形成輸入到并行接口芯片8255選通端(CS)、用于對并行接口芯片8255進(jìn)行選通的選通信號(CS)，以及輸入到并行接口芯片8255復(fù)位端(RESET)、用于本編碼解碼器復(fù)位的系統(tǒng)復(fù)位信號(reset)。輸入到并行接口芯片8255的A0和A1端的地址信號(A0、A1)，配合選通信號(CS)，分別對并行接口芯片8255的A端口(地址358H)、B端口(地址359H)和C端口(地址35AH)進(jìn)行輸入/輸出端口尋址。
3.其輸入/輸出寫信號(-IOW)除直接輸入到并行接口芯片8255的寫入端(WR)、形成對并行接口芯片8255的數(shù)據(jù)寫入指示外，而且如前所述，與ISA總線接口CON AT62B輸出的地址允許信號(AEN)和地址信號(A0～A9)在算法芯片外圍組合邏輯電路中生成數(shù)據(jù)寫入進(jìn)程觸發(fā)信號(data_write)和數(shù)據(jù)包序號寫入進(jìn)程觸發(fā)信號(serial_number_write)，控制算法芯片內(nèi)部相應(yīng)的VHDL程序工作進(jìn)程。
4.其輸入/輸出讀信號(-IOR)除直接輸入到并行接口芯片8255的讀出端(RD)、形成對并行接口芯片8255的數(shù)據(jù)讀出指示外，而且也如前面所述，與ISA總線接口CON AT62B輸出的地址允許信號(AEN)和地址信號(A0～A9)在算法芯片外圍組合邏輯電路中生成數(shù)據(jù)讀出進(jìn)程觸發(fā)信號(data_read)，控制算法芯片內(nèi)部相應(yīng)的VHDL程序工作進(jìn)程。
本編碼解碼器采用的并行接口芯片8255被配置為工作方式0(即其基本輸入輸出方式)，其端口A、B和C分別為彼此獨(dú)立、無聯(lián)絡(luò)線的8位并行接口。其中1.端口A的輸入/輸出地址設(shè)計為358H，工作方式為輸出方式，其輸出通過算法芯片數(shù)據(jù)輸入通道(data_in0～data_in7)輸入到算法芯片中，是待編碼或待解碼的數(shù)據(jù)包從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道；2.端口B的輸入/輸出地址設(shè)計為359H，工作方式為輸入方式，算法芯片的輸出通過算法芯片數(shù)據(jù)輸出通道(data_out0～data_out7)輸入到端口B中，是編碼后或解碼后的數(shù)據(jù)包從算法芯片讀入并行接口芯片8255的唯一數(shù)據(jù)通道；3.端口C的輸入/輸出地址設(shè)計為35AH，工作方式為輸出方式，其輸出通過算法芯片數(shù)據(jù)包序號輸入通道(serial_number_in0～serial_number_in5)輸入到算法芯片中(C端口低兩位不用)，是待解碼的數(shù)據(jù)包的序號從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道。
圖2給出的是與圖1對應(yīng)的詳細(xì)電路圖。
當(dāng)相應(yīng)的應(yīng)用程序要對本編碼解碼器編程使用時，必須遵循如下接口協(xié)議無論編碼解碼，首先必須對并行接口芯片8255初始化，使其工作方式處于方式0(也就是其基本輸入輸出方式)下，其端口A、B和C設(shè)置成彼此獨(dú)立、無聯(lián)絡(luò)線的8位并行接口。其中，并行接口芯片8255的端口A置為輸出方式，端口B置為輸入方式，端口C置為輸出方式。
其次，在編碼或解碼前，需向輸入/輸出端口35CH發(fā)送全零數(shù)據(jù)，使得系統(tǒng)復(fù)位信號(reset)被選通，本編碼解碼器賦初值并復(fù)位。
在編碼過程中，必須遵循以下順序首先向輸入/輸出端口358H(即并行接口芯片8255的A端口)發(fā)送8bit數(shù)據(jù)。其中，最高兩位為待編碼原始數(shù)據(jù)第一個包，次兩位為待編碼原始數(shù)據(jù)第二個包，再次兩位為待編碼原始數(shù)據(jù)第三個包。最低兩位為控制位，其含義為“01”表示按1/4糾錯/恢復(fù)率編碼，“10”表示按2/5糾錯/恢復(fù)率編碼，“11”表示按3/6糾錯/恢復(fù)率編碼。
接著從輸入/輸出端口359H(即并行接口芯片8255的B端口)讀取8bit數(shù)據(jù)。其中，最高兩位為編碼后數(shù)據(jù)的第一個包，次兩位為編碼后數(shù)據(jù)的第二個包，再次兩位為編碼后數(shù)據(jù)的第三個包，最低兩位為編碼后數(shù)據(jù)的第四個包。
如果是按2/5糾錯/恢復(fù)率或按3/6糾錯/恢復(fù)率編碼，則再接著從輸入/輸出端口359H(即并行接口芯片8255的B端口)讀取8bit數(shù)據(jù)。其中，最高兩位為按2/5糾錯/恢復(fù)率或按3/6糾錯/恢復(fù)率編碼后數(shù)據(jù)的第五個包，次兩位為按3/6糾錯/恢復(fù)率編碼后數(shù)據(jù)的第六個包，不足位全部補(bǔ)零。
在解碼過程中，則必須遵循以下順序首先向輸入/輸出端口358H(即并行接口芯片8255的A端口)發(fā)送8bit數(shù)據(jù)。其中，最高兩位為待解碼數(shù)據(jù)第一個包，次兩位為待解碼數(shù)據(jù)第二個包，再次兩位為待解碼數(shù)據(jù)第三個包。最低兩位為控制位，此時只能置為“00”。
接著向輸入/輸出端口35AH(即并行接口芯片8255的C端口)發(fā)送8bit數(shù)據(jù)。其中，高6位為待解碼數(shù)據(jù)包的順序編號，低兩位補(bǔ)零。
再接著從輸入/輸出端口359H(即并行接口芯片8255的B端口)讀取8bit數(shù)據(jù)。其中，最高兩位為解碼后原始數(shù)據(jù)的第一個包，次兩位為解碼后原始數(shù)據(jù)的第二個包，再次兩位為解碼后原始數(shù)據(jù)第三個包，最低兩位全部補(bǔ)零。
只要遵循上述接口協(xié)議規(guī)則，算法芯片內(nèi)部VHDL程序的三個工作進(jìn)程就能正常工作，加上除核心的算法芯片外的其他部分的協(xié)調(diào)運(yùn)作，整個編碼解碼器即能正常工作。
更重要的是，系統(tǒng)數(shù)據(jù)傳輸軟件編程人員可根據(jù)當(dāng)前網(wǎng)絡(luò)狀況，在算法允許的丟包率范圍內(nèi)，只需將自己的要求告知相應(yīng)的應(yīng)用程序，就可靈活調(diào)節(jié)本編碼解碼器可實(shí)現(xiàn)的數(shù)據(jù)傳輸糾錯/恢復(fù)率，而無需做任何算法和電路改動。
權(quán)利要求
1.一種遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器，其特征在于包括核心的CPLD算法芯片EPF10K10LC84-4及其配置電路、算法芯片外圍組合邏輯電路、ISA總線接口CON AT62B及并行接口芯片8255，ISA總線接口CON AT62B的8位雙向數(shù)據(jù)總線(D0～D7)與并行接口芯片8255相連，作為待編碼或待解碼的數(shù)據(jù)包、待解碼的數(shù)據(jù)包的序號、編碼后或解碼后的數(shù)據(jù)包在ISA總線接口CONAT62B和并行接口芯片8255之間進(jìn)出的唯一數(shù)據(jù)通道，ISA總線接口的地址信號(A0～A9)、輸入/輸出寫信號(-IOW)、輸入/輸出讀信號(-IOR)和地址允許信號(AEN)四個輸出都與算法芯片外圍組合邏輯電路連接，輸入/輸出寫信號(-IOW)、輸入/輸出讀信號(-IOR)分別與并行接口芯片8255的寫入端(WR)和讀出端(RD)相連，地址信號(A0～A9)中的A0和A1與并行接口芯片8255的A0和A1端相連，算法芯片外圍組合邏輯電路的輸出連接并行接口芯片8255選通端(CS)、并行接口芯片8255復(fù)位端(RESET)，算法芯片外圍組合邏輯電路輸出數(shù)據(jù)寫入進(jìn)程觸發(fā)信號(data_write)、數(shù)據(jù)包序號寫入進(jìn)程觸發(fā)信號(serial_number_write)和數(shù)據(jù)讀出進(jìn)程觸發(fā)信號(data_read)與算法芯片EPF10K10LC84-4連接，用于控制算法芯片內(nèi)部VHDL程序工作進(jìn)程，并行接口芯片8255端口A的輸出通過算法芯片數(shù)據(jù)輸入通道(data_in0～data_in7)輸入到算法芯片中，是待編碼或待解碼的數(shù)據(jù)包從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道，算法芯片的輸出通過算法芯片數(shù)據(jù)輸出通道(data_out0～data_out7)輸入到并行接口芯片8255端口B中，是編碼后或解碼后的數(shù)據(jù)包從算法芯片讀入并行接口芯片8255的唯一數(shù)據(jù)通道，并行接口芯片8255端口C的輸出通過算法芯片數(shù)據(jù)包序號輸入通道(serial_number_in0～serial_number_in5)輸入到算法芯片中，是待解碼的數(shù)據(jù)包的序號從并行接口芯片8255輸入算法芯片的唯一數(shù)據(jù)通道。
全文摘要
一種遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸糾錯編碼解碼器，包括核心的CPLD算法芯片及其配置電路、算法芯片外圍組合邏輯電路、ISA總線接口及并行接口芯片，ISA總線接口采用8位雙向數(shù)據(jù)總線與并行接口芯片相連，其地址信號、輸入/輸出寫信號、輸入/輸出讀信號和地址允許信號四個輸出與算法芯片外圍組合邏輯電路連接，算法芯片外圍組合邏輯電路輸出三個進(jìn)程觸發(fā)信號以控制算法芯片內(nèi)部VHDL程序工作進(jìn)程，并行接口芯片與算法芯片之間通過三個數(shù)據(jù)通道實(shí)現(xiàn)數(shù)據(jù)交換。本發(fā)明把通常需要用軟件實(shí)現(xiàn)的龐大復(fù)雜、時延冗長的數(shù)據(jù)糾錯/恢復(fù)運(yùn)算，改為通過微機(jī)接口的硬件電路高速實(shí)現(xiàn)，大大提高了遠(yuǎn)程醫(yī)療系統(tǒng)數(shù)據(jù)傳輸?shù)膶?shí)時性和有效性。
文檔編號G06F19/00GK1434413SQ0311555
公開日2003年8月6日 申請日期2003年2月27日 優(yōu)先權(quán)日2003年2月27日
發(fā)明者王志中, 謝衛(wèi)國, 薛琦, 王一抗, 謝浩 申請人:上海交通大學(xué)