專利名稱：分離式串列ata實(shí)體層的電路構(gòu)造及訊號(hào)編碼方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種分離式串列ATA實(shí)體層的電路構(gòu)造及訊號(hào)編碼方法，尤指一種可減少分離式串列ATA實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造及其訊號(hào)編碼方法，其主要是利用一解碼編碼器將各式控制訊號(hào)及各式狀態(tài)訊號(hào)以8位元與10位元資料轉(zhuǎn)換規(guī)范之外的訊號(hào)編碼于資料訊號(hào)中，可大量減少分離式實(shí)體層與主控制晶片間連接所需的介面訊號(hào)數(shù)。
近來，由于各方業(yè)者不斷的嘗試開發(fā)，終于有串列(seria)式ATA介面規(guī)格面世，不僅使傳輸速率一舉提升到第一代的1.5GBps以上，將來第二代的3.0GBps與第三代的6.0GBps也是指日可期，且其資料的傳輸只需四條訊號(hào)線，而其訊號(hào)線的長度也可大幅加長，實(shí)是一重大突破。
然而，目前串列式ATA介面規(guī)格的產(chǎn)品仍處于開發(fā)階段，市面上仍以并列式ATA產(chǎn)品為主流，為了兼顧擴(kuò)充性與適用性，業(yè)者于電腦系統(tǒng)的設(shè)計(jì)上仍以同時(shí)支援兩種介面規(guī)格為主。
以往，業(yè)者嘗試于主控制晶片的儲(chǔ)存媒體控制器中增設(shè)一串列式ATA實(shí)體層(physical layer；PHY)，以連結(jié)串列式ATA裝置。然而串列式ATA實(shí)體層包含有高頻類比電路，需占用較大的面積，欲將的整合到主控制晶片(如南橋晶片)中將導(dǎo)致主控制晶片的面積過大，而其制作生產(chǎn)的良率則難以控制。
另有業(yè)者的解決方案如圖1所示，其主要是將串列式ATA實(shí)體層的部份電路獨(dú)立制作于一分離式串列ATA實(shí)體層(serial ATA external PHY)161中。主控制晶片12中的儲(chǔ)存媒體控制器121，除了可透過IDE匯流排14而連接并口式ATA裝置18(如并列式ATA硬碟)外，亦可透過該分離式串列ATA實(shí)體層161而連接串列式ATA裝置16(如串列式ATA硬碟)。
此一架構(gòu)雖可解決前述的問題，然為了與該分離式實(shí)體層連接，必需在主控制晶片12增設(shè)連接腳位，不僅使成本提高，而主機(jī)板的插槽與電路也必需整個(gè)重新設(shè)計(jì)，實(shí)為業(yè)者的一大困擾。
因此，如何針對上述習(xí)用電路架構(gòu)的缺點(diǎn)，以及使用時(shí)所發(fā)生的問題提出一種新穎的解決方案，設(shè)計(jì)出一種簡單有效的分離式實(shí)體層電路構(gòu)造，不僅可減少連接所需的腳位，且可利用IDE匯流排完成連結(jié)，而不用對主機(jī)板做大幅度修改，長久以來一直是使用者殷切盼望及本發(fā)明人欲行解決的困難點(diǎn)所在，而本發(fā)明人基于多年從事于資訊產(chǎn)業(yè)的相關(guān)研究、開發(fā)、及銷售的實(shí)務(wù)經(jīng)驗(yàn)，乃思及改良的意念，經(jīng)多方設(shè)計(jì)、探討、試作樣品及改良后，終于研究出一種分離式串列ATA實(shí)體層的電路構(gòu)造及訊號(hào)編碼方法，以解決上述的問題。
本發(fā)明的次要目的，在于提供一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，其主要是利用8位元與10位元資料轉(zhuǎn)換規(guī)范以外的訊號(hào)做為代碼，可將各式控制訊號(hào)及各式狀態(tài)訊號(hào)編碼于資料訊號(hào)中傳輸，以減少傳輸所需的介面訊號(hào)數(shù)。
本發(fā)明的又一目的，在于提供一種分離式串列ATA實(shí)體層的電路構(gòu)造，可利用一緩沖暫存器將資料訊號(hào)暫時(shí)儲(chǔ)存，以利于將各式訊號(hào)編碼于資料訊號(hào)中。
本發(fā)明的又一目的，在于提供一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，可利用連續(xù)6個(gè)位元的0或連續(xù)6個(gè)位元的1做為控制訊號(hào)或狀態(tài)訊號(hào)的識(shí)別標(biāo)幟。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種分離式串列ATA實(shí)體層的電路構(gòu)造，其主要構(gòu)造是包含有一解碼編碼器，利用一組并列訊號(hào)發(fā)送線及一組并列訊號(hào)接收線連接至一儲(chǔ)存媒體控制器，可將來自該儲(chǔ)存媒體控制器的一并列發(fā)送訊號(hào)解碼，成為一并列發(fā)送資料訊號(hào)及至少一控制訊號(hào)；一并列串列轉(zhuǎn)換器，連接該解碼編碼器，用以將該并列發(fā)送資料訊號(hào)轉(zhuǎn)換為一串列發(fā)送資料訊號(hào)；一鎖相回路，分別連接該解碼編碼器與該并列串列轉(zhuǎn)換器，可接收來自該解碼編碼器的控制訊號(hào)，并可產(chǎn)生實(shí)體層運(yùn)作所需的時(shí)脈訊號(hào)，及將一參考時(shí)脈訊號(hào)傳送至該儲(chǔ)存媒體控制器；至少一發(fā)送器，連接該并列串列轉(zhuǎn)換器，各發(fā)送器可將該串列發(fā)送資料訊號(hào)由一組串列訊號(hào)發(fā)送線傳送到其連接的一串列式ATA裝置；至少一接收器，連接該并列串列轉(zhuǎn)換器，各接收器可透過一組串列訊號(hào)接收線，將接收自所連接串列式ATA裝置的一串列接收資料訊號(hào)傳送到該并列串列轉(zhuǎn)換器，而由并列串列轉(zhuǎn)換器將該串列接收資料訊號(hào)轉(zhuǎn)換為一并列接收資料訊號(hào)后再傳送至該解碼編碼器；及至少一00B訊號(hào)偵測器，分別連接于各對應(yīng)接收器的接收訊號(hào)線，用以偵測串列式ATA裝置的運(yùn)作狀況，并可將偵測所得的至少一組裝態(tài)訊號(hào)傳送至該解碼編碼器，再由該解碼編碼器將該并列接收資料訊號(hào)與該等狀態(tài)訊號(hào)編碼成為一并列接收訊號(hào)，再由該組并列訊號(hào)接收線傳送到該儲(chǔ)存媒體控制器。
該解碼編碼器是包含有一解碼器及一編碼器，該解碼器透過該組并列訊號(hào)發(fā)送線連接該儲(chǔ)存媒體控制器，而該編碼器則透過該并列訊號(hào)接收線連接該儲(chǔ)存媒體控制器。
該并列串列轉(zhuǎn)換器是包含有至少一并列轉(zhuǎn)串列的轉(zhuǎn)換器及至少一串列轉(zhuǎn)并列的轉(zhuǎn)換器。
各串列轉(zhuǎn)并列轉(zhuǎn)換器與該解碼編碼器間尚可設(shè)有一緩沖暫存器。
該鎖相回路是可包含有一發(fā)送鎖相回路及一接收鎖相回路。
該等狀態(tài)訊號(hào)是可包含有初始化訊號(hào)、喚醒訊號(hào)、接收壓扁訊號(hào)、接收就緒訊號(hào)及其組合式的其中之一。
可包含有至少一選擇器，其一輸入端連接該并列轉(zhuǎn)串列轉(zhuǎn)換器，另一輸入端連接該接收器，而輸出端則連接該串列轉(zhuǎn)并列轉(zhuǎn)換器。
透過一IDE匯流排即可完成與該儲(chǔ)存媒體控制器的連結(jié)。
本發(fā)明所述的一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，應(yīng)用于分離式串列ATA實(shí)體層與儲(chǔ)存媒體控制器間的資料訊號(hào)傳輸，其主要是于資料轉(zhuǎn)換過程的10位元并列訊號(hào)中，以至少連續(xù)6個(gè)位元的0或連續(xù)6個(gè)位元的1做為編碼的識(shí)別標(biāo)幟，而可將各式控制訊號(hào)及狀態(tài)訊號(hào)編碼于資料訊號(hào)中傳輸。
一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，應(yīng)用于分離式串列ATA實(shí)體層與儲(chǔ)存媒體控制器間的資料訊號(hào)傳輸，其主要是于資料轉(zhuǎn)換過程的10位元并列訊號(hào)中，以8位元與10位元資料轉(zhuǎn)換規(guī)范之外的訊號(hào)做為各式控制訊號(hào)及狀態(tài)訊號(hào)的編碼。
利用如上所述的分離式串列ATA實(shí)體層電路構(gòu)造與訊號(hào)編碼方法，可簡化設(shè)計(jì)并使分離式實(shí)體層的功效得到最有效的發(fā)揮，而其與儲(chǔ)存媒體控制器所需的連接腳位亦可大幅減少，可直接使用原有IDE匯流排連接而不用增設(shè)控制晶片的腳位，不僅使制作成本大幅降低，而系統(tǒng)設(shè)計(jì)者亦可在不修改主機(jī)板設(shè)計(jì)的狀況下，考慮是否使用串列式ATA而決定是否加入分離式實(shí)體層晶片，或是另行采用介面卡的方式實(shí)施。本發(fā)明可大量減少分離式實(shí)體層與主控制晶片間連接所需的介面訊號(hào)數(shù)。


圖1是習(xí)用ATA介面架構(gòu)的方塊圖；圖2是本發(fā)明分離式實(shí)體層一較佳實(shí)施例的電路方塊圖；圖3是本發(fā)明應(yīng)用時(shí)的架構(gòu)方塊圖；及圖4是本發(fā)明編碼方法一較佳實(shí)施例的示意圖。圖號(hào)說明12 主控制晶片 121儲(chǔ)存媒體控制器123 串列式ATA實(shí)體層 14 IDE匯流排16 串列式ATA裝置161分離式串列ATA實(shí)體層18 并列式ATA裝置20 分離式串列ATA實(shí)體層22 電源控制器 24 解碼器241 發(fā)送鎖相回路 243并列轉(zhuǎn)串列轉(zhuǎn)換器245 發(fā)送器 253并列轉(zhuǎn)串列轉(zhuǎn)換器255 發(fā)送器 26 編碼器261 接收鎖相回路 263串列轉(zhuǎn)并列轉(zhuǎn)換器264 緩沖暫存器 265接收器266 接收器 26700B訊號(hào)偵測器269 選擇器 271接收鎖相回路273 串列轉(zhuǎn)并列轉(zhuǎn)換器 274緩沖暫存器275 接收器 276接收器277 00B訊號(hào)偵測器279選擇器32 主控制晶片 321儲(chǔ)存媒體控制器34 IDE匯流排36 串列式ATA裝置38 并列式ATA裝置首先，請參閱圖2，是本發(fā)明分離式實(shí)體層一較佳實(shí)施例的電路方塊圖。本發(fā)明的主要構(gòu)造應(yīng)包含有一解碼編碼器(decorder/encoder)、一并列串列轉(zhuǎn)換器(serializer/deserializer；SerDes)、一鎖相回路(phase lockedloop；PLL)、至少一發(fā)送器(transmitter)、至少一接收器(receive)及至少一00B訊號(hào)偵測器。
本發(fā)明的設(shè)計(jì)是將串列式ATA實(shí)體層所需元件中，數(shù)位電路部份整合于儲(chǔ)存媒體控制器中，如8bits/10bits編碼器(8B10B encoder)與10bits/8bits解碼器(10B8B encoder)及字元定位器(word alignment)等而類比電路的部份則設(shè)于分離式串列ATA實(shí)體層20中，如此，主控制晶片將不會(huì)因整合高頻類比電路而增加晶片面積，可保持其生產(chǎn)良率。
該分離式串列ATA實(shí)體層20在設(shè)計(jì)上，可依實(shí)際的需求而加以變化運(yùn)用。如圖所示，本實(shí)施例可連接兩組串列式ATA裝置，并可使兩組串列ATA裝置同時(shí)作業(yè)。
該解碼編碼器包含有一解碼器24及一編碼器26；該鎖相回路包含有一發(fā)送鎖相回路241及對應(yīng)于兩組串列ATA裝置的二接收鎖相回路261、271；而并列串列轉(zhuǎn)換器則包含有二并列轉(zhuǎn)串列轉(zhuǎn)換器(serializer；PISO)243、253及二串列轉(zhuǎn)并列轉(zhuǎn)換器(deserializer；SIPO)263、273。
而其中該發(fā)送鎖相回路241是可產(chǎn)生分離式串列ATA實(shí)體層20發(fā)送訊號(hào)所需的時(shí)脈訊號(hào)TxClock1與TxClock2，將該等時(shí)脈訊號(hào)分別傳送給并列轉(zhuǎn)串列轉(zhuǎn)換器243與253，并可傳送一參考時(shí)脈訊號(hào)(RefClk)至儲(chǔ)存媒體控制器。
解碼器24可透過一組并列訊號(hào)發(fā)送線(TxData[90])連接至該儲(chǔ)存媒體控制器，于接收來自該儲(chǔ)存媒體控制器的并列發(fā)送訊號(hào)后，可將該并列發(fā)送訊號(hào)解碼為并列發(fā)送資料訊號(hào)及至少一控制訊號(hào)。其中并列發(fā)送資料訊號(hào)根據(jù)其欲傳送的裝置，分別傳送到對應(yīng)的并列轉(zhuǎn)串列轉(zhuǎn)換器243或253，利用該并列轉(zhuǎn)串列轉(zhuǎn)換器243、253將該并列發(fā)送資料訊號(hào)轉(zhuǎn)換為串列發(fā)送資料訊號(hào)(TxClock1、TxClock2)后，即可由發(fā)送器245、255透過一組串列訊號(hào)發(fā)送線(TXP1，TXN1或TXP2，TXN2)傳送到對應(yīng)的串列式ATA裝置。
而該等控制訊號(hào)可包含有重置訊號(hào)(Reset1，Reset2)、電源控制訊號(hào)(Partial1，Partial2，Slumber1，Slumber2)、發(fā)送有效訊號(hào)(TxValid)及傳送速率選擇訊號(hào)(Rate1，Rate2)等。其中該解碼器24解得發(fā)送有效訊號(hào)時(shí)，可確定儲(chǔ)存媒體控制器已開始傳送資料訊號(hào)。重置訊號(hào)與電源控制訊號(hào)是傳送到電源控制器(power controller)22，以對電源作一整合控制。傳送速率選擇訊號(hào)則分別傳送到發(fā)送鎖相回路241與接收鎖相回路261、271，供切換不同傳輸速率所需的時(shí)脈訊號(hào)。
在接收的部份，則是由接收器265、275透過一組串列訊號(hào)接收線(RXP1，RXN1或RXP2，RXN2)接收來自串列式ATA裝置的串列接收資料訊號(hào)(RxDate1，RxDate2)后，傳送至串列轉(zhuǎn)并列轉(zhuǎn)換器263、273中。串列轉(zhuǎn)并列轉(zhuǎn)換器263、273分別根據(jù)接收鎖相回路261、271所產(chǎn)生的時(shí)脈訊號(hào)RxClock1、RxClock2，將串列接收資料訊號(hào)轉(zhuǎn)換為并列接收資料訊號(hào)，轉(zhuǎn)換完成后則先將資料訊號(hào)分別儲(chǔ)存于緩沖暫存器264、274中。
00B訊號(hào)偵測器(out of band signal detector)267、277，分別連接各串列訊號(hào)接收線，可用以偵測訊號(hào)傳輸?shù)臓顟B(tài)而得到接收壓扁訊號(hào)(Squelch1，Squelch2)、初始化訊號(hào)(ComInit1，ComInit2)及喚醒訊號(hào)(ComWake1，ComWake2)等狀態(tài)訊號(hào)。該編碼器26則可將來自00B訊號(hào)偵測器267、277的各狀態(tài)訊號(hào)、來自接收鎖相回路261、271的接收就緒訊號(hào)(RxClocked1，RxClocked2)與緩沖暫存器264、274中的資料訊號(hào)編碼成為并列接收訊號(hào)，并由一組并列訊號(hào)接收線(TxData[90])傳送到儲(chǔ)存媒體控制器中。
為了增加偵測訊號(hào)的強(qiáng)度，尚可于各00BW號(hào)偵測器267、277與訊號(hào)線連接處各增設(shè)一接收器266、276。另外，該解碼器24尚可透過一組取樣時(shí)脈線接收取樣時(shí)脈訊號(hào)(strobe differential clock)TxStrobe1、TxStrobe2做為取樣(sample)資料的依據(jù)，而編碼器26則利用另一組取樣時(shí)脈線傳送取樣時(shí)脈訊號(hào)RxStrobe1、RxStrobe2到儲(chǔ)存媒體控制器中，供其取樣資料之用。
本發(fā)明的分離式實(shí)體層20尚可設(shè)有選擇器269、279，其一輸入端分別連接并列轉(zhuǎn)串列轉(zhuǎn)換器243、253，另一輸入端分別連接接收器265、275，而其輸出端分別連接串列轉(zhuǎn)并列轉(zhuǎn)換器263、273與接收鎖相回路261、271，可根據(jù)一控制訊號(hào)(Loopback)而選擇正常的發(fā)送接收路徑，或?qū)⒔?jīng)由并列轉(zhuǎn)串列轉(zhuǎn)換器243、253轉(zhuǎn)換后的串列發(fā)送資料訊號(hào)分別傳送到串列轉(zhuǎn)并列轉(zhuǎn)換器263、273形成一回圈，以測試系統(tǒng)中并列訊號(hào)與串列訊號(hào)間的編碼與解碼作業(yè)是否正確。如上所述分離式串列ATA實(shí)體層的電路構(gòu)造是可整合于一實(shí)體層晶片中加以運(yùn)用，可直接設(shè)置于主機(jī)板上，亦可設(shè)置于一介面卡中而插接使用。
其次，請參閱圖3，是本發(fā)明應(yīng)用時(shí)的架構(gòu)方塊圖。如圖所示，本發(fā)明的分離式實(shí)體層構(gòu)造，由于可將實(shí)體層20與主控制晶片32中儲(chǔ)存媒體控制器321間所需的大部份控制訊號(hào)與狀態(tài)訊號(hào)編碼于資料訊號(hào)中傳遞，故可將連結(jié)所需的腳位數(shù)控制于27腳位之內(nèi)(LoopBack腳位是作為測試的用無需連接至儲(chǔ)存媒體控制器)，可直接利用主控制晶片連接IDE匯流排34的腳位來做連結(jié)，而不必在主控制晶片32上增設(shè)腳位。亦可將該分離式串列ATA實(shí)體層20設(shè)置于一介面卡，可插接于IDE匯流排34的插槽上，以連接串列式ATA裝置36。如此，不僅不會(huì)使主控制晶片的制作成本提高，且不用改變主機(jī)板與主控制晶片插槽的設(shè)計(jì)，實(shí)為系統(tǒng)設(shè)計(jì)者的一大福音。
最后，請參閱圖4，是本發(fā)明訊號(hào)編碼方法一較佳實(shí)施例的示意圖。由于目前業(yè)界所使用的8位元與10位元資料轉(zhuǎn)換規(guī)范中，其所定義的訊號(hào)編碼只有256個(gè)，而一般10位元訊號(hào)可包含有1024個(gè)編碼，故在本發(fā)明中可利用8B/10B轉(zhuǎn)換規(guī)范以外的編碼來定義所需的各式控制訊號(hào)與各式狀態(tài)訊號(hào)。
如圖所示，由于在8B/10B轉(zhuǎn)換規(guī)范中，不可能產(chǎn)生連續(xù)6個(gè)位元為0或連續(xù)6個(gè)位元為1的資料訊號(hào)。故我們可利用這個(gè)特性，在并列式ATA訊號(hào)的8位元并列資料訊號(hào)轉(zhuǎn)換為10位元并列訊號(hào)時(shí)，利用連續(xù)6個(gè)位元的0或連續(xù)6個(gè)位元的1做為狀態(tài)訊號(hào)與控制訊號(hào)的識(shí)別標(biāo)幟?？蓪⒃撟R(shí)別標(biāo)幟置于10位元并列訊號(hào)的前端，而狀態(tài)訊號(hào)或控制訊號(hào)的編碼置于末端，如EX1；將該識(shí)別標(biāo)幟置于10位元并列訊號(hào)的末端，而狀態(tài)訊號(hào)或控制訊號(hào)的編碼置于前端，如EX3；或?qū)⒃撟R(shí)別標(biāo)幟置于10位元并列訊號(hào)的中段，而狀態(tài)訊號(hào)或控制訊號(hào)的編碼則分置于前端及末端，如Ex2。
當(dāng)然，其他8B/10B轉(zhuǎn)換規(guī)范未定義的編碼亦可加以靈活運(yùn)用。如此，即可將大量額外的資訊編碼于資料訊號(hào)中，利用資料訊號(hào)的訊號(hào)線來傳遞，可使實(shí)體層與儲(chǔ)存媒體控制器間連結(jié)所需的介面訊號(hào)數(shù)減少到最低的程度。
利用如上所述的分離式串列ATA實(shí)體層電路構(gòu)造與訊號(hào)編碼方法，可簡化設(shè)計(jì)并使分離式實(shí)體層的功效得到最有效的發(fā)揮，而其與儲(chǔ)存媒體控制器所需的連接腳位亦可大幅減少，控制于77個(gè)腳位以下，可直接使用原有IDE匯流排連接而不用增設(shè)控制晶片的腳位，不僅使制作成本大幅降低，而系統(tǒng)設(shè)計(jì)者亦可在不修改主機(jī)板設(shè)計(jì)的狀況下，考慮是否使用串列式ATA而決定是否加入分離式實(shí)體層晶片，或是另行采用介面卡的方式實(shí)施。
綜上所述，當(dāng)知本發(fā)明是有關(guān)于一種分離式串列ATA實(shí)體層的電路構(gòu)造及訊號(hào)編碼方法，尤指一種可減少分離式串列ATA實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造及其訊號(hào)編碼方法，其主要是利用一解碼編碼器將各式控制訊號(hào)及各式狀態(tài)訊號(hào)以8位元與10位元資料轉(zhuǎn)換規(guī)范之外的訊號(hào)編碼于資料訊號(hào)中，可大量減少分離式實(shí)體層與主控制晶片間連接所需的介面訊號(hào)數(shù)。
惟以上所述者，僅為本發(fā)明的一較佳實(shí)施例而已，并非用來限定本發(fā)明實(shí)施的范圍，即凡依本發(fā)明申請專利范圍所述的形狀、構(gòu)造、特征及精神所為的均等變化與修飾，均應(yīng)包括于本發(fā)明的申請專利范圍內(nèi)。
權(quán)利要求
1.一種分離式串列ATA實(shí)體層的電路構(gòu)造，其主要構(gòu)造是包含有一解碼編碼器，利用一組并列訊號(hào)發(fā)送線及一組并列訊號(hào)接收線連接至一儲(chǔ)存媒體控制器，可將來自該儲(chǔ)存媒體控制器的一并列發(fā)送訊號(hào)解碼，成為一并列發(fā)送資料訊號(hào)及至少一控制訊號(hào)；一并列串列轉(zhuǎn)換器，連接該解碼編碼器，用以將該并列發(fā)送資料訊號(hào)轉(zhuǎn)換為一串列發(fā)送資料訊號(hào)；一鎖相回路，分別連接該解碼編碼器與該并列串列轉(zhuǎn)換器，可接收來自該解碼編碼器的控制訊號(hào)，并可產(chǎn)生實(shí)體層運(yùn)作所需的時(shí)脈訊號(hào)，及將一參考時(shí)脈訊號(hào)傳送至該儲(chǔ)存媒體控制器；至少一發(fā)送器，連接該并列串列轉(zhuǎn)換器，各發(fā)送器可將該串列發(fā)送資料訊號(hào)由一組串列訊號(hào)發(fā)送線傳送到其連接的一串列式ATA裝置；至少一接收器，連接該并列串列轉(zhuǎn)換器，各接收器可透過一組串列訊號(hào)接收線，將接收自所連接串列式ATA裝置的一串列接收資料訊號(hào)傳送到該并列串列轉(zhuǎn)換器，而由并列串列轉(zhuǎn)換器將該串列接收資料訊號(hào)轉(zhuǎn)換為一并列接收資料訊號(hào)后再傳送至該解碼編碼器；及至少一00B訊號(hào)偵測器，分別連接于各對應(yīng)接收器的接收訊號(hào)線，用以偵測串列式ATA裝置的運(yùn)作狀況，并可將偵測所得的至少一組裝態(tài)訊號(hào)傳送至該解碼編碼器，再由該解碼編碼器將該并列接收資料訊號(hào)與該等狀態(tài)訊號(hào)編碼成為一并列接收訊號(hào)，再由該組并列訊號(hào)接收線傳送到該儲(chǔ)存媒體控制器。
2.如權(quán)利要求1所述的電路構(gòu)造，其特征在于，該解碼編碼器是包含有一解碼器及一編碼器，該解碼器透過該組并列訊號(hào)發(fā)送線連接該儲(chǔ)存媒體控制器，而該編碼器則透過該并列訊號(hào)接收線連接該儲(chǔ)存媒體控制器。
3.如權(quán)利要求1所述的電路構(gòu)造，其特征在于，該并列串列轉(zhuǎn)換器是包含有至少一并列轉(zhuǎn)串列的轉(zhuǎn)換器及至少一串列轉(zhuǎn)并列的轉(zhuǎn)換器。
4.如權(quán)利要求3所述的電路構(gòu)造，其特征在于，各串列轉(zhuǎn)并列轉(zhuǎn)換器與該解碼編碼器間尚可設(shè)有一緩沖暫存器。
5.如權(quán)利要求1所述的電路構(gòu)造，其特征在于，該鎖相回路是可包含有一發(fā)送鎖相回路及一接收鎖相回路。
6.如權(quán)利要求1所述的電路構(gòu)造，其特征在于，該等狀態(tài)訊號(hào)是可包含有初始化訊號(hào)、喚醒訊號(hào)、接收壓扁訊號(hào)、接收就緒訊號(hào)及其組合式的其中之一。
7.如權(quán)利要求3所述的電路構(gòu)造，其特征在于，可包含有至少一選擇器，其一輸入端連接該并列轉(zhuǎn)串列轉(zhuǎn)換器，另一輸入端連接該接收器，而輸出端則連接該串列轉(zhuǎn)并列轉(zhuǎn)換器。
8.如權(quán)利要求1所述的電路構(gòu)造，其特征在于，透過一IDE匯流排即可完成與該儲(chǔ)存媒體控制器的連結(jié)。
9.一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，應(yīng)用于分離式串列ATA實(shí)體層與儲(chǔ)存媒體控制器間的資料訊號(hào)傳輸，其主要是于資料轉(zhuǎn)換過程的10位元并列訊號(hào)中，以至少連續(xù)6個(gè)位元的0或連續(xù)6個(gè)位元的1做為編碼的識(shí)別標(biāo)幟，而可將各式控制訊號(hào)及狀態(tài)訊號(hào)編碼于資料訊號(hào)中傳輸。
10.一種分離式串列ATA實(shí)體層的訊號(hào)編碼方法，應(yīng)用于分離式串列ATA實(shí)體層與儲(chǔ)存媒體控制器間的資料訊號(hào)傳輸，其主要是于資料轉(zhuǎn)換過程的10位元并列訊號(hào)中，以8位元與10位元資料轉(zhuǎn)換規(guī)范之外的訊號(hào)做為各式控制訊號(hào)及狀態(tài)訊號(hào)的編碼。
全文摘要
本發(fā)明是有關(guān)于一種分離式串列ATA實(shí)體層的電路構(gòu)造及訊號(hào)編碼方法，尤指一種可減少分離式串列ATA實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造及其訊號(hào)編碼方法，其主要是包含有一解碼編碼器、一并列串列轉(zhuǎn)換器、一鎖相回路、至少一發(fā)送器、至少一接收器及至少一00B訊號(hào)偵測器，利用該解碼編碼器將分離式實(shí)體層與儲(chǔ)存媒體控制器間所需的各式控制訊號(hào)及各式狀態(tài)訊號(hào)，以8位元與10位元資料轉(zhuǎn)換規(guī)范之外的訊號(hào)編碼于資料訊號(hào)中加以傳遞，可大量減少分離式實(shí)體層與主控制晶片間連接所需的介面訊號(hào)數(shù)。
文檔編號(hào)G06F13/00GK1441358SQ03121339
公開日2003年9月10日 申請日期2003年3月26日 優(yōu)先權(quán)日2003年3月26日
發(fā)明者江晉毅 申請人:威盛電子股份有限公司