專利名稱：抗噪聲時(shí)鐘信號電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明相關(guān)于一種總線電路，特別指一種用于傳送一時(shí)鐘信號且該時(shí)鐘信號不會受到噪聲干擾的抗噪聲時(shí)鐘信號電路。
背景技術(shù)：
在任何電子電路中，傳送于一導(dǎo)線上的信號極易受到噪聲的干擾。一般而言，若該信號為一傳送于一數(shù)據(jù)總線(data bus)的數(shù)據(jù)信號，干擾該數(shù)據(jù)信號上的噪聲尚不致于對判讀該數(shù)據(jù)信號時(shí)發(fā)生錯誤，但如果該信號為一傳送于一時(shí)鐘總線(clock bus)的時(shí)鐘信號，存在于該時(shí)鐘信號上的任何小突波(glitch)也極有可能造成該電子電路的不正常運(yùn)作。
請參閱圖1，圖1為常規(guī)一原始時(shí)鐘信號CLKorg及原始時(shí)鐘信號CLKorg于被傳送的過程中承受了噪聲后所形成的噪聲時(shí)鐘信號CLKno的波形圖。如圖1中1部分所示，在該電子電路中，原始時(shí)鐘信號CLKorg原本預(yù)定以發(fā)生于時(shí)間t1的上升緣(rising edge)來觸發(fā)一電子元件，然而，原始時(shí)鐘信號CLKorg在經(jīng)由該時(shí)鐘總線傳送的過程中承受了噪聲而形成了如圖1中2部分所示的噪聲時(shí)鐘信號CLKno，該電子元件因噪聲時(shí)鐘信號CLKno的觸發(fā)，不僅會動作于時(shí)間t1處的上升緣，亦會于時(shí)間t2及t3處的上升緣開始動作。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種用于傳送一時(shí)鐘信號且該時(shí)鐘信號不會受到噪聲干擾的抗噪聲時(shí)鐘信號電路。
根據(jù)本發(fā)明，本發(fā)明公開一種抗噪聲時(shí)鐘信號電路，用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲，其包括一連接導(dǎo)線組及一電壓檢測電路，該連接導(dǎo)線組包括該總線及一沿著該總線設(shè)置的導(dǎo)線，該原始時(shí)鐘信號輸入到該總線的第一端，該導(dǎo)線的第一端連接到一參考電壓。該電壓檢測電路電連接到該連接導(dǎo)線組中該總線及該導(dǎo)線的第二端，用于依據(jù)該總線及該導(dǎo)線的第二端上的電壓間的電位差輸出一修正時(shí)鐘信號，該修正時(shí)鐘信號等效于去除該噪聲后的原始時(shí)鐘信號。
在本發(fā)明的一實(shí)施例中，該導(dǎo)線平行于該總線。
由于本發(fā)明的抗噪聲時(shí)鐘信號電路中該連接導(dǎo)線組除了包括該總線外，還包括一平行于該總線的導(dǎo)線，由于兩互相平行的導(dǎo)線的兩端所累積的噪聲間的差均等于零，所以等效于傳送于該總線上的原始時(shí)鐘信號不會受到噪聲的干擾。


圖1為常規(guī)一原始時(shí)鐘信號CLKorg及原始時(shí)鐘信號CLKorg于被傳送的過程中承受了噪聲后所形成的噪聲時(shí)鐘信號CLKno的波形圖。
圖2為本發(fā)明一組內(nèi)含兩條平行導(dǎo)線的連接導(dǎo)線組的示意圖。
圖3為本發(fā)明的一實(shí)施例中一抗噪聲時(shí)鐘信號電路的功能方塊圖。
圖4為圖3所顯示的抗噪聲時(shí)鐘信號電路中各信號的波形圖。
圖5為本發(fā)明的另一實(shí)施例中一抗噪聲時(shí)鐘信號電路的功能方塊圖。
附圖符號說明10、50 抗噪聲時(shí)鐘信號電路 12 主控器14 從控器 16、56 連接導(dǎo)線組18 電壓檢測電路20 總線22、54 導(dǎo)線24 參考電路52 電壓算術(shù)平均器 58 加法器60 除法器具體實(shí)施方式
請參閱圖2，圖2為本發(fā)明的一實(shí)施例中一組內(nèi)含兩條平行導(dǎo)線82、84的連接導(dǎo)線組80的示意圖。如圖2中所示，因?yàn)樵肼昇OISE的干擾，導(dǎo)線82、84的第一端(或稱的為輸入端)L11、L21上的原始信號V1org、V2org在被傳送至導(dǎo)線82、84的第二端(或稱的為輸出端)L12、L22后會分別轉(zhuǎn)變成原始信號V1org+噪聲NOISE1、V2org+噪聲NOISE2。然而，因?yàn)檫B接導(dǎo)線組80中所包括的導(dǎo)線82、84相互平行，所以原始信號V1org、V2org在分別被導(dǎo)線82、84傳送的過程中所分別累積到的噪聲NOISE1、NOISE2幾乎相等，詳細(xì)地說，導(dǎo)線82的第一端L11上的原始信號V1org與導(dǎo)線84的第一端L21上的原始信號V2org間的差幾乎等于導(dǎo)線82的第二端L12上的原始信號V1org+噪聲NOISE1與導(dǎo)線84的第二端L22上的原始信號V2org+噪聲NOISE2間的差。本發(fā)明即利用存在于兩平行導(dǎo)線的第一端上的信號間的差幾乎等于第二端上的信號間的差的性質(zhì)以消除一總線上所傳送的時(shí)鐘信號中的噪聲。
請參閱圖3，圖3為本發(fā)明的一實(shí)施例中一抗噪聲時(shí)鐘信號電路10的功能方塊圖，抗噪聲時(shí)鐘信號電路10可將一主控器12所發(fā)出的原始時(shí)鐘信號CLKorg經(jīng)由一總線20傳送至一從控器(bus slave)14。在由主控器12經(jīng)由總線20傳送至從控器14的過程中，原始時(shí)鐘信號CLKorg無可避免地會受到噪聲NOISE的干擾(于總線20的第二端BUS2上形成一噪聲時(shí)鐘信號CLKno)，而本發(fā)明的抗噪聲時(shí)鐘信號電路10可有效地消除噪聲時(shí)鐘信號CLKno中的噪聲NOISE，并進(jìn)而使得從控器14所接收到的時(shí)鐘信號為一未帶有任何噪聲NOISE的修正時(shí)鐘信號CLKamd。
抗噪聲時(shí)鐘信號電路10包括一連接導(dǎo)線組16、一電壓檢測電路18及一用于產(chǎn)生一參考電壓Vref的參考電路24。連接導(dǎo)線組16包括總線20及一條沿著總線20設(shè)置的導(dǎo)線22，主控器12所發(fā)出的原始時(shí)鐘信號CLKorg輸入到總線20的第一端BUS1，導(dǎo)線22的第一端LINE1連接到參考電路24，參考電壓Vref輸入到導(dǎo)線22的第一端LINE1。連接導(dǎo)線組16中總線20及導(dǎo)線22的第二端BUS2、LINE2均電連接到電壓檢測電路18。電壓檢測電路18設(shè)置于總線20(及導(dǎo)線22)的第二端BUS2處，電壓檢測電路18依據(jù)總線20及導(dǎo)線22的第二端BUS2、LINE2上的噪聲時(shí)鐘信號CLKno及噪聲參考電壓Vrefno間的電位差輸出修正時(shí)鐘信號CLKamd。
在本發(fā)明的一實(shí)施例中，總線20為一SMBUS(smart bus智能總線)，主控器12可為一南橋電路或一鍵盤控制器(keyboard controller，KBC)，從控器14可為一存儲器模塊、一時(shí)鐘發(fā)生器或一外圍設(shè)備，導(dǎo)線22平行于總線20，電壓檢測電路18為一用于于噪聲時(shí)鐘信號CLKno大于噪聲參考信號Vrefno時(shí)輸出修正時(shí)鐘信號CLKamd的比較器，而參考電路24包括一第一電阻R1及一串接到第一電阻R1的第二電阻R2，其中第一電阻R1的第一端連接到一第一電壓Vce，第二電阻R2的第一端連接到一第二電壓GND，而導(dǎo)線22的第一端LINE1連接到第一電阻R1的第二端以及第二電阻R2的第二端。
在本發(fā)明中，雖然總線20的第一端BUS1上的原始時(shí)鐘信號CLKorg經(jīng)由總線20被傳送至總線20的第二端BUS2的過程中，或會受到噪聲NOISE的干擾而變形(例如變形成圖1中所示的噪聲時(shí)鐘信號CLKno)，但因?qū)Ь€22的第一端LINE1上的參考信號Vref經(jīng)由導(dǎo)線22被傳送至導(dǎo)線22的第二端LINE2的過程中，所承受的噪聲NOISE幾乎等同于原始時(shí)鐘信號CLKorg所承受的噪聲NOISE(前已述及，兩平行導(dǎo)線的第一端上的信號間的差幾乎等于第二端上的信號間的差)，所以，總線20的第二端BUS2上的噪聲時(shí)鐘CLKno與導(dǎo)線22的第二端LINE2上的噪聲參考電壓Vrefno間的變化關(guān)無異于總線20的第一端BUS1上的原始時(shí)鐘信號CLKorg與導(dǎo)線22的第一端LINE1上的參考電壓Vref間的變化關(guān)系。等效于，設(shè)置于總線20(及導(dǎo)線22)的第二端BUS2處用于依據(jù)噪聲時(shí)鐘信號CLKno及噪聲參考信號Vrefno以產(chǎn)生修正時(shí)鐘信號CLKamd的電壓檢測電路18仿佛設(shè)置于總線20(及導(dǎo)線22)的第一端BUS1處，用于依據(jù)原始時(shí)鐘信號CLKorg及參考信號Vref以同樣產(chǎn)生修正時(shí)鐘信號CLKamd的電壓檢測電路，原始時(shí)鐘信號CLKorg在經(jīng)由總線20傳送的過程中仿佛未曾受到任何噪聲NOISE的干擾。
請參閱圖4，圖4為本發(fā)明中原始時(shí)鐘信號CLKoorg、參考電壓Vref、噪聲時(shí)鐘信號CLKno、噪聲參考電壓Vrefno及修正時(shí)鐘信號CLKamd的波形圖。如圖4中3及4部分所示，主控器12及參考電路24分別于總線20的第一端BUS1及導(dǎo)線22的第一端LINE1分別輸出不帶任何噪聲NOISE的原始時(shí)鐘信號CLKorg及參考電壓Vref。在經(jīng)過連接導(dǎo)線組16的傳送后，總線20的第二端BUS2及導(dǎo)線22的第二端LINE2上的噪聲時(shí)鐘信號CLKno及噪聲參考電壓Vrefno會如圖4中5及6部分所顯示的波形分別帶有噪聲NOISE，而噪聲時(shí)鐘信號CLKno及噪聲參考電壓Vrefno中噪聲NOISE的發(fā)生時(shí)間及大小卻會完全相同。因此，作為比較器的電壓檢測電路18只關(guān)心噪聲時(shí)鐘信號CLKno及噪聲參考電壓Vrefno間的相對關(guān)系(某一時(shí)點(diǎn)的噪聲時(shí)鐘信號CLKno是否高于該時(shí)點(diǎn)的噪聲參考電壓Vrefno)，而不去理會噪聲時(shí)鐘信號CLKno及噪聲參考電壓Vrefno的絕對數(shù)值究竟為何。
在本發(fā)明的抗噪聲時(shí)鐘信號電路10中，用于產(chǎn)生參考電壓Vref的參考電路24也可改由運(yùn)算放大器所構(gòu)成，而電壓檢測電路18除了比較器外，也可由運(yùn)算放大器或減法器來構(gòu)成，由于這些均為常規(guī)技術(shù)，所以于此不再贅述。
在本發(fā)明的一實(shí)施例中，抗噪聲時(shí)鐘信號電路10的連接導(dǎo)線組16雖包括僅具單一條總線的SMBUS，然而連接導(dǎo)線組16亦可包括具有多條總線的其它型式總線，但此時(shí)的連接導(dǎo)線組16必需包括一條或一條以上對應(yīng)于該其它型式總線的多條總線導(dǎo)線的導(dǎo)線，并且電壓檢測電路18中也必需對應(yīng)地包括一個(gè)或一個(gè)以上的比較器。
圖3中所示的連接導(dǎo)線組16僅包括一條位于總線20一側(cè)的導(dǎo)線22，并假設(shè)連接導(dǎo)線組16所承受的來自總線20側(cè)及導(dǎo)線22側(cè)的噪聲均相同。然而，在某些情況下，來自于連接導(dǎo)線組16兩側(cè)的噪聲會有些不同，導(dǎo)致總線20的第二端BUS2上及導(dǎo)線22的第二端LINE2上所累積的噪聲不盡一致，對于此種問題，本發(fā)明人可以利用如圖5所示的另一實(shí)施例來解決。請參閱圖5，圖5為本發(fā)明的另一實(shí)施例中一抗噪聲時(shí)鐘信號電路50的功能方塊圖。與圖3中所顯示的抗噪聲時(shí)鐘信號電路10相比較，抗噪聲時(shí)鐘信號電路50還包括一電壓算術(shù)平均器52，并且抗噪聲時(shí)鐘信號電路50中所包括的連接導(dǎo)線組56除了包括總線20及導(dǎo)線22外，還包括一亦沿著總線20設(shè)置的導(dǎo)線54，導(dǎo)線22、54分設(shè)于總線20的兩側(cè)。電壓算術(shù)平均器52包括一加法器58及一除法器60，加法器58用于加總導(dǎo)線22、54的第二端上的噪聲參考電壓Vno1、Vno2，而除法器60用于將加法器58所輸出的噪聲參考電壓Vno1、Vno2相加的結(jié)果除以2。換句話說，電壓算術(shù)平均器52用于計(jì)算噪聲參考電壓Vno1、Vno2的算術(shù)平均電壓。接著，電壓檢測電路18就依據(jù)該算術(shù)平均電壓及噪聲時(shí)鐘信號CLKno產(chǎn)生修正時(shí)鐘信號CLKamd。
當(dāng)然，圖5的實(shí)施例中雖僅列出二條導(dǎo)線22，然而本發(fā)明亦可以沿著該總線設(shè)置多條與參考電壓電連的導(dǎo)線，并藉由電壓算術(shù)平均器計(jì)算出所有導(dǎo)線輸出端的算術(shù)平均電壓，然后依據(jù)該算術(shù)平均電壓及噪聲時(shí)鐘信號CLKno來產(chǎn)生修正時(shí)鐘信號CLKamd。
與常規(guī)技術(shù)相比較，運(yùn)用本發(fā)明，不論原始時(shí)鐘信號CLKorg被傳送的路徑有多遠(yuǎn)及所承受到的噪聲有多大，該電壓檢測電路均能動態(tài)地等效于依據(jù)原始時(shí)鐘信號CLKorg及參考電壓Vref間的關(guān)系產(chǎn)生不含任何突波的修正時(shí)鐘信號CLKamd。因此本發(fā)明等效于可消除原始時(shí)鐘信號CLKorg于傳送的過程中累積于其上的噪聲。
以上所述僅為本發(fā)明的優(yōu)選實(shí)施例，凡依本發(fā)明權(quán)利要求所做的等效變化與修改，均應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種抗噪聲時(shí)鐘信號電路，用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲，其包括一連接導(dǎo)線組，其包括該總線及一沿著該總線設(shè)置的導(dǎo)線，該原始時(shí)鐘信號輸入到該總線的第一端，該導(dǎo)線的第一端連接到一參考電壓；以及一電壓檢測電路，電連接到該連接導(dǎo)線組中該總線及該導(dǎo)線的第二端，用于依據(jù)該總線及該導(dǎo)線的第二端上的電位差輸出一修正時(shí)鐘信號。
2.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該導(dǎo)線平行于該總線。
3.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該參考電壓產(chǎn)生自一參考電路。
4.如權(quán)利要求3所述的抗噪聲時(shí)鐘信號電路，其中該參考電路包括一第一電阻及一串接到該第一電阻的第二電阻，該第一電阻的第一端連接到一第一電壓，該第二電阻的第一端連接到一第二電壓，該導(dǎo)線的第一端連接到該第一電阻的第二端以及該第二電阻的第二端。
5.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該電壓檢測電路包括一運(yùn)算放大器。
6.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該原始時(shí)鐘信號產(chǎn)生自一主控器。
7.如權(quán)利要求6所述的抗噪聲時(shí)鐘信號電路，其中該主控器為一南橋電路。
8.如權(quán)利要求6所述的抗噪聲時(shí)鐘信號電路，其中該主控器為一鍵盤控制器。
9.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該修正時(shí)鐘信號輸出至一從控器。
10.如權(quán)利要求9所述的抗噪聲時(shí)鐘信號電路，其中該從控器為一存儲器模塊。
11.如權(quán)利要求9所述的抗噪聲時(shí)鐘信號電路，其中該從控器為一時(shí)鐘發(fā)生器。
12.如權(quán)利要求9所述的抗噪聲時(shí)鐘信號電路，其中該從控器為一外圍設(shè)備。
13.如權(quán)利要求1所述的抗噪聲時(shí)鐘信號電路，其中該總線為一SMBUS。
14.一種抗噪聲時(shí)鐘信號電路，用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲，其包括一連接導(dǎo)線組，其包括該總線及至少一沿著該總線設(shè)置的導(dǎo)線，該原始時(shí)鐘信號輸入到該總線的第一端，而每一該導(dǎo)線的第一端連接到一參考電壓；一電壓算術(shù)平均器，該電壓算術(shù)平均器的輸入端電連接到每一該導(dǎo)線的第二端，用于計(jì)算所有該導(dǎo)線的第二端上電壓的算術(shù)平均電壓；以及一電壓檢測電路，電連接到該連接導(dǎo)線組中該總線的第二端及該電壓算術(shù)平均器的輸出端，用于依據(jù)該總線的第二端及該電壓算術(shù)平均器的輸出端上的電位差輸出一修正時(shí)鐘信號。
15.如權(quán)利要求14所述的抗噪聲時(shí)鐘信號電路，其中每一該導(dǎo)線平行于該總線。
16.如權(quán)利要求14所述的抗噪聲時(shí)鐘信號電路，其中該至少一沿著該總線設(shè)置的導(dǎo)線沿該總線設(shè)置二分列于該總線兩側(cè)的導(dǎo)線。
17.一種用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲的方法，該方法包括將該原始時(shí)鐘信號輸入到該總線的第一端；沿該總線設(shè)置一導(dǎo)線，該導(dǎo)線的第一端連接到一參考電壓；以及于該總線的第二端上的電壓高于該導(dǎo)線的第二端上的電壓時(shí)，輸出一修正時(shí)鐘信號。
18.如權(quán)利要求17所述的方法，其中該導(dǎo)線平行于該總線。
19.如權(quán)利要求17所述的方法，其中該總線為一SMBUS。
20.如權(quán)利要求17所述的方法，其中該原始時(shí)鐘信號產(chǎn)生自一主控器，而該修正時(shí)鐘信號輸出至一從控器。
21.一種用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲的方法，該方法包括將該原始時(shí)鐘信號輸入至該總線的輸出端；沿該總線設(shè)置至少一導(dǎo)線，其中每一該導(dǎo)線的輸入端連接到一參考電壓；計(jì)算所有該導(dǎo)線的輸出端上電壓的算術(shù)平均電壓；以及于該總線的輸出端上的電壓高于該算術(shù)平均電壓時(shí)，輸出一修正時(shí)鐘信號。
22.如權(quán)利要求21所述的方法，其中每一該導(dǎo)線平行于該總線。
23.如權(quán)利要求21所述的方法，其中該沿該總線設(shè)置至少一導(dǎo)線沿該總線設(shè)置二分列于該總線兩側(cè)的導(dǎo)線。
全文摘要
本發(fā)明提供一種用于消除一總線上所傳送的原始時(shí)鐘信號中的噪聲的抗噪聲時(shí)鐘信號電路，其包括一連接導(dǎo)線組及一電壓檢測電路，該連接導(dǎo)線組包括該總線及一沿著該總線設(shè)置的導(dǎo)線，該原始時(shí)鐘信號輸入到該總線的第一端，該導(dǎo)線的第一端連接到一參考電壓。該電壓檢測電路電連接到該連接導(dǎo)線組中該總線及該導(dǎo)線的第二端，用于依據(jù)該總線及該導(dǎo)線的第二端上的電壓間的電位差輸出一修正時(shí)鐘信號，該修正時(shí)鐘信號等效于去除該噪聲后的原始時(shí)鐘信號。
文檔編號G06F13/00GK1591366SQ03158078
公開日2005年3月9日 申請日期2003年9月4日 優(yōu)先權(quán)日2003年9月4日
發(fā)明者劉召錦 申請人:緯創(chuàng)資通股份有限公司