專利名稱：半導(dǎo)體存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于攜帶電話機(jī)等小型信息終端的存儲系統(tǒng)。
背景技術(shù)：
攜帶電話機(jī)等小型信息終端的存儲系統(tǒng)，主要是由作為存儲CPU的指令代碼和各種數(shù)據(jù)用的條形(linear)閃速存儲器和作為CPU的工作區(qū)用于暫時存儲數(shù)據(jù)的SRAM構(gòu)成。尤其是，在安裝面嚴(yán)格受限的攜帶電話機(jī)等小型信息終端中，采用將這些條形閃速存儲器和SRAM收容在一個封裝外殼的MCP(Multi Chip Package多芯片封裝)。
近幾年，隨著終端的高功能化和通信服務(wù)的高速化，強(qiáng)烈要求存儲容量的大容量化，因此，就存在這些條形閃速存儲器和SRAM的容量不足的問題。
作為解決這些問題的對策，通過采用偽SRAM元件能夠增大存儲容量，而該偽SRAM元件采用與DRAM同樣的單晶體管型動態(tài)存儲單元，并設(shè)有與SRAM相同的接口。
另一方面，作為存放用閃速存儲器存在這樣的問題適合大容量存儲用途的塊(扇區(qū))存取類型的AND/NAND型等存放用閃速存儲器被制成產(chǎn)品，但由于其規(guī)格上的特征，很難與CPU總線直接連接，因此，就需要外設(shè)專用的接口電路，或者只能通過與CPU之間的端口連接進(jìn)行低速存取。并且還有如下的問題由于不能直接對存放用閃速存儲器進(jìn)行隨機(jī)存取，因此，為了實(shí)現(xiàn)隨機(jī)存取功能，數(shù)據(jù)必須一次傳送到RAM上，然后由CPU對RAM進(jìn)行存取，可是在此方法中，需要大容量的RAM。
因而，作為解決這種存放用閃速存儲器固有的問題的方法，可以考慮采用存放用閃速存儲器的接口電路或內(nèi)部具有控制功能的偽SRAM元件(參照日本專利申請2001-111259)。由此，能夠解決存放用閃速存儲器與CPU接口之間的不匹配，而且，能夠?qū)崿F(xiàn)存儲容量的大容量化。
但是，在包括如上述的偽SRAM元件的MCP內(nèi)部的數(shù)據(jù)傳送中，存在以下問題。即，在存放用閃速與偽SRAM之間進(jìn)行數(shù)據(jù)傳送過程中，如被外部CPU進(jìn)行存取時，就產(chǎn)生傳送請求的沖突，因此，就存在如何仲裁該沖突的問題。

發(fā)明內(nèi)容
本發(fā)明為解決上述課題而提出，其目的在于提供一種在存放用閃速與偽SRAM之間進(jìn)行數(shù)據(jù)傳送動作過程中從外部的CPU存在傳送請求時，能夠仲裁其沖突的半導(dǎo)體存儲裝置，而且，在該裝置中存放用閃速和偽SRAM封裝在一個封裝外殼內(nèi)。
本發(fā)明的半導(dǎo)體存儲裝置是一種將非易失性的第一存儲器和具有隨機(jī)存取功能的第二存儲器收容在一個封裝外殼內(nèi)，并能夠在第一存儲器與第二存儲器之間進(jìn)行內(nèi)部數(shù)據(jù)傳送的半導(dǎo)體存儲裝置。作為對第二存儲器的控制信號，規(guī)定了控制內(nèi)部數(shù)據(jù)傳送的內(nèi)部傳送用的控制信號和控制外部CPU與第二存儲器之間的數(shù)據(jù)傳送的外部傳送用的控制信號。第二存儲器在內(nèi)部設(shè)有對第一和第二存儲器的數(shù)據(jù)存取進(jìn)行控制的控制器。控制器在內(nèi)部數(shù)據(jù)傳送過程中從外部CPU向第二存儲器請求存取時，控制所述內(nèi)部傳送用的控制信號，以中斷其內(nèi)部數(shù)據(jù)傳送。
具有以上結(jié)構(gòu)的本發(fā)明的半導(dǎo)體裝置，由于在內(nèi)部數(shù)據(jù)傳送過程中存在外部存取的請求時中斷內(nèi)部傳送，因此，對于存取沖突能夠不產(chǎn)生混亂地響應(yīng)。
控制器在中斷內(nèi)部數(shù)據(jù)傳送時，也可以向外部CPU輸出請求等待存取的WAIT信號。通過該WAIT信號，能夠使來自CPU的存取一直等待到內(nèi)部數(shù)據(jù)傳送被中斷為止。
另外，控制器在中斷了內(nèi)部數(shù)據(jù)傳送時，也可以保持中斷時的地址，并在恢復(fù)內(nèi)部數(shù)據(jù)傳送時從該保持的地址開始傳送。因此，能夠適當(dāng)而有效地執(zhí)行數(shù)據(jù)傳送。
另外，控制器在內(nèi)部數(shù)據(jù)傳送的中斷過程中，如預(yù)定時間內(nèi)沒有來自外部CPU的對第二存儲器的存取時，也可以恢復(fù)被中斷的內(nèi)部數(shù)據(jù)傳送。因此，在CPU的外部存取可靠完成后，能夠恢復(fù)內(nèi)部數(shù)據(jù)傳送。
另外，控制器可以設(shè)有保存寫入來自外部CPU的內(nèi)部數(shù)據(jù)傳送的中斷指令的位的部件。因此，即使對于來自那些不持有WAIT信號輸入的CPU的存取也能夠仲裁存取沖突。
另外，也可以將第二存儲器的存儲區(qū)域分割成多個存儲體。因此，即使是在內(nèi)部傳送過程中，對于不進(jìn)行第一存儲器和第二存儲器之中的數(shù)據(jù)傳送的偽SRAM的存儲體的CPU70存取，不需要進(jìn)行仲裁而可立即進(jìn)行數(shù)據(jù)傳送。
另外，第二存儲器可以是具有雙端口功能的存儲器。因此，第二存儲器常時可被存取，而且，在內(nèi)部傳送過程中不需要中斷數(shù)據(jù)傳送之類的沖突仲裁處理。
另外，控制器在電源接通時，也可以將存放到第一存儲器的預(yù)定的數(shù)據(jù)，自動傳送給所述第二存儲器的預(yù)定的區(qū)域。通過在電源接通時將傳送到第二存儲器的預(yù)定的數(shù)據(jù)存放到第一存儲器，因此，不需要存放預(yù)定數(shù)據(jù)的專用存儲器，而且，能夠減小電路規(guī)模并降低制造成本。
這時，控制器最好存放與預(yù)定數(shù)據(jù)有關(guān)的傳送源地址和傳送目的地址，以及傳送數(shù)據(jù)量。這些信息使數(shù)據(jù)傳送成為可能。
另外，也可以在第一存儲器中，將存儲區(qū)域分割成多個扇區(qū)，在每一個扇區(qū)，設(shè)置表示該扇區(qū)是否包含在電源接通時自動被傳送的數(shù)據(jù)的標(biāo)志。通過該標(biāo)志，能夠判斷存放到第一存儲器的扇區(qū)的數(shù)據(jù)的類別，因此，能夠?qū)?shù)據(jù)加以管理，以防止不小心改寫或消除被存儲的數(shù)據(jù)。
另外，在第二存儲器需要進(jìn)行用以保持?jǐn)?shù)據(jù)的刷新動作，而且，該刷新動作只對特定的區(qū)域?qū)嵤r，第二存儲器的將電源接通時被自動傳送的數(shù)據(jù)存放的區(qū)域，最好被自動設(shè)定于刷新動作被實(shí)施的特定的區(qū)域。由此，能夠進(jìn)行可靠的數(shù)據(jù)保持動作。


圖1是本發(fā)明的半導(dǎo)體存儲裝置的結(jié)構(gòu)圖(實(shí)施例1)。
圖2是半導(dǎo)體存儲裝置的MCP結(jié)構(gòu)的示圖。
圖3是半導(dǎo)體存儲裝置的內(nèi)部傳送的中斷動作的說明圖。
圖4是半導(dǎo)體存儲裝置的內(nèi)部傳送的恢復(fù)動作的說明圖。
圖5是實(shí)施例2的半導(dǎo)體存儲裝置的內(nèi)部中斷位的說明圖。
圖6是設(shè)有包括兩個存儲體的偽SRAM的本發(fā)明半導(dǎo)體存儲裝置的結(jié)構(gòu)圖(實(shí)施例3)。
圖7是設(shè)有雙端口偽SRAM的本發(fā)明半導(dǎo)體存儲裝置的結(jié)構(gòu)圖(實(shí)施例4)。
圖8是設(shè)置在閃速存儲器的各扇區(qū)的表示存放到扇區(qū)的數(shù)據(jù)是否為引導(dǎo)碼的標(biāo)志的說明圖。
具體實(shí)施例方式
以下，參照附圖就本發(fā)明的半導(dǎo)體存儲裝置的實(shí)施例進(jìn)行詳細(xì)說明。
實(shí)施例11.1結(jié)構(gòu)圖1表示了本發(fā)明的半導(dǎo)體存儲裝置的結(jié)構(gòu)。半導(dǎo)體存儲裝置包括隨機(jī)存取存儲器(以下稱為“RAM”)10和存放用閃速存儲器(以下簡稱為“閃速存儲器”)60。如圖2所示，RAM10和閃速存儲器60收容在一個MCP100中。
如圖1所示，RAM10與閃速存儲器60和CPU70連接。RAM10中設(shè)有作為數(shù)據(jù)存儲部的大容量的偽SRAM40。所謂偽SRAM是一種采用與在各單元中包含一個晶體管和一個電容器的一般的DRAM存儲單元具有相同結(jié)構(gòu)的單晶體管型動態(tài)存儲單元的具有與SRAM相同接口規(guī)格的大容量存儲器。
如圖1所示，RAM10中設(shè)有生成閃速存儲器60和偽SRAM40的動作所需要的控制信號和定時的閃速控制器20。
閃速控制器20中含有總線控制電路17、寄存器組21、定時信號發(fā)生器23、閃速存儲器接口(I/F)25、時鐘生成電路26、ECC電路27、扇區(qū)緩沖器29以及PSRAM控制器31。閃速控制器20例如由與時鐘同步生成各種信號的時序邏輯電路(硬件)構(gòu)成。另外，也可以在閃速控制器20中裝有內(nèi)置型CPU核心和存放其指令代碼的存儲器，并由它控制硬件。通過以上結(jié)構(gòu)，能夠進(jìn)行更靈活更高級的控制。
另外，RAM10中設(shè)有用以切換對偽SRAM40輸入的地址和控制信息的選擇器33a、33b。選擇器33a、33b在偽SRAM40與閃速存儲器60之間進(jìn)行數(shù)據(jù)傳送時和此外的數(shù)據(jù)傳送時，對偽SRAM40進(jìn)行輸入的地址和控制信息之間的切換。
寄存器組21中包括存放來自CPU70的指令的指令寄存器21a，存放閃速存儲器60上的要存取的扇區(qū)地址的開始地址寄存器21b，存放偽SRAM40上的要存取的地址的PSRAM地址寄存器21c，存放狀態(tài)信息的狀態(tài)寄存器21d以及包含以預(yù)定單位對傳送數(shù)據(jù)進(jìn)行計數(shù)所得值的傳送計數(shù)寄存器21e。
時鐘生成電路26利用來自外設(shè)的振蕩器28的輸出來生成基本內(nèi)部時鐘。
ECC電路27對在閃速存儲器60和扇區(qū)緩沖器29之間傳送的數(shù)據(jù)，在向閃速存儲器60寫入數(shù)據(jù)時生成檢驗(yàn)代碼(ECC編碼處理)，從閃速存儲器60讀出數(shù)據(jù)時進(jìn)行錯誤檢測/修正(ECC解碼處理)。
定時生成器23生成閃速控制器20內(nèi)的各塊的定時。也就是說，定時生成器23不與CPU70的時鐘同步地，從由時鐘生成電路26生成的基本內(nèi)部時鐘生成閃速存儲器60和偽SRAM40的動作所需的所有定時。
閃速控制器20的動作順序，由被CPU70寫入寄存器組21的各寄存器21a～21e的各種參數(shù)和指令確定。也就是說，閃速控制器20按照CPU70寫入各寄存器21a～21e的各種參數(shù)和指令生成控制信號，并對閃速存儲器60和偽SRAM40進(jìn)行控制。
閃速存儲器60與CPU70之間的數(shù)據(jù)傳送，經(jīng)由扇區(qū)緩沖器29進(jìn)行。另外，PSRAM控制器31通過控制定時生成器23來控制扇區(qū)緩沖器29與偽SRAM40之間的數(shù)據(jù)傳送。
1.2 RAM與閃速存儲器之間的數(shù)據(jù)傳送以下，就從閃速存儲器60到RAM10的數(shù)據(jù)傳送進(jìn)行說明。首先，如下進(jìn)行從閃速存儲器60到RAM10的數(shù)據(jù)傳送。
CPU70將要讀出的閃速存儲器60的扇區(qū)地址和讀出指令寫入寄存器組21內(nèi)的開始地址寄存器21b和指令寄存器21a。扇區(qū)地址以指令(CMD)的順序?qū)懭?。由地址控制電?5和模式切換/定時控制電路13，檢測對指令寄存器21a的寫入，如果檢測到寫入，就將觸發(fā)信號輸入到閃速控制器20。通過該觸發(fā)信號，轉(zhuǎn)移到由閃速控制器20控制的內(nèi)部動作。按照寫入指令寄存器21a的指令代碼，由時鐘生成電路26的基準(zhǔn)時鐘生成閃速存儲器60的讀出所需要的信號和定時。根據(jù)該定時，從設(shè)定在扇區(qū)地址寄存器21b的扇區(qū)讀出一個扇區(qū)的數(shù)據(jù)，并經(jīng)由閃速存儲器I/F25傳送到扇區(qū)緩沖器29。
如下進(jìn)行從扇區(qū)緩沖器到偽SRAM的指定地址的扇區(qū)數(shù)據(jù)的傳送。
CPU70在PSRAM地址寄存器21c設(shè)定偽SRAM40的寫入地址之后，將指令代碼寫入指令寄存器21a。通過向指令寄存器21a寫入指令，閃速控制器20就開始內(nèi)部動作的控制。通過總線控制電路17，扇區(qū)緩沖器29與偽SRAM40之間的總線被連接，而且，通過定時發(fā)生器23的控制，數(shù)據(jù)從扇區(qū)緩沖器29內(nèi)的起始數(shù)據(jù)被依次地讀出到內(nèi)部總線上，同時從指定地址依次地寫入偽SRAM40。如上所述，數(shù)據(jù)從閃速存儲器60傳送到RAM10(即偽SRAM40)。從RAM10到閃速存儲器60的數(shù)據(jù)傳送也可同樣地進(jìn)行。
1.3中斷、恢復(fù)內(nèi)部數(shù)據(jù)傳送的順序RAM10在偽SRAM40與閃速存儲器60之間進(jìn)行數(shù)據(jù)傳送過程中，如有從外部CPU70的存取請求，就中止其數(shù)據(jù)傳送。之后，如果CPU70的存取結(jié)束，那么將恢復(fù)偽SRAM40與閃速存儲器60之間的數(shù)據(jù)傳送。以下就其順序進(jìn)行說明。
說明順序之前，先對偽SRAM40的控制信號進(jìn)行說明。
在偽SRAM40中規(guī)定各種信號，作為用于控制來自外部CPU70的存取所引起的數(shù)據(jù)傳送的控制信號。例如以下的控制信號。
/CS1(芯片選擇)在從外部CPU70對偽SRAM40請求進(jìn)行存取時被激活。
/OE(輸出使能)在能夠從偽SRAM40讀出數(shù)據(jù)時被激活。
/WE(寫使能)在能夠向偽SRAM40寫入數(shù)據(jù)時被激活。
這里，信號名的“/”記號意指其信號以低電平激活進(jìn)行動作。例如，從外部CPU70對偽SRAM40進(jìn)行存取時，外部芯片選擇信號/CS1被激活(“L”)。
另外，在偽SRAM40中，規(guī)定了只有在內(nèi)部的閃速存儲器60與其它的存儲器之間傳送數(shù)據(jù)(以下，將這些在半導(dǎo)體內(nèi)部的元件之間的數(shù)據(jù)傳送稱為“內(nèi)部傳送”)時所使用的如下的控制信號，而且，它們與上述的外部存取所對應(yīng)的控制信號不同。
/TCE(芯片選擇)在對偽SRAM請求內(nèi)部傳送時被激活。
/RCE(讀出使能)在內(nèi)部傳送過程中能夠從偽SRAM讀出數(shù)據(jù)時被激活。
/WCE(寫使能)在內(nèi)部傳送過程中能夠向偽SRAM寫入數(shù)據(jù)時被激活。
參照圖3，就在內(nèi)部傳送過程中從CPU70向偽SRAM40請求存取時的中斷順序進(jìn)行說明。
在內(nèi)部傳送過程中，外部芯片選擇信號/CS1激活(“L”)時(參照圖3(d))，閃速控制器20內(nèi)的PSRAM控制器31在從外部芯片選擇信號/CS1被激活(“L”)的時刻(T1)開始經(jīng)預(yù)定時間(t1)后，將內(nèi)部傳送用的控制信號/TCE、/RCE、/WCE自動設(shè)為非激活(“H”)(參照圖3(b)、(c))。由此內(nèi)部傳送被中斷。預(yù)定時間t1設(shè)定為由從外部芯片選擇信號/CS1被激活(“L”)的時刻(T1)開始至中斷開始為止，正在進(jìn)行中的傳送完全結(jié)束所需要的時間。
此時，將被中斷的傳送源數(shù)據(jù)的頁的地址保持在閃速控制器20內(nèi)的寄存器中。這里，被中斷的頁的地址可以將其地址值本身保持在閃速控制器20內(nèi)的預(yù)定的寄存器中，也可以保持內(nèi)部傳送的開始地址和被內(nèi)部傳送的數(shù)據(jù)的計數(shù)值。這是因?yàn)?，從?nèi)部傳送的開始地址和被內(nèi)部傳送的數(shù)據(jù)的計數(shù)值，能夠很容易計算出被中斷的頁地址。此時，內(nèi)部傳送的開始地址被保持在開始地址寄存器21b中，被內(nèi)部傳送的數(shù)據(jù)的計數(shù)值被保持在傳送計數(shù)寄存器21e中。
此時，對于從外部CPU對偽SRAM40的存取，因?yàn)橛捎趦?nèi)部傳送的中斷處理，響應(yīng)時間比通常慢，所以閃速控制器20可以向CPU70輸出請求等待存取的WAIT信號。
接著，參照圖4，就CPU70對偽SRAM40的存取結(jié)束后的內(nèi)部傳送的恢復(fù)順序進(jìn)行說明。
在由于來自CPU70的外部存取而中斷內(nèi)部傳送的偽SRAM40中，如果外部存取用芯片使能信號/CS1從外部存取用芯片使能信號/CS1的非激活(“H”)時刻(T2)開始，即使經(jīng)過預(yù)定時間(t2)也未被激活，那么PSRAM控制器31自動地將內(nèi)部傳送用控制信號/TCE設(shè)為激活(“L”)，接著，將內(nèi)部傳送用寫使能信號/WCE或讀出使能信號/RCE設(shè)為激活。由此，被中斷的內(nèi)部傳送將被恢復(fù)。此時，從保持在閃速控制器20內(nèi)的地址開始恢復(fù)傳送，因此，能夠適當(dāng)有效地完成數(shù)據(jù)傳送。并且，在恢復(fù)傳送之前要等待預(yù)定時間t2，這是因?yàn)橐粋€外部存取結(jié)束之后有可能立刻開始其它的外部存取，因此，一個外部存取結(jié)束之后需要判斷是否存在此類連續(xù)的外部存取。
如上所述，本實(shí)施例的半導(dǎo)體存儲裝置，由于能夠?qū)τ趤碜酝獠康腃PU70的存取而中斷、恢復(fù)執(zhí)行中的內(nèi)部傳送動作，因此，即使對于內(nèi)外的存取沖突也能不產(chǎn)生混亂地作出響應(yīng)。另外，由于具有向外部的CPU70通知內(nèi)部傳送動作在中斷處理中的WAIT信號的發(fā)送功能和傳送恢復(fù)地址的恢復(fù)功能，無需給CPU70增加不必要的等待時間也能夠完成內(nèi)外的數(shù)據(jù)傳送，并能夠提高系統(tǒng)的數(shù)據(jù)傳送性能。
實(shí)施例2在實(shí)施例1中，將對偽SRAM40的控制信號分為關(guān)于來自半導(dǎo)體存儲裝置的外部的存取的控制信號和關(guān)于半導(dǎo)體存儲裝置的內(nèi)部存取的控制信號。將來自外部CPU70的存取請求即芯片選擇信號/CS1作為觸發(fā)來控制內(nèi)部傳送的中斷、恢復(fù)，但是其定時在很多場合依賴于CPU70，因此，很難確保所期望的性能，且不持有WAIT信號輸入的CPU就不能得到仲裁。因而，在本實(shí)施例中，就不依賴于CPU70的指令輸入定時的內(nèi)部傳送的中斷、恢復(fù)的順序進(jìn)行說明。
如圖5所示，在閃速控制器20內(nèi)的寄存器組21中準(zhǔn)備了控制寄存器21x?？刂萍拇嫫?1x中有用于各種設(shè)定的位。例如，設(shè)有用于指定寫入保護(hù)、傳送量大小等的位。特別是在本實(shí)施例中，該控制寄存器21x設(shè)有內(nèi)部傳送中斷位22x。該內(nèi)部傳送中斷位22x是CPU70指示內(nèi)部傳送的中斷的位，在內(nèi)部傳送過程中CPU70請求對偽SRAM40存取時設(shè)定在“1”。
也就是說，CPU70向偽SRAM40請求存取時，在內(nèi)部傳送中斷位22x設(shè)定“1”，并向半導(dǎo)體存儲裝置通知存在來自主機(jī)的存取請求。如該位設(shè)定為“1”，閃速控制器20就立即中斷內(nèi)部傳送，將各控制線從PSRAM控制器31切換到外部的接口，并把存取權(quán)交給CPU70。
控制寄存器21x是可寫入和可讀出的寄存器，但在中斷設(shè)定時的讀出值被加以控制，使得它實(shí)際上一直到完成內(nèi)部傳送中斷處理為止保持在“0”，只有在變成能夠接受來自外部的控制信號的狀態(tài)后才被控制返回至“1”。因而，CPU70通過讀出該位，能夠可靠地確認(rèn)內(nèi)部動作狀態(tài)，且能夠消除雙方存取的沖突。也就是說，該位為“0”表示內(nèi)部傳送正在進(jìn)行，為“1”時表示內(nèi)部傳送中斷狀態(tài)。
通過將內(nèi)部傳送中斷位22x設(shè)定為“0”，使被中斷的內(nèi)部傳送恢復(fù)。即，由于外部存取是在CPU70的管理之下，因此，CPU70結(jié)束外部存取時在中斷位22x設(shè)定“0”。通過中斷位22x被設(shè)定為“0”，閃速控制器20判定外部存取已完成，并立即使來自PSRAM控制器31的控制信號有效，恢復(fù)被中斷的內(nèi)部傳送。此時，作為恢復(fù)傳送的數(shù)據(jù)的傳送源地址和傳送目的地址，使用中斷時保持在寄存器組21中的地址。
如上所述，本實(shí)施例的半導(dǎo)體存儲裝置能夠不依賴于來自CPU70的指令寫入定時，而通過使用表示來自CPU70的中斷請求的標(biāo)志位，處理內(nèi)外存取的沖突，并能夠維持存儲器的通用性的同時改善系統(tǒng)的數(shù)據(jù)傳送性能。
實(shí)施例3在實(shí)施例1中，由于偽SRAM40只有一個存儲空間，因此，在來自閃速存儲器60和CPU70的存取沖突時，就需要由閃速控制器20進(jìn)行仲裁，而且，直到其中任意一方的數(shù)據(jù)傳送完成為止，必須保留另一方的數(shù)據(jù)傳送。因而，在本實(shí)施例中，如圖6所示，將偽SRAM40′的存儲空間分割成兩個存儲體40a、40b，并能夠各自獨(dú)立控制。因此，即使是在內(nèi)部傳送過程中，對于CPU70對未與閃速存儲器60進(jìn)行數(shù)據(jù)傳送的那個偽SRAM的存儲體的存取不需要進(jìn)行仲裁，能夠馬上執(zhí)行數(shù)據(jù)傳送。另外，存在對與閃速存儲器60進(jìn)行數(shù)據(jù)傳送的那個存儲體的存取時，通過進(jìn)行前述實(shí)施例所示的數(shù)據(jù)傳送的中斷、恢復(fù)過程，能夠依次處理相沖突的數(shù)據(jù)傳送。
另外，如果確定存放到每個存儲體的數(shù)據(jù)的種類，那么就能夠減少來自外部的存取和內(nèi)部傳送之間的沖突的頻度。例如，如果將存儲體1(40a)作為用戶數(shù)據(jù)專用，將存儲體2(40b)作為操作系統(tǒng)和應(yīng)用順序?qū)Ｓ?，那么存取存儲體2(40b)的基本上只是CPU70，而且，發(fā)生存取沖突的只限定于處理存儲體1的用戶數(shù)據(jù)的場合，因此，能夠?qū)嵸|(zhì)上降低沖突的頻度，提高系統(tǒng)的效率。
另外，在本實(shí)施例中，就分割成兩個存儲體的場合進(jìn)行了說明，但根據(jù)系統(tǒng)構(gòu)成、用途也可以分割成更多的存儲體。
實(shí)施例4圖7表示半導(dǎo)體存儲裝置的又一實(shí)施例的結(jié)構(gòu)。在本實(shí)施例中，作為內(nèi)設(shè)的隨機(jī)存取存儲器，使用具有雙端口功能的偽SRAM40″。對于具有雙端口功能的偽SRAM40″，可以同時進(jìn)行數(shù)據(jù)的寫入和讀出，而且，對偽SRAM40″的來自CPU和閃速存儲器雙方的同時存取不需要仲裁。
如圖7所示，通過使偽SRAM40″與CPU70之間和偽SRAM40″與閃速存儲器60之間的數(shù)據(jù)總線與雙端口對應(yīng)，CPU70和閃速存儲器60能夠各自常時存取偽SRAM40″，因此，就不需要在內(nèi)部傳送過程中使數(shù)據(jù)傳送中斷的沖突仲裁處理。
也就是說，在偽SRAM40″上的同一存儲空間裝入順序代碼和用戶數(shù)據(jù)的場合，不必為了避免存取沖突而準(zhǔn)備順序代碼存放專用的存儲體和存儲器，因此，與前述的實(shí)施例相比，能夠進(jìn)一步減少芯片大小和制造成本，而且，能夠改善對外部存取的響應(yīng)性。
實(shí)施例5以下，就前述實(shí)施例中所示的各半導(dǎo)體存儲裝置中的，本發(fā)明的引導(dǎo)碼傳送功能進(jìn)行說明。
本發(fā)明的“引導(dǎo)傳送功能”，是指電源接通復(fù)位信號(指示半導(dǎo)體存儲裝置的電源接通時的復(fù)位的信號)成為激活時，從閃速存儲器(60)的預(yù)定區(qū)域向偽SRAM40、40′...的預(yù)定區(qū)域自動傳送數(shù)據(jù)的功能。此時，被傳送的數(shù)據(jù)是在電源接通時CPU70最初讀入的數(shù)據(jù)即引導(dǎo)碼。該引導(dǎo)碼存儲在閃速存儲器(60)的預(yù)定區(qū)域。
在電源接通復(fù)位信號成為激活時，設(shè)在RAM10內(nèi)的閃速控制器20的寄存器組21被初始化，各寄存器的值被設(shè)定為缺省值。該缺省值設(shè)定為執(zhí)行引導(dǎo)傳送所必需的值，由此，引導(dǎo)碼被與電源接通復(fù)位相連動地傳送。引導(dǎo)碼的傳送所必需的數(shù)據(jù)包括閃速存儲器60的傳送源數(shù)據(jù)的起始地址，偽SRAM40...上的傳送目的地的起始地址，以及傳送扇區(qū)數(shù)。這些信息如以下所示作為缺省值設(shè)定在預(yù)定的寄存器中。


隨著電源接通復(fù)位，寄存器組21的各寄存器的值被設(shè)定在缺省值，當(dāng)最后設(shè)定指令寄存器21a的值時，根據(jù)寄存器的缺省值，自動開始從閃速存儲器60的預(yù)定區(qū)域向偽SRAM40...的預(yù)定區(qū)域存放引導(dǎo)碼。
如上所述，通過電源接通的同時在偽SRAM40...中裝入引導(dǎo)碼，不必準(zhǔn)備用于存放傳統(tǒng)的系統(tǒng)所必需的引導(dǎo)碼的專用的存儲器，因此，能夠減少半導(dǎo)體存儲裝置的構(gòu)成部件數(shù)，從而，能夠降低制造成本并減小安裝面積。
由于作為引導(dǎo)碼的裝入目的地的偽SRAM40...使用DRAM單元，因此，為了保持?jǐn)?shù)據(jù)就必須定期地進(jìn)行刷新動作。并且，為了達(dá)到降低耗電的目的刷新動作中有一種對存儲單元區(qū)域進(jìn)行分割，只對必要的區(qū)域作為數(shù)據(jù)保持區(qū)域進(jìn)行刷新的動作(以下稱為“部分刷新”)。因而，與引導(dǎo)傳送同時地，將偽SRAM上的存放引導(dǎo)碼的區(qū)域作為數(shù)據(jù)保持區(qū)域自動地加以設(shè)定，從而對偽SRAM上的存放引導(dǎo)碼的區(qū)域進(jìn)行部分刷新。通過這樣的設(shè)定和部分刷新，能夠可靠地保持傳送的引導(dǎo)碼，并將耗電抑制到最小限度。另外，對于存放引導(dǎo)碼的區(qū)域以外的區(qū)域，也可以根據(jù)其必要性作為數(shù)據(jù)保持區(qū)域進(jìn)行設(shè)定。
另外，如圖8所示，在閃速存儲器60的各扇區(qū)，也可以加上表示存儲在該扇區(qū)的數(shù)據(jù)是否為引導(dǎo)碼的標(biāo)志61。由此，即使引導(dǎo)碼被分割存儲在不同的存儲塊，也能夠根據(jù)該標(biāo)志61檢索引導(dǎo)碼并執(zhí)行其傳送。另外，通過參照該標(biāo)志61，能夠判斷存儲在該扇區(qū)的數(shù)據(jù)的類別，因此，能夠進(jìn)行管理以防止不小心改寫或消除存儲的數(shù)據(jù)。例如，在存放用戶數(shù)據(jù)的場合，就能夠防止不小心改寫或消除其數(shù)據(jù)。
另外，在各扇區(qū)也可以設(shè)置表示該扇區(qū)的下一個扇區(qū)是否存放引導(dǎo)碼的標(biāo)志。由此也可以得到與上述的標(biāo)志61相同的效果。
根據(jù)本發(fā)明，將非易失性的第一存儲器和可隨機(jī)存取的第二存儲器封裝在一個封裝外殼的半導(dǎo)體存儲裝置，在第一存儲器和第二存儲器之間的數(shù)據(jù)傳送動作過程中外部的CPU請求傳送時，能夠進(jìn)行沖突的仲裁。
另外，由于在電源接通時從第一存儲器向第二存儲器自動存放預(yù)定的數(shù)據(jù)，因此，不需要存儲預(yù)定數(shù)據(jù)的專用的存儲部件，從而能夠降低電路規(guī)模和制造成本。
權(quán)利要求
1.一種將非易失性的第一存儲器和具有隨機(jī)存取功能的第二存儲器收容在一個封裝外殼內(nèi)，并能夠在第一存儲器與第二存儲器之間進(jìn)行內(nèi)部數(shù)據(jù)傳送的半導(dǎo)體存儲裝置，其特征在于所述第二存儲器包括，控制內(nèi)部數(shù)據(jù)傳送的內(nèi)部傳送用的控制信號和控制外部CPU與第二存儲器之間的數(shù)據(jù)傳送的外部傳送用的控制信號；所述第二存儲器中內(nèi)設(shè)對所述第一和第二存儲器的數(shù)據(jù)存取進(jìn)行控制的控制器；在內(nèi)部數(shù)據(jù)傳送過程中外部CPU向第二存儲器請求存取時，所述控制器控制所述內(nèi)部傳送用的控制信號，以中斷其內(nèi)部數(shù)據(jù)傳送。
2.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述控制器在內(nèi)部數(shù)據(jù)傳送中斷時，向外部CPU輸出請求存取等待的信號。
3.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述控制器在內(nèi)部數(shù)據(jù)傳送中斷后，保持中斷時的地址，在恢復(fù)內(nèi)部數(shù)據(jù)傳送時從該保持的地址開始傳送。
4.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于在內(nèi)部數(shù)據(jù)傳送的中斷過程中，如預(yù)定時間內(nèi)沒有來自外部CPU的對第二存儲器的存取，所述控制器恢復(fù)被中斷的內(nèi)部數(shù)據(jù)傳送。
5.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述控制器設(shè)有存放表示來自外部CPU的內(nèi)部數(shù)據(jù)傳送的中斷指令的位的部件。
6.如權(quán)利要求1至權(quán)利要求5中任一項(xiàng)所述的半導(dǎo)體存儲裝置，其特征在于所述第二存儲器的存儲區(qū)域分割成多個存儲體。
7.如權(quán)利要求1至權(quán)利要求5中任一項(xiàng)所述的半導(dǎo)體存儲裝置，其特征在于所述第二存儲器是具有雙端口功能的存儲器。
8.如權(quán)利要求1所述的半導(dǎo)體存儲裝置，其特征在于所述控制器在電源接通時將存放到所述第一存儲器的預(yù)定數(shù)據(jù)，自動傳送給所述第二存儲器的預(yù)定區(qū)域。
9.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于所述控制器中存放與所述預(yù)定數(shù)據(jù)有關(guān)的傳送源地址、傳送目的地址及傳送數(shù)據(jù)量。
10.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于在所述第一存儲器中，存儲區(qū)域被分割成多個扇區(qū)；在每一個扇區(qū)，設(shè)置表示該扇區(qū)是否包含電源接通時被自動傳送的數(shù)據(jù)的標(biāo)志。
11.如權(quán)利要求8所述的半導(dǎo)體存儲裝置，其特征在于在所述第二存儲器需要進(jìn)行用于保持?jǐn)?shù)據(jù)的刷新動作，且該刷新動作只對特定的區(qū)域?qū)嵤r，所述第二存儲器的存放電源接通時被自動傳送的數(shù)據(jù)的區(qū)域，被自動設(shè)定于實(shí)施所述刷新動作的特定區(qū)域。
全文摘要
本發(fā)明提供一種內(nèi)部數(shù)據(jù)傳送過程中在外部CPU請求傳送時能夠進(jìn)行沖突仲裁的，其閃速存儲器和偽SRAM設(shè)于MCP內(nèi)的半導(dǎo)體存儲裝置。在閃速存儲器60和內(nèi)裝偽SRAM40的RAM10設(shè)于MCP的半導(dǎo)體裝置中，作為對偽SRAM40的控制信號，規(guī)定控制閃速存儲器60與偽SRAM40之間的數(shù)據(jù)傳送的內(nèi)部傳送用控制信號和控制外部CPU70與偽SRAM40之間的數(shù)據(jù)傳送的外部傳送用控制信號。在閃速存儲器60與偽SRAM40之間的內(nèi)部數(shù)據(jù)傳送過程中，外部CPU70向偽SRAM40請求存取時，RAM10內(nèi)的閃速控制器20控制內(nèi)部傳送用控制信號，以中斷其內(nèi)部數(shù)據(jù)傳送。
文檔編號G06F12/06GK1495795SQ0315890
公開日2004年5月12日 申請日期2003年9月8日 優(yōu)先權(quán)日2002年9月6日
發(fā)明者白子典彥, 大庭敦, 吉村芳正, 中山武志, 志, 正 申請人:株式會社瑞薩科技, 株式會社瑞薩電子元件設(shè)計