專利名稱：半導(dǎo)體裝置、復(fù)位控制系統(tǒng)以及存儲(chǔ)器復(fù)位方法
技術(shù)領(lǐng)域：
本發(fā)明涉及安裝有電可擦可寫非易失性存儲(chǔ)器的半導(dǎo)體裝置。
背景技術(shù)：
非易失性存儲(chǔ)器與DRAM(Dynamic Random Access Memory動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)和SRAM(Static Random Access Memory靜態(tài)隨機(jī)存取存儲(chǔ)器)等的需要電源支持的半導(dǎo)體存儲(chǔ)器不同，是即使切斷電源也不會(huì)消除數(shù)據(jù)的存儲(chǔ)器。近年來，非易失性存儲(chǔ)器，特別是快閃ROM(FlashROM，ROMRead Only Memory，只讀存儲(chǔ)器)等由于其特性而在便攜電話和HDD等中廣泛使用，其用途正在擴(kuò)展。
非易失性存儲(chǔ)器的存儲(chǔ)單元的柵采用控制柵和浮動(dòng)?xùn)诺碾p層結(jié)構(gòu)。通過把電子注入浮動(dòng)?xùn)艃?nèi)進(jìn)行數(shù)據(jù)寫入，通過從浮動(dòng)?xùn)胖腥〕鲭娮舆M(jìn)行數(shù)據(jù)擦除。擦除用的電荷取出，具體地說，通過向浮動(dòng)?xùn)艃?nèi)注入負(fù)電荷之后向控制柵施加負(fù)電荷來進(jìn)行。當(dāng)在該數(shù)據(jù)擦除處理中發(fā)生復(fù)位時(shí)，數(shù)據(jù)擦除處理被強(qiáng)制中斷，因而非易失性存儲(chǔ)器的地址變化，發(fā)生的問題是，非易失性存儲(chǔ)器的存儲(chǔ)單元的一部分產(chǎn)生過擦除。因此，在非易失性存儲(chǔ)器中，禁止擦除中的復(fù)位。
圖1是安裝有特開平5-341884號(hào)公報(bào)中記載的易失性存儲(chǔ)器的以往的電子設(shè)備。在以往的電子設(shè)備中，安裝有微計(jì)算機(jī)和非易失性存儲(chǔ)器EEPROM 31，并安裝有復(fù)位輸入控制電路40。復(fù)位輸入控制電路40是為了防止根據(jù)微計(jì)算機(jī)40的不慎復(fù)位而把數(shù)據(jù)誤寫入EEPROM 31內(nèi)，或者EEPROM 31誤擦除數(shù)據(jù)而設(shè)置的。即，復(fù)位輸入控制電路40在表示選擇了EEPROM 31的芯片選擇信號(hào)Scs有效的情況下，即使按下了使微計(jì)算機(jī)31復(fù)位的復(fù)位開關(guān)41時(shí)，也不向微計(jì)算機(jī)31的復(fù)位端子30rs提供復(fù)位信號(hào)。
然而，在圖1所示的以往的電子設(shè)備中，在未選擇EEPROM 31時(shí)，禁止復(fù)位。因此，當(dāng)選擇EEPROM 31進(jìn)行擦除處理時(shí)，無(wú)法防止向EEPROM 31輸入錯(cuò)誤的復(fù)位。
圖2是安裝有特開平9-288530號(hào)公報(bào)中記載的快閃ROM的以往的信息處理裝置。在以往的信息處理裝置中，安裝有CPU 1和快閃ROM 4，并安裝有復(fù)位延遲電路8。CPU 1監(jiān)視是否進(jìn)行了復(fù)位輸入，在檢測(cè)出復(fù)位輸入的情況下，中止快閃ROM的擦除處理。由于復(fù)位延遲電路8使復(fù)位信號(hào)延遲后提供給CPU 1，因而CPU 1可在開始實(shí)際復(fù)位動(dòng)作之前，把延遲時(shí)間確保為用于中止擦除處理的時(shí)間。
然而，在圖2所示的以往的信息處理裝置中，由于采用了在CPU識(shí)別出復(fù)位輸入的情況下中止快閃ROM的擦除處理的結(jié)構(gòu)，因而不能應(yīng)用于無(wú)法中斷擦除處理的自動(dòng)擦除(自動(dòng)地擦除預(yù)定范圍內(nèi)存在的單元)。并且，CPU必須始終監(jiān)視復(fù)位輸入，其負(fù)擔(dān)非常大。
這樣在以往技術(shù)中，在快閃ROM的擦除處理中，不能有效防止對(duì)快閃ROM的復(fù)位輸入。特別是在內(nèi)置有快閃ROM的電子設(shè)備等中，大多采取將快閃ROM的復(fù)位信號(hào)和CPU的復(fù)位信號(hào)共用的做法。因此，快閃ROM把對(duì)CPU的復(fù)位信號(hào)誤認(rèn)為是對(duì)自己的復(fù)位信號(hào)，在擦除中進(jìn)行復(fù)位處理的可能性大。這樣，在擦除中進(jìn)行了復(fù)位的快閃ROM產(chǎn)生過擦除而不能進(jìn)行重新寫入，電子設(shè)備內(nèi)設(shè)有不良的快閃ROM而引發(fā)電子設(shè)備的故障。

發(fā)明內(nèi)容
為了解決上述課題，本發(fā)明提供一種半導(dǎo)體裝置，其特征在于，具有非易失性存儲(chǔ)器；以及復(fù)位輸入控制電路，其向所述非易失性存儲(chǔ)器提供復(fù)位信號(hào)，所述復(fù)位輸入控制電路在所述非易失性存儲(chǔ)器輸出的忙(BUSY)信號(hào)有效的情況下，不向該非易失性存儲(chǔ)器提供復(fù)位信號(hào)。
圖3示出了本發(fā)明的原理圖。
本發(fā)明中的半導(dǎo)體裝置1構(gòu)成為，在非易失性存儲(chǔ)器4正進(jìn)行擦除處理的情況下，不供給復(fù)位信號(hào)RSTEX。
半導(dǎo)體裝置1由以下構(gòu)成外部復(fù)位端子2，復(fù)位輸入控制電路3，非易失性存儲(chǔ)器4，以及指令控制電路5。
復(fù)位輸入控制電路3從外部復(fù)位端子2接收復(fù)位信號(hào)，并把復(fù)位信號(hào)RSTEX提供給非易失性存儲(chǔ)器4。
非易失性存儲(chǔ)器4根據(jù)來自復(fù)位輸入控制電路3的復(fù)位信號(hào)進(jìn)行復(fù)位。并且，非易失性存儲(chǔ)器4把BUSY/READY信號(hào)提供給復(fù)位輸入控制電路3。BUSY/READY信號(hào)是在非易失性存儲(chǔ)器4工作中有效的信號(hào)，例如在正進(jìn)行擦除處理的情況下有效。
復(fù)位輸入控制電路3接收來自非易失性存儲(chǔ)器4的BUSY/READY信號(hào)。復(fù)位輸入控制電路3在BUSY/READY信號(hào)有效的情況下，即使從外部復(fù)位端子2接收到復(fù)位信號(hào)RSTEX，也不把復(fù)位信號(hào)RSTEX提供給非易失性存儲(chǔ)器4。
指令控制電路5是接收指令地址和指令數(shù)據(jù)并確定指令的電路。例如，由于故障等原因，會(huì)發(fā)生以下情況，即來自非易失性存儲(chǔ)器4的BUSY/READY信號(hào)持續(xù)有效，非易失性存儲(chǔ)器4持續(xù)著不能進(jìn)行復(fù)位處理的狀態(tài)。在這種情況下，通過從指令控制電路5把指示復(fù)位的指令信號(hào)提供給復(fù)位輸入控制電路3，強(qiáng)制解除復(fù)位輸入控制電路3的不向非易失性存儲(chǔ)器4提供復(fù)位信號(hào)的狀態(tài)，使非易失性存儲(chǔ)器4復(fù)位。
圖4示出了本發(fā)明的半導(dǎo)體裝置的第1時(shí)序圖。在BUSY/READY信號(hào)有效的期間，即使向外部復(fù)位端子2提供了復(fù)位信號(hào)，復(fù)位輸入控制電路3也會(huì)使快閃存儲(chǔ)器4的復(fù)位無(wú)效，不能對(duì)快閃存儲(chǔ)器4進(jìn)行復(fù)位處理。
圖5示出了本發(fā)明的半導(dǎo)體裝置的第2時(shí)序圖。圖5的時(shí)序圖是在圖4所示的時(shí)序圖上追加了指令控制電路5的處理。
與圖4的時(shí)序圖一樣，即使向外部復(fù)位端子2提供了復(fù)位信號(hào)，復(fù)位輸入控制電路3也會(huì)使快閃存儲(chǔ)器4的復(fù)位無(wú)效，不能對(duì)快閃存儲(chǔ)器4進(jìn)行復(fù)位處理。然而，在從向外部復(fù)位端子2提供復(fù)位信號(hào)起經(jīng)過了預(yù)定時(shí)間的情況下，向指令控制電路5提供指示復(fù)位的指令地址和指令數(shù)據(jù)。指令控制電路5根據(jù)指令地址和指令數(shù)據(jù)生成指示復(fù)位的指令信號(hào)，并提供給復(fù)位輸入控制電路3。復(fù)位輸入控制電路3根據(jù)指令信號(hào)把復(fù)位信號(hào)RSTEX提供給快閃存儲(chǔ)器4，使快閃存儲(chǔ)器4復(fù)位。這樣，通過產(chǎn)生用于強(qiáng)制復(fù)位的指令信號(hào)，可防止快閃存儲(chǔ)器4不能復(fù)位的狀態(tài)持續(xù)下去。
根據(jù)本發(fā)明的半導(dǎo)體裝置，可取得以下效果。
(1)禁止快閃存儲(chǔ)器在擦除動(dòng)作中復(fù)位，防止快閃存儲(chǔ)器的過擦除。
(2)由于利用快閃存儲(chǔ)器的現(xiàn)有的控制信號(hào)，因而可使用簡(jiǎn)單的電路結(jié)構(gòu)禁止快閃存儲(chǔ)器在擦除動(dòng)作中復(fù)位。
(3)由于具有使禁止在擦除動(dòng)作中復(fù)位的快閃存儲(chǔ)器強(qiáng)制復(fù)位的手段，因而可防止由于快閃存儲(chǔ)器的故障等而持續(xù)不能復(fù)位的狀態(tài)。


圖1是表示以往的電子設(shè)備的圖。
圖2是表示以往的信息處理裝置的圖。
圖3是表示本發(fā)明的原理圖的圖。
圖4是表示本發(fā)明的半導(dǎo)體裝置的第1時(shí)序圖的圖。
圖5是表示本發(fā)明的半導(dǎo)體裝置的第2時(shí)序圖的圖。
圖6是表示本發(fā)明的第1實(shí)施例的圖。
圖7是表示復(fù)位輸入控制電路的第一例的圖。
圖8是表示指令控制電路的一例的圖。
圖9是表示本發(fā)明的第2實(shí)施例的圖。
圖10是表示具有外設(shè)定時(shí)器電路的半導(dǎo)體裝置的圖。
圖11是表示復(fù)位輸入控制電路的第二例的圖。
具體實(shí)施例方式圖6示出了本發(fā)明的第1實(shí)施例。
本發(fā)明的第1實(shí)施例中的半導(dǎo)體裝置6構(gòu)成為，在快閃ROM 14正進(jìn)行擦除處理的情況下，不向快閃ROM 14提供復(fù)位信號(hào)。
半導(dǎo)體裝置6由以下構(gòu)成外部復(fù)位端子7，復(fù)位輸入控制電路8，指令控制電路10，定時(shí)器11，CPU 12，快閃I/F 13(接口)，以及快閃ROM14。
復(fù)位輸入控制電路8通過外部復(fù)位端子7從外部接收復(fù)位信號(hào)，把外部復(fù)位信號(hào)RSTEX提供給時(shí)鐘電路9。
時(shí)鐘電路9使來自復(fù)位輸入控制電路8的外部復(fù)位信號(hào)RSTEX與時(shí)鐘信號(hào)同步，作為內(nèi)部復(fù)位信號(hào)RSTIX提供給包括快閃ROM 14在內(nèi)的內(nèi)部電路。
快閃I/F 13配置在地址總線和數(shù)據(jù)總線與快閃ROM 14之間，把地址或數(shù)據(jù)提供給快閃ROM 14，把來自快閃ROM 14的數(shù)據(jù)送出到數(shù)據(jù)總線。
CPU 12控制半導(dǎo)體裝置4整體。CPU 12把寫入地址和寫入數(shù)據(jù)提供給快閃ROM 14，控制對(duì)快閃ROM 14的數(shù)據(jù)寫入。并且，CPU 12把讀出地址提供給快閃ROM 14，控制快閃ROM 14的數(shù)據(jù)讀出。
快閃ROM 14根據(jù)來自時(shí)鐘電路9的內(nèi)部復(fù)位信號(hào)RSTIX進(jìn)行復(fù)位。并且，快閃ROM 14把BUSY/READY信號(hào)提供給復(fù)位輸入控制電路3和定時(shí)器電路11。
復(fù)位輸入控制電路8監(jiān)視由快閃ROM 14提供的BUSY/READY信號(hào)。復(fù)位輸入控制電路8構(gòu)成為，即使在BUSY/READY信號(hào)有效的期間從外部復(fù)位端子7供給了復(fù)位信號(hào)，也不把外部復(fù)位信號(hào)RSTEX提供給時(shí)鐘電路9。這樣，通過設(shè)置復(fù)位輸入控制電路8，可防止快閃ROM 14在擦除動(dòng)作中復(fù)位。
然而，由于故障等，也總是會(huì)發(fā)生BUSY/READY信號(hào)持續(xù)有效而不變?yōu)榉怯行У那闆r。在這種情況下，需要復(fù)位而不能復(fù)位，持續(xù)半導(dǎo)體裝置的無(wú)反應(yīng)狀態(tài)。本發(fā)明為了避免這種情況，具有以下兩個(gè)手段。
第1種手段是定時(shí)器電路11。設(shè)置定時(shí)器電路11，在經(jīng)過了預(yù)定時(shí)間的情況下，進(jìn)行強(qiáng)制復(fù)位。
第2種手段是指令控制電路10。設(shè)置指令控制電路10，通過供給指示要進(jìn)行復(fù)位的指令，進(jìn)行強(qiáng)制復(fù)位。
圖7示出了復(fù)位輸入控制電路的第一例。
來自外部復(fù)位端子7的復(fù)位信號(hào)、來自快閃ROM 14的BUSY/READY信號(hào)、來自定時(shí)器電路11的TIMEOUT(超時(shí))信號(hào)、以及來自指令控制電路10的COMMAND(指令)信號(hào)被提供給圖7的復(fù)位輸入控制電路8。
復(fù)位輸入控制電路8在BUSY/READY信號(hào)、TIMEOUT信號(hào)以及指令信號(hào)全都未生效的情況(是L電平信號(hào)的情況)下，響應(yīng)于來自外部的復(fù)位信號(hào)，使外部復(fù)位信號(hào)RSTEX有效，把該信號(hào)設(shè)為L(zhǎng)電平(由于本發(fā)明的第1實(shí)施例把復(fù)位信號(hào)設(shè)定為負(fù)有效(negative-active)，因而有效信號(hào)為L(zhǎng)電平)。
在BUSY/READY信號(hào)有效而成為H電平，TIMEOUT信號(hào)和指令信號(hào)非有效的情況(是L電平信號(hào)的情況)下，復(fù)位輸入控制電路8使外部復(fù)位信號(hào)RSTEX不生效，而仍為H電平。
這里，在TIMEOUT信號(hào)或COMMAND信號(hào)中的任何一方生效而成為H電平的情況下，與BUSY/READY信號(hào)生效而成為H電平無(wú)關(guān)，使外部復(fù)位信號(hào)RSTEX有效而成為L(zhǎng)電平。
這樣，復(fù)位輸入控制電路8構(gòu)成為，在BUSY/READY信號(hào)有效的情況下，使外部復(fù)位信號(hào)RSTEX不生效，當(dāng)TIMEOUT信號(hào)或COMMAND信號(hào)中的任何一方有效時(shí)，使外部復(fù)位信號(hào)RSTEX有效。
對(duì)所述第1種手段進(jìn)行說明。
當(dāng)從快閃ROM 14供給的BUSY/READY信號(hào)有效時(shí)，作為用于避免由于故障等而不能復(fù)位的狀態(tài)的第1手段的定時(shí)器電路11起動(dòng)，開始內(nèi)部時(shí)鐘計(jì)數(shù)。當(dāng)計(jì)數(shù)值大于等于預(yù)定值時(shí)，把TIMEOVER信號(hào)提供給復(fù)位輸入控制電路8。預(yù)定值例如設(shè)定成為擦除快閃ROM內(nèi)的特定塊所需要的時(shí)間等，構(gòu)成為估計(jì)擦除處理結(jié)束的時(shí)候開始復(fù)位處理。當(dāng)提供了TIMEOVER信號(hào)時(shí)，復(fù)位輸入控制電路8開始向時(shí)鐘電路9提供此前停止的外部復(fù)位信號(hào)RSTX。時(shí)鐘電路9把內(nèi)部復(fù)位信號(hào)RSTIX提供給快閃ROM 14，根據(jù)內(nèi)部復(fù)位信號(hào)RSTIX開始對(duì)快閃ROM 14進(jìn)行復(fù)位處理。這樣，由于由定時(shí)器電路11進(jìn)行強(qiáng)制復(fù)位，因而可避免不能使快閃ROM 14復(fù)位的情況。
另外，由于在微計(jì)算機(jī)等中，在普通電路內(nèi)部具有定時(shí)器電路，因而利用這種現(xiàn)有的定時(shí)器電路，無(wú)需設(shè)置新的定時(shí)器電路即可具有第一手段。
對(duì)所述第2種手段進(jìn)行說明。
作為用于避免所述不能復(fù)位的狀態(tài)的第2種手段的指令控制電路10與地址總線和數(shù)據(jù)總線連接。從CPU 12通過地址總線和數(shù)據(jù)總線把指示復(fù)位的指令地址和指令數(shù)據(jù)提供給指令控制電路10。指令控制電路10將指令地址和指令數(shù)據(jù)進(jìn)行解碼，把指示應(yīng)開始復(fù)位的指令信號(hào)輸出到復(fù)位輸入控制電路8中。
圖8示出了指令控制電路的一例。
圖8的指令控制電路10構(gòu)成為，在3次提供了指示復(fù)位的指令、確實(shí)要進(jìn)行復(fù)位的情況下，使指令信號(hào)有效，把指令信號(hào)提供給復(fù)位輸入控制電路8。在圖8所示的指令控制電路10中，通過供給3次指令來確定指令，然而不限于3次，只要是能確定指令的次數(shù)即可。
指令控制電路10由以下構(gòu)成提供芯片使能信號(hào)CEX和寫使能信號(hào)WEX的“或”電路21，3對(duì)提供指令地址的地址解碼器和提供指令數(shù)據(jù)的指令解碼器15～20，配置在各對(duì)的輸出端的“與”電路22～24，根據(jù)“或”電路21的輸出信號(hào)進(jìn)行鎖存動(dòng)作的第1至第5鎖存電路組25～29，將BUSY/READY信號(hào)進(jìn)行鎖存的第6鎖存電路組30，以及配置在第1至第5鎖存電路組間的“與”電路31～32。
多個(gè)鎖存電路組25～29在芯片使能信號(hào)CEX或?qū)懯鼓苄盘?hào)WEX全都生效而成為H電平的時(shí)刻，將信號(hào)鎖存到前一級(jí)的鎖存電路中。然后，在芯片使能信號(hào)CEX和寫使能信號(hào)WEX全都非有效而成為L(zhǎng)電平的時(shí)刻，將前一級(jí)鎖存電路中鎖存的信號(hào)鎖存到后一級(jí)鎖存電路中。
第1指令地址和第1指令數(shù)據(jù)被提供給第1地址解碼器15和第1數(shù)據(jù)解碼器16，各自被解碼，并被提供給“與”電路22。在第1指令地址和第1指令數(shù)據(jù)是指令控制電路10預(yù)定的內(nèi)容的情況下，即，是指示復(fù)位的指令的情況下，“與”電路22輸出作為H電平的第1信號(hào)。
之后，第1信號(hào)被提供給第1鎖存電路組25。
第2指令地址和第2指令數(shù)據(jù)被提供給第2地址解碼器17和第2數(shù)據(jù)解碼器18，各自被解碼，并被提供給“與”電路23。在第2指令地址和第2指令數(shù)據(jù)是指令控制電路10預(yù)定的內(nèi)容的情況下，即，是指示復(fù)位的指令的情況下，“與”電路23輸出作為H電平的第2信號(hào)。
之后，第2信號(hào)被提供給第3鎖存電路組27。
當(dāng)把第2信號(hào)鎖存到第3鎖存電路組27中時(shí)，把第1鎖存電路組25中鎖存的第1信號(hào)鎖存到第2鎖存電路組26中。
第3指令地址和第3指令數(shù)據(jù)被提供給第3地址解碼器19和第3數(shù)據(jù)解碼器20，各自被解碼，并被提供給“與”電路24。在第3指令地址和第3指令數(shù)據(jù)是指令控制電路10預(yù)定的內(nèi)容的情況下，即，是指示復(fù)位的指令的情況下，“與”電路24輸出作為H電平的第3信號(hào)。
之后，第3信號(hào)被提供給第5鎖存電路組29。
當(dāng)把第3信號(hào)鎖存到第5鎖存電路組29中時(shí)，將第2鎖存電路組26中鎖存的第1信號(hào)和第3鎖存電路組27中鎖存的第2信號(hào)由“與”電路31進(jìn)行“與”處理所得的第4信號(hào)鎖存到第4鎖存電路組28中。
第5鎖存電路組29中鎖存的第3信號(hào)和第4鎖存電路組28中鎖存的第4信號(hào)被提供給“與”電路32，并輸出第5信號(hào)。
這樣，由“與”電路31、32進(jìn)行①第1指令地址和第2指令數(shù)據(jù)，②第2指令地址和第2指令數(shù)據(jù)，③第3指令地址和第3指令數(shù)據(jù)這3種信息的“與”處理。第5信號(hào)表示①、②以及③是否一致，在一致的情況下為H電平，在不一致的情況下為L(zhǎng)電平。
根據(jù)表示3個(gè)指令一致的H電平的第5信號(hào)，把BUSY/READY信號(hào)提供給第6鎖存電路組30，作為指令信號(hào)從指令控制電路10輸出。
作為第1手段的定時(shí)器電路11輸出的TIMEOVER信號(hào)和作為第2手段的指令控制電路19輸出的指令信號(hào)如圖7所示被提供給復(fù)位輸入控制電路8。當(dāng)TIMEOVER信號(hào)或指令信號(hào)中的任何一方有效時(shí)，復(fù)位輸入控制電路8使外部復(fù)位信號(hào)RSTEX有效，并提供給時(shí)鐘電路9。時(shí)鐘電路9根據(jù)外部復(fù)位信號(hào)RSTEX生成內(nèi)部復(fù)位信號(hào)RSTIX，并提供給快閃ROM 14?？扉WROM 14根據(jù)內(nèi)部復(fù)位信號(hào)RSTIX進(jìn)行復(fù)位。
圖9示出了本發(fā)明的第2實(shí)施例。
本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31與本發(fā)明的第1實(shí)施例一樣構(gòu)成為，在快閃ROM 147正進(jìn)行擦除處理的情況下，不向快閃ROM 47提供復(fù)位信號(hào)。
本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31與本發(fā)明的第1實(shí)施方式中的半導(dǎo)體裝置6的不同點(diǎn)是，在半導(dǎo)體裝置內(nèi)部不具有定時(shí)器電路和指令控制電路，而具有圖9中未記載的外設(shè)定時(shí)器電路。本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31的快閃ROM 47被設(shè)定為從外部直接控制的模式。因此，作為用于避免不能復(fù)位的狀態(tài)的手段，不能使用由半導(dǎo)體裝置內(nèi)部的CPU控制的定時(shí)器電路和指令控制電路。因此，作為用于避免不能復(fù)位的狀態(tài)的手段，具有可從半導(dǎo)體裝置外部進(jìn)行控制的外設(shè)定時(shí)器電路。
半導(dǎo)體裝置31由以下構(gòu)成外部地址端子32，外部數(shù)據(jù)端子33，芯片使能端子/CE 34，寫使能端子/WE 35，讀使能端子/OE 36，字節(jié)設(shè)定端子/BYTE 37，外部復(fù)位端子/RSTE 38，模式2端子MD 39，端口控制電路40～42，時(shí)鐘電路43，模式電路44，CPU 45，快閃I/F 46，以及快閃ROM 47。
從外部向外部地址端子32提供地址，所提供的地址通過端口控制電路40被提供給內(nèi)部電路。
從外部向外部數(shù)據(jù)端子33提供數(shù)據(jù)，所提供的數(shù)據(jù)通過端口控制電路41被提供給內(nèi)部電路。并且，來自內(nèi)部電路的數(shù)據(jù)通過端口控制電路41被提供給外部數(shù)據(jù)端子33，所提供的數(shù)據(jù)被輸出到外部。
從外部向芯片使能端子/CE 34提供芯片使能信號(hào)，所提供的芯片使能信號(hào)通過端口控制電路42被提供給內(nèi)部電路。
從外部向?qū)懯鼓芏俗?WE 35提供寫使能信號(hào)，所提供的寫使能信號(hào)通過端口控制電路42被提供給內(nèi)部電路。
從外部向讀使能端子/OE 36提供讀使能信號(hào)，所提供的讀使能信號(hào)通過端口控制電路42被提供給內(nèi)部電路。
向字節(jié)設(shè)定端子/BYTE 37提供表示數(shù)據(jù)寬度的字節(jié)設(shè)定信號(hào)，所提供的字節(jié)設(shè)定信號(hào)通過端口控制電路42被提供給內(nèi)部電路。根據(jù)字節(jié)設(shè)定信號(hào)，例如可把數(shù)據(jù)寬度切換為16位寬度或8位寬度。
從外部向外部復(fù)位端子/RSTE 38提供復(fù)位信號(hào)，所提供的復(fù)位信號(hào)通過復(fù)位輸入控制電路48和時(shí)鐘電路43被提供給內(nèi)部電路。
復(fù)位輸入控制電路48具有與本發(fā)明的第1實(shí)施例中的復(fù)位輸入控制電路相同的功能。即，構(gòu)成為，即使在從快閃ROM 47輸出的BUSY/READY信號(hào)有效的期間從外部復(fù)位端子/RSTE提供了復(fù)位信號(hào)，也不把復(fù)位信號(hào)提供給時(shí)鐘電路9。
時(shí)鐘電路43具有與圖6所示的時(shí)鐘電路9相同的功能，生成使外部復(fù)位信號(hào)與內(nèi)部時(shí)鐘同步的內(nèi)部復(fù)位信號(hào)，并提供給內(nèi)部電路。
向模式2端子MD 39提供模式設(shè)定信號(hào)，所提供的通過模式電路44提供給內(nèi)部電路?？捎赡Ｊ皆O(shè)定信號(hào)指定快閃ROM 47的控制方法。例如，可切換設(shè)定閃存單體模式或單芯片模式。當(dāng)設(shè)定了閃存單體模式時(shí)，可從外部直接控制快閃ROM。即，半導(dǎo)體裝置(或芯片)內(nèi)的地址總線和數(shù)據(jù)總線可從CPU 45等釋放出來，可向外部地址端子和外部數(shù)據(jù)端子指定寫入地址和寫入數(shù)據(jù)，從而直接把數(shù)據(jù)寫入快閃ROM 47內(nèi)，可向外部端子指定讀出地址，從而直接從快閃ROM 47中讀出數(shù)據(jù)。閃存單體模式在進(jìn)行快閃ROM 47的試驗(yàn)的情況下，或者在裝配系統(tǒng)前把系統(tǒng)工作所需的信息和程序等寫入快閃ROM 47內(nèi)的情況等下使用。當(dāng)設(shè)定了單芯片模式時(shí)，快閃ROM 47由半導(dǎo)體裝置(或芯片)內(nèi)的CPU控制，不能從外部控制快閃ROM 47。即，根據(jù)來自CPU的數(shù)據(jù)寫入指令進(jìn)行快閃ROM 47的數(shù)據(jù)寫入，根據(jù)來自CPU的數(shù)據(jù)讀出指令進(jìn)行快閃ROM 47的數(shù)據(jù)讀出。在第2實(shí)施例中的半導(dǎo)體裝置31中，設(shè)定了閃存單體模式作為模式設(shè)定信號(hào)。因此，快閃ROM 47不由CPU 45控制，而是由來自外部地址端子32和外部數(shù)據(jù)端子的信號(hào)來控制。
快閃I/F 46是將快閃ROM 47和內(nèi)部電路的其他構(gòu)成要素連接起來的接口。
由于快閃ROM 47把閃存單體模式設(shè)定為模式設(shè)定信號(hào)，因而快閃I/F 46使來自外部地址端子32和外部數(shù)據(jù)端子33的輸入通過而直接提供給快閃ROM 47，使來自快閃ROM 47的輸出通過而提供給外部數(shù)據(jù)端子33。
這樣，由于本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31的快閃ROM 47從外部直接進(jìn)行控制，因而作為用于控制快閃ROM 47的復(fù)位的手段，不能使用由CPU 45控制的半導(dǎo)體裝置內(nèi)的定時(shí)器電路。快閃ROM 47的復(fù)位控制也必須從外部進(jìn)行。因此，本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31具有圖10所示的外設(shè)定時(shí)器電路。
圖10示出了具有外設(shè)定時(shí)器電路的半導(dǎo)體裝置48。
在圖10中，圖9所示的半導(dǎo)體裝置31配設(shè)有外設(shè)定時(shí)器電路。
從內(nèi)置于半導(dǎo)體裝置31中的快閃ROM 47輸出的BUSY/READY信號(hào)被提供給圖10所示的外設(shè)定時(shí)器電路49。當(dāng)BUSY/READY信號(hào)有效時(shí)，外設(shè)定時(shí)器電路49起動(dòng)，開始計(jì)數(shù)。當(dāng)計(jì)數(shù)到預(yù)定值時(shí)，使TIMEOUT信號(hào)有效，供給半導(dǎo)體裝置31內(nèi)的復(fù)位輸入控制電路49。預(yù)定值例如設(shè)定成為擦除快閃ROM內(nèi)的特定塊所需要的時(shí)間等，構(gòu)成為估計(jì)擦除處理結(jié)束的時(shí)候開始復(fù)位處理。
圖11示出了復(fù)位控制輸入電路的第二例。
圖11所示的復(fù)位控制輸入電路50是本發(fā)明的第2實(shí)施例的復(fù)位輸入控制電路。
圖11所示的復(fù)位控制輸入電路50具有與本發(fā)明的第1實(shí)施例中的半導(dǎo)體裝置6的復(fù)位控制輸入電路8大致相同的結(jié)構(gòu)，然而不同點(diǎn)是不供給指令信號(hào)。如前所述，由于快閃ROM 47被設(shè)定為從外部直接控制的模式，因而不能使用由CPU控制的指令控制電路，因此不供給指令信號(hào)。
復(fù)位輸入控制電路50在BUSY/READY信號(hào)和TIMEOUT信號(hào)全都非有效的情況(是L電平信號(hào)的情況)下，響應(yīng)于來自外部的復(fù)位信號(hào)，使外部復(fù)位信號(hào)RSTEX有效而成為L(zhǎng)電平，并提供給時(shí)鐘電路43。
在BUSY/READY信號(hào)生效而成為H電平，TIMEOUT信號(hào)非有效的情況(是L電平信號(hào)的情況)下，復(fù)位輸入控制電路50使外部復(fù)位信號(hào)RSTEX不生效，而仍為H電平，并提供給時(shí)鐘電路43。
這里，在TIMEOUT信號(hào)生效而成為H電平的情況下，與生效而成為H電平的BUSY/READY信號(hào)無(wú)關(guān)，復(fù)位輸入控制電路48使外部復(fù)位信號(hào)RSTEX有效而成為L(zhǎng)電平，并提供給時(shí)鐘電路43。
這樣，復(fù)位輸入控制電路50構(gòu)成為，在BUSY/READY信號(hào)有效的情況下，使外部復(fù)位信號(hào)RSTEX不生效，而當(dāng)TIMEOUT信號(hào)有效時(shí)，使外部復(fù)位信號(hào)RSTEX有效。
另外，假設(shè)對(duì)本發(fā)明的第2實(shí)施例中的半導(dǎo)體裝置31設(shè)定了閃存單體模式。然而，通過在半導(dǎo)體裝置31的內(nèi)部配置內(nèi)置于本發(fā)明第1實(shí)施例的半導(dǎo)體裝置6中的定時(shí)器電路和指令控制電路，可切換設(shè)定閃存單體模式和單芯片模式。
產(chǎn)業(yè)上的利用可能性根據(jù)本發(fā)明的半導(dǎo)體裝置，可取得以下效果。
(1)禁止快閃存儲(chǔ)器在擦除動(dòng)作中復(fù)位，防止快閃存儲(chǔ)器的過擦除。
(2)由于利用快閃存儲(chǔ)器的現(xiàn)有的控制信號(hào)，因而可使用簡(jiǎn)單的電路結(jié)構(gòu)來禁止快閃存儲(chǔ)器在擦除動(dòng)作中復(fù)位。
(3)由于具有使禁止在擦除動(dòng)作中復(fù)位的快閃存儲(chǔ)器強(qiáng)制復(fù)位的手段，因而可防止由于快閃存儲(chǔ)器的故障等而不能復(fù)位的狀態(tài)持續(xù)。
(4)由于可對(duì)應(yīng)于從外部進(jìn)行控制的閃存單體模式和從內(nèi)部進(jìn)行控制的單芯片模式這兩者，禁止快閃ROM在擦除動(dòng)作中復(fù)位和防止快閃ROM不能復(fù)位的狀態(tài)持續(xù)，因而可維持以往良好的使用便利性。
由于取得上述效果，因而本發(fā)明可有效應(yīng)用于安裝有非易失性存儲(chǔ)器，特別是快閃ROM的微計(jì)算機(jī)等。
權(quán)利要求
1.一種半導(dǎo)體裝置，其特征在于，具有非易失性存儲(chǔ)器；以及復(fù)位輸入控制電路，其向所述非易失性存儲(chǔ)器提供復(fù)位信號(hào)，所述復(fù)位輸入控制電路在所述非易失性存儲(chǔ)器輸出的忙信號(hào)有效的情況下，不向該非易失性存儲(chǔ)器提供復(fù)位信號(hào)。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體裝置，其特征在于，具有指令控制電路，其向所述復(fù)位輸入控制電路提供指示復(fù)位的指令信號(hào)。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體裝置，其特征在于，所述指令控制電路在多次接收到指示復(fù)位的數(shù)據(jù)時(shí)，輸出所述指令信號(hào)。
4.根據(jù)權(quán)利要求1、權(quán)利要求2或權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，具有定時(shí)器電路，其根據(jù)所述忙信號(hào)而起動(dòng)，在計(jì)數(shù)了預(yù)定數(shù)后向所述復(fù)位輸入控制電路輸出指示復(fù)位的超時(shí)信號(hào)。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體裝置，其特征在于，所述定時(shí)器電路是外設(shè)的。
6.根據(jù)權(quán)利要求2或權(quán)利要求3所述的半導(dǎo)體裝置，其特征在于，所述復(fù)位輸入控制電路在輸入了所述指令信號(hào)的情況下，與所述忙信號(hào)是否有效無(wú)關(guān)地向所述非易失性存儲(chǔ)器輸出所述復(fù)位信號(hào)。
7.根據(jù)權(quán)利要求4或權(quán)利要求5所述的半導(dǎo)體裝置，其特征在于，所述定時(shí)器電路在輸入了所述超時(shí)信號(hào)的情況下，與所述忙信號(hào)是否有效無(wú)關(guān)地向所述非易失性存儲(chǔ)器輸出所述復(fù)位信號(hào)。
8.根據(jù)權(quán)利要求1、權(quán)利要求2、權(quán)利要求3、權(quán)利要求4、權(quán)利要求5、權(quán)利要求6或權(quán)利要求7所述的半導(dǎo)體裝置，其特征在于，具有可設(shè)定所述非易失性存儲(chǔ)器的控制方法的外部端子。
9.根據(jù)權(quán)利要求1、權(quán)利要求2、權(quán)利要求3、權(quán)利要求4、權(quán)利要求5、權(quán)利要求6、權(quán)利要求7或權(quán)利要求8所述的半導(dǎo)體裝置，其特征在于，所述半導(dǎo)體裝置可設(shè)定第1模式和第2模式；在設(shè)定了所述第1模式的情況下，在所述半導(dǎo)體裝置的內(nèi)部對(duì)所述非易失性存儲(chǔ)器進(jìn)行控制；在設(shè)定了所述第2模式的情況下，從所述半導(dǎo)體裝置的外部對(duì)所述非易失性存儲(chǔ)器進(jìn)行控制。
10.根據(jù)權(quán)利要求1、權(quán)利要求2、權(quán)利要求3、權(quán)利要求4、權(quán)利要求5、權(quán)利要求6、權(quán)利要求7、權(quán)利要求8或權(quán)利要求9所述的半導(dǎo)體裝置，其特征在于，具有使所述復(fù)位信號(hào)與內(nèi)部時(shí)鐘同步的時(shí)鐘電路。
11.根據(jù)權(quán)利要求1、權(quán)利要求2、權(quán)利要求3、權(quán)利要求4、權(quán)利要求5、權(quán)利要求6、權(quán)利要求7、權(quán)利要求8、權(quán)利要求9或權(quán)利要求10所述的半導(dǎo)體裝置，其特征在于，所述忙信號(hào)響應(yīng)于所述非易失性存儲(chǔ)器的擦除處理的開始而生效。
12.一種復(fù)位控制系統(tǒng)，其特征在于，具有CPU；非易失性存儲(chǔ)器；以及復(fù)位輸入控制單元，其向所述非易失性存儲(chǔ)器提供復(fù)位信號(hào)，所述復(fù)位輸入控制單元在所述非易失性存儲(chǔ)器輸出的忙信號(hào)非有效的情況下，向該非易失性存儲(chǔ)器提供復(fù)位信號(hào)，在所述非易失性存儲(chǔ)器輸出的忙信號(hào)有效的情況下，不向該非易失性存儲(chǔ)器提供復(fù)位信號(hào)。
13.根據(jù)權(quán)利要求12所述的復(fù)位控制系統(tǒng)，其特征在于，具有指令控制單元，其向所述復(fù)位輸入控制單元提供指示復(fù)位的指令信號(hào)。
14.根據(jù)權(quán)利要求12或權(quán)利要求13所述的復(fù)位控制系統(tǒng)，其特征在于，具有定時(shí)器單元，其根據(jù)所述忙信號(hào)而起動(dòng)，在計(jì)數(shù)了預(yù)定數(shù)后向所述復(fù)位輸入控制單元輸出指示復(fù)位的超時(shí)信號(hào)。
15.根據(jù)權(quán)利要求12、權(quán)利要求13或權(quán)利要求14所述的復(fù)位控制系統(tǒng)，其特征在于，具有可設(shè)定所述非易失性存儲(chǔ)器的控制方法的外部端子。
16.根據(jù)權(quán)利要求12、權(quán)利要求13、權(quán)利要求14或權(quán)利要求15所述的復(fù)位控制系統(tǒng)，其特征在于，所述復(fù)位控制系統(tǒng)可設(shè)定第1模式和第2模式；在設(shè)定了所述第1模式的情況下，所述非易失性存儲(chǔ)器由所述CPU控制；在設(shè)定了所述第2模式的情況下，所述非易失性存儲(chǔ)器被從外部進(jìn)行控制。
17.一種存儲(chǔ)器復(fù)位方法，使內(nèi)置于半導(dǎo)體裝置中的非易失性存儲(chǔ)器復(fù)位，其特征在于，從所述半導(dǎo)體裝置的外部供給復(fù)位信號(hào)；檢測(cè)到來自所述非易失性存儲(chǔ)器的忙信號(hào)的非有效狀態(tài)時(shí)，把所述復(fù)位信號(hào)提供給該非易失性存儲(chǔ)器；檢測(cè)到來自所述非易失性存儲(chǔ)器的忙信號(hào)的有效狀態(tài)時(shí)，不把所述復(fù)位信號(hào)提供給該非易失性存儲(chǔ)器。
18.根據(jù)權(quán)利要求11所述的存儲(chǔ)器復(fù)位方法，其特征在于，在所述非易失性存儲(chǔ)器輸出的忙信號(hào)有效的情況下，根據(jù)指示復(fù)位的指示使所述非易失性存儲(chǔ)器強(qiáng)制復(fù)位。
全文摘要
在安裝有非易失性存儲(chǔ)器的半導(dǎo)體裝置中設(shè)置復(fù)位輸入控制電路，即使從外部提供了復(fù)位信號(hào)，在來自非易失性存儲(chǔ)器的BUSY/READY信號(hào)有效的期間，該復(fù)位輸入控制電路也不把復(fù)位信號(hào)提供給非易失性存儲(chǔ)器。通過復(fù)位輸入控制電路，由于非易失性存儲(chǔ)器在進(jìn)行擦除處理期間不進(jìn)行復(fù)位，因而可防止非易失性存儲(chǔ)器的過擦除。
文檔編號(hào)G06F12/00GK1764909SQ0382632
公開日2006年4月26日 申請(qǐng)日期2003年4月17日 優(yōu)先權(quán)日2003年4月17日
發(fā)明者松浦修 申請(qǐng)人:富士通株式會(huì)社