專利名稱：非易失性存儲器并行處理器的制作方法
技術領域：
本發(fā)明主要涉及到電子存儲器。更特別地，本發(fā)明涉及到一種非易失性存儲器并行處理器。
背景技術：
計算機系統(tǒng)變得越來越復雜，允許用戶以更快的速度執(zhí)行不斷增加的各種計算任務。結果，要求計算機系統(tǒng)以更大的速率進行復雜的計算。
并行處理是其中多個操作或計算并行進行的方法。即操作同時進行，而非順序進行。同時操作的結果可在各個操作完成后結合起來。最終結果是整個計算可以以更大的速度進行。
并行處理對于接收或生成大量輸入或輸出并提供輸入和輸出處理的應用尤其有用。例如，圖像的接收或生成可得益于并行處理。圖像處理可能包括對許多圖像元素(例如，像素)進行的操作。
目前，并行處理計算系統(tǒng)一般都是易失性的。即，通常如果計算機系統(tǒng)斷電，并行處理計算系統(tǒng)不能工作。在一些應用中，這降低了計算系統(tǒng)的效率。能夠在斷電時保持并行處理數(shù)據(jù)是有利的，以便很容易重新啟動處理。
具有一種非易失性并行處理方法是所需要的。希望這種并行處理能夠用于圖像處理。此外，希望并行處理系統(tǒng)容易集成。

發(fā)明內容
本發(fā)明包括一種并行處理裝置和方法。該裝置和方法能夠用于圖像處理。此外，并行處理裝置能夠高效率集成。
本發(fā)明的實施例包括并行處理器。并行處理器包括多個非易失性存儲單元。并行處理器還包括多個處理器元件。至少一個非易失性存儲單元與每個處理器元件對應。每個處理器元件從至少一個相對應的非易失性存儲單元存取數(shù)據(jù)。處理器元件對數(shù)據(jù)進行處理。非易失性存儲單元可包括磁存儲器。
從下列結合附圖的詳細描述和對發(fā)明原理的舉例說明中，本發(fā)明的另一方面和優(yōu)勢將更清楚。


圖1表示本發(fā)明的一個實施例。
圖2表示根據(jù)本發(fā)明的實施例的磁存儲單元。
圖3表示根據(jù)本發(fā)明的實施例的MRAM單元和處理器元件。
圖4表示根據(jù)本發(fā)明的實施例的MRAM單元、處理器元件和DRAM單元。
圖5表示根據(jù)本發(fā)明的實施例的一個集成MRAM單元和DRAM單元的電路示意圖。
圖6表示根據(jù)本發(fā)明的實施例的一個集成MRAM單元和DRAM單元的結構。
圖7表示根據(jù)本發(fā)明的另一個實施例的多個MRAM單元、多個處理器元件、多個DRAM單元和主處理器。
圖8表示根據(jù)本發(fā)明的另一個實施例的圖像傳感器、多個MRAM單元、多個DRAM單元、多個處理器元件和主處理器的陣列。
圖8A、8B和8C更詳細地表示圖像傳感器、DRAM單元和處理器元件的陣列。
圖9表示根據(jù)本發(fā)明的另一個實施例的光發(fā)射器、多個MRAM單元、多個DRAM單元、多個處理器元件和主處理器的陣列。
圖10表示根據(jù)本發(fā)明的一個實施例的MRAM和光發(fā)射器的電路示意圖。
圖11表示包括根據(jù)本發(fā)明的實施例的MRAM結構和光發(fā)射器的襯底。
圖12是包括根據(jù)本發(fā)明的實施例的操作步驟的流程圖。
具體實施例方式
如示例性的附圖所示，本發(fā)明具體體現(xiàn)在用多個處理器元件并行處理存儲在MRAM單元中的數(shù)據(jù)的裝置和方法。并行處理裝置可高效率集成。
圖1表示本發(fā)明的一個實施例。更具體地，圖1的實施例包括并行處理器。并行處理器包括多個非易失性存儲單元110、112、114、116。此外，并行處理器包括多個處理器元件120、122、124、126。如圖1所示，至少一個非易失性存儲單元110、112、114、116和處理器元件120、122、124、126中的每一個相對應。每一個處理器元件120、122、124、126從至少一個對應的非易失性存儲單元110、112、114、116中存取數(shù)據(jù)。處理器元件120、122、124、126可處理已存儲在非易失性存儲單元110、112、114、116中的數(shù)據(jù)。
在圖1中包括了控制和數(shù)據(jù)線140、141、142、143，從而說明在一些實施例中，處理器元件120、122、124、126可以從更多的非易失性存儲單元110、112、114、116中存取數(shù)據(jù)，而不只是從對應的非易失性存儲單元110、112、114、116中存取數(shù)據(jù)。
當并行處理器斷電時，存儲在非易失性存儲單元110、112、114、116中的數(shù)據(jù)被保持。因而，恢復供電后，實現(xiàn)圖1的并行處理器的系統(tǒng)能很快恢復。此外，一些類型的非易失性存儲器，如磁存儲器，可提供快速存取時間，這可以提高系統(tǒng)性能。
正如將要描述的，非易失性存儲單元110、112、114、116可以和處理器元件120、122、124、126集成在一起。如將要描述的，非易失性存儲單元110、112、114、116可以是磁存儲單元。實施例包括毗鄰襯底形成的每個磁存儲單元110、112、114、116，和在毗鄰磁存儲單元的襯底中形成對應的處理器元件120、122、124、126。
如將要描述的，實施例包括與對應的至少一個動態(tài)隨機存取存儲器(DRAM)單元對接的各個非易失性存儲單元。本實施例能夠提供性能優(yōu)點，因為非易失性存儲器和DRAM各自都提供性能優(yōu)勢。通過將兩種存儲器結合起來，可以利用各自所提供的性能優(yōu)點。
圖1的實施例包括主處理器130。主處理器可將來自每個處理器元件120、122、124、126的處理過的數(shù)據(jù)結合起來。該配置比單個處理器配置有優(yōu)勢，因為每個處理器元件120、122、124、126可并行處理數(shù)據(jù)。另一種結構不包括主處理器130，但是包括用于提供主處理器功能的處理器元件120、122、124、126中的至少一個。此外，提供主處理器功能的處理器元件120、122、124、126可以隨時間變化。
圖2表示根據(jù)本發(fā)明實施例的磁存儲單元(MRAM)200。MRAM存儲單元200包括感應層220、介電區(qū)230和參考層210。感應層220內的磁化取向不固定，可以假定為如箭頭M1所示的兩個穩(wěn)定取向。參考層210(也稱為釘扎(pinned)磁區(qū)域)具有如箭頭M2所示的固定磁化取向。介電區(qū)230通常提供在感應層220和參考層210之間的電絕緣。
如前所述，感應層220的磁化取向可假定為兩個穩(wěn)定取向。這兩個取向，平行或反平行于參考層210的磁化取向，決定MRAM存儲單元200的邏輯狀態(tài)。
MRAM存儲單元200的磁化取向通過控制流過字線和位線的電流并因此由電流所感應的相應磁場來設置(寫入)。因為字線和位線聯(lián)合操作改變所選擇的存儲單元的磁化取向(即，寫入存儲單元)，因此字線和位線可統(tǒng)稱為寫入線。此外，寫入線也可用來讀存儲在存儲單元中的邏輯值。
在對MRAM存儲單元的寫入操作期間，感應層220的磁化取向根據(jù)施加到位線(BL)和字線(WL)的電流決定。施加到位線和字線的電流根據(jù)流經位線和字線的電流方向以及由此的流經位線和字線的電流產生的感應的磁場方向設置感應層的磁化取向。
通過感應整個MRAM存儲單元的電阻來讀取MRAM存儲單元200。電阻通過字線和位線被感應。
參考層210和感應層220可由鐵磁材料構成。
如果MTJ存儲單元的感應層220和參考層210的磁化處于同一方向，則MTJ存儲單元的取向可稱為“平行”。如果MTJ存儲單元的感應層220和參考層210的磁化處于在相反方向，則MTJ存儲單元的取向可稱為“反平行”。這兩種取向-平行和反平行可分別對應于MTJ存儲單元的低阻或高阻狀態(tài)。
介電區(qū)230允許在參考層210和感應層220之間產生量子力學隧道效應。隧道效應與電子自旋有關，使MTJ存儲單元的電阻成為參考層210和感應層220的磁化方向的相對取向的函數(shù)。MTJ存儲單元的電阻狀態(tài)可被感應，從而決定參考層210和感應層220的磁化取向。
如果MTJ存儲單元的磁化取向是平行的，則MTJ存儲單元的電阻是第一值(R)；如果磁化取向是反平行的，MTJ存儲單元的電阻是第二值(R+delta)。但是，本發(fā)明不限于這兩層的磁化取向，或不只限于這兩層。
介電區(qū)230可由氧化鋁、二氧化硅、氧化鉭、氮化硅、氮化鋁或氧化鎂構成。但是，其它電介質和某些半導體材料也可用于介電區(qū)230。介電區(qū)230的厚度可從約0.5納米到約3納米。但是，本發(fā)明不限于此范圍。
感應層220可由鐵磁材料構成。參考層210可作為由合成鐵氧磁材料(SF)-也稱為人造反鐵磁體加以實現(xiàn)。
非易失性存儲單元可包括其它類型的存儲器，包括鐵電FeRAM和閃存器。這些其它非易失性類型的存儲器在數(shù)字電子技術領域是眾所周知的。
圖3表示根據(jù)本發(fā)明的實施例的MRAM單元200和處理器元件340。圖3所示的MRAM單元200在襯底350上形成。襯底350可包括對應的處理器元件340。
如將要描述的，圖3所示的結構是所希望的，因為MRAM單元200不包括任何晶體管元件。因此，MRAM單元可在集成電路的導體加工過程期間形成。即，襯底350內的半導體一般包括在襯底350上形成的導線。MRAM單元具備在導線形成過程期間所形成的優(yōu)勢。這使生產容易進行，并且允許MRAM單元200緊隨對應的處理器元件340之后形成。
結構上，可在處理器元件陣列上形成MRAM單元陣列。物理上，每個MRAM單元可在對應的處理器元件上形成。這提供存儲器陣列和并行處理器的空間高效的實現(xiàn)。
圖4表示根據(jù)本發(fā)明的實施例的MRAM單元200、處理器元件340和DRAM單元460。圖3中所示的MRAM單元200在襯底350和DRAM單元460上形成。
圖4的MRAM/DRAM存儲單元結構允許DRAM單元460和MRAM單元200兩個單元同時被寫入和讀取。單一字線既可連接到MRAM單元200又可連接到DRAM單元460。
共享MRAM/DRAM存儲單元為MRAM和DRAM存儲單元在同一襯底上的集成作準備。如后面所示，集成存儲單元考慮到了集成存儲單元陣列的形成，在集成存儲單元陣列中，可以容易地將大量數(shù)據(jù)從MRAM單元傳遞到DRAM單元，和/或從DRAM單元傳遞到MRAM單元。
圖5表示根據(jù)本發(fā)明的實施例的集成MRAM單元和DRAM單元的電路示意圖。該實施例包括共享DRAM/MRAM存儲單元500，它包括第一存儲單元510，和對接到第一存儲單元510的非易失性存儲單元520。
第一存單元510可以包括DRAM存儲單元。圖5中所示的DRAM存儲單元包括DRAM控制晶體管QD和存儲電容器CD。電荷都存儲在存儲電容器CD中，并通過字線WL和位線DBL從存儲電容器被讀出。
非易失性存儲單元520可以包括MRAM存儲單元。圖5中所示的MRAM存儲單元包括MRAM控制晶體管QM和磁阻隧道結(MTJ)存儲單元。MRAM存儲單元520的磁化狀態(tài)由流過位線MBL和寫字線MWL的電流產生的磁場設置。通過讀出線MSL和位線MBL感應MTJ存儲單元的電阻，而感應MRAM單元520的磁狀態(tài)。如前所述，MTJ存儲單元的磁化取向確定橫跨MTJ存儲單元的電阻。
圖6表示根據(jù)本發(fā)明的實施例的共享MRAM/DRAM存儲單元。圖6是圖4和圖5的MRAM/DRAM存儲單元的物理實現(xiàn)的實施例。
該實施例可在硅襯底600上制造。襯底600中的擴散區(qū)可用來形成MRAM控制晶體管QM和DRAM控制晶體管QD的漏(D)和源(S)。
在襯底600中形成的溝道可用導電材料和介質材料填充，以形成DRAM電容器CD。
第一金屬化層可用于形成到MRAM控制晶體管的源(S)、MRAM控制晶體管的柵(G)、DRAM控制晶體管的漏(D)、DRAM控制晶體管的柵(G)以及DRAM電容器的導電接觸。MRAM控制晶體管的源可連接到地(GND)。MRAM控制晶體管的柵(G)可連接到字線(WL)。DRAM控制晶體管的漏(D)可連接到DRAM的位線DBL。DRAM控制晶體管的源(S)可連接到DRAM電容器CD的第一端子。該連接可以通過形成DRAM控制晶體管的源(S)接近DRAM電容器CD的第一端子以致使源(S)和第一端子電連接而形成。DRAM電容器的第二端子可連接到地(GND)。
第二金屬化層可用于形成到MRAM存儲單元的磁隧道結(MTJ)存儲單元的導電接觸。導電接觸可連接到MRAM的位線MBL。
第三金屬化層也可用于形成到MRAM存儲單元的磁隧道結器件的導電接觸。導電接觸可連接到MRAM讀出線MSL。
第四金屬化層可用于形成MRAM寫入字線MWL。
金屬化層可由鉭、銅或鋁形成。
圖7表示根據(jù)本發(fā)明的另一個實施例的多個MRAM單元711-714、多個處理器元件721-724以及主處理器760。如圖7中所示，多個處理器元件721-724被連接到主處理器760。
主處理器760可從每一個處理器元件接收處理過的數(shù)據(jù)。然后主處理器760可將來自每一個處理器元件的數(shù)據(jù)結合起來，并且必要時對結合的數(shù)據(jù)提供附加處理。
圖8表示根據(jù)本發(fā)明的另一個實施例的圖像傳感器801-804、多個MRAM單元811-814、多個DRAM單元831-834、多個處理器元件821-824、以及主處理器860的陣列。
圖像傳感器801-804可以包括非晶硅二極管、薄膜光學傳感器，以及有源像素傳感器。圖像傳感器可在MRAM單元上制造。圖像傳感器被電連接到MRAM單元。
每個圖像傳感器接收圖像，并產生一個和所接收圖像的強度成比例的電壓。局部處理器元件創(chuàng)建所產生電壓的數(shù)字表示，存儲在對應MRAM單元中。
每一個處理器元件821-824可對圖像傳感器801-804接收的圖像進行圖像處理。處理可以并行進行，然后在主處理器860求和。DRAM單元831-834可用于優(yōu)化處理。
圖8A、8B和8C更詳細地表示了圖像傳感器、DRAM單元和處理器元件的陣列。
圖8A表示傳感器像素850陣列內的相鄰傳感器像素X、Y和Z陣列的頂視圖。
圖8B表示相鄰傳感器像素X、Y和Z、對應MRAM單元X、Y和Z和對應的局部處理器元件X、Y和Z的橫截面。傳感器像素可以是薄膜傳感器陣列。MRAM單元可以是MRAM陣列的一部分。如圖8C所示，傳感器像素可以接收光。
圖8C表示單個傳感器像素的框圖，它包括傳感器(可包括光敏二極管891和感應電容器892)、局部處理元件893和非易失性MRAM單元894。局部處理元件893和非易失性MRAM單元可包括雙路接口。局部處理元件893可包括到主處理器的接口，主處理器包括數(shù)據(jù)(DOUT)和控制(CONTROL)。
圖9表示根據(jù)本發(fā)明的另一個實施例的光發(fā)射器901-904、多個MRAM單元911-914、多個DRAM單元931-934、多個處理器元件921-924以及主處理器的陣列。
如將要描述地，MRAM單元可用于存儲一個值，該值可調節(jié)地設定從每個光發(fā)射器發(fā)射的光的強度。
如前所述，處理器元件921-924可以并行執(zhí)行圖像處理，提供比非并行處理系統(tǒng)更有效的處理。
圖10表示根據(jù)本發(fā)明的實施例的MRAM和光發(fā)射器的電路示意圖。該實施例包括發(fā)射光的二極管(LED)1010。從LED1010發(fā)射的光量可以依賴于流經LED1010的偏置電流。
LED1010所發(fā)射光的強度可由磁隧道結1020的電阻控制。如前所述，磁隧道結1020的電阻依賴于磁隧道結1020的狀態(tài)。因此，磁隧道結1020的狀態(tài)控制從LED1010發(fā)射的光的強度。磁隧道結1020的狀態(tài)通過施加磁場Happ來確定。
圖10中所示的實施例還包括偏置晶體管1030和偏置控制器1040。偏置控制器1040可以如此構造，以使流經LED1010的偏置電流依賴于磁隧道結1020的電阻，并由此依賴于磁隧道結1020的狀態(tài)。
圖10的實施例只是一個電路實例，其中，光源的強度根據(jù)磁隧道結的狀態(tài)來調制。提供根據(jù)磁隧道結的電阻調制光源的許多其它可能的電路也是可能的。
另一實施例包括作為激光二極管的發(fā)光源，如垂直諧振腔表面發(fā)射激光器(VCSEL)。本發(fā)明也可使用其它調制光源。
圖11表示包括根據(jù)本發(fā)明的MRAM結構和光發(fā)射器的襯底。襯底包括控制晶體管1120、磁隧道結1130和可控光發(fā)射器件1140。
控制晶體管1120、磁隧道結1130和可控光發(fā)射器件1140可通過導線1152、1154、1156電連接。
控制晶體管1120可在襯底1110中形成，并且包括源1112、漏1114和多晶硅柵1116?？稍诳刂凭w管1120上形成磁隧道結1130?？刂凭w管1120可電連接到光發(fā)射器件1140。
可使用標準半導體加工步驟形成控制晶體管1120。
光發(fā)射器件1140可包括PIN二極管，它包括p-接觸1142、p-GaAs層1143、p-AlGaAs層1144、i-GaAs層1145、n-AlGaAs層1446和n-接觸1147。
可使用標準半導體加工步驟形成光發(fā)射器件1140。
可使用標準半導體加工步驟形成導線1152、1154、1156。可使用類似的半導體加工步驟形成MTJ1130的導電層。
圖11的實施例提供一個集成MTJ1130和光發(fā)射器件1140，它可以提供選擇性梳狀濾波。如前所述，濾波取決于MT11130的材料和物理特性。
圖12是包括根據(jù)本發(fā)明的實施例的操作步驟的流程圖。這些操作步驟提供一種并行處理方法。
第一步操作1210包括將數(shù)據(jù)存儲在多個非易失性存儲單元中。
第二步操作1220包括用多個處理器元件處理數(shù)據(jù)，至少一個非易失性存儲單元和每個處理器元件相對應，每個處理器元件從至少一個對應的非易失性存儲單元中存取數(shù)據(jù)并對數(shù)據(jù)進行處理。
雖然描述并圖解說明了本發(fā)明的特定實施例，但是本發(fā)明不限于所描述和圖示的特定形式或布置。本發(fā)明只受限于附加的權利要求。
權利要求
1.一種并行處理器，包括多個非易失性存儲單元[110、112、114、116]；多個處理器元件[120、122、124、126]，至少一個非易失性存儲單元[110、112、114、116]和每個處理器元件[120、122、124、126]相對應，每個處理器元件[120、122、124、126]從至少一個對應的非易失性存儲單元[110、112、114、116]中存取數(shù)據(jù)并對數(shù)據(jù)進行處理。
2.如權利要求1所述的并行處理器，其中，非易失性存儲單元[110、112、114、116]包括磁存儲單元[200]。
3.如權利要求1所述的并行處理器，其中，每個處理器元件[120、122、124、126]可以存取多個非易失性存儲單元[110、112、114、116]。
4.如權利要求2所述的并行處理器，其中，每個非易失性存儲單元[110、112、114、116]與對應的至少一個動態(tài)隨機存取存儲器(DRAM)單元[460]對接。
5.如權利要求2所述的并行處理器，其中，每個磁存儲單元[200]毗鄰襯底[350]形成，并且在毗鄰磁存儲單元[200]的襯底[350]中形成對應的處理器元件[340]。
6.如權利要求4所述的并行處理器，其中，每個磁存儲單元[200]毗鄰襯底[350]形成，并且在毗鄰磁存儲單元[200]的襯底[350]中形成對應的處理器元件[340]和DRAM單元[460]。
7.如權利要求1所述的并行處理器，進一步包括主處理器[760]，用于從多個處理器元件[721、722、723、724]接收處理過的數(shù)據(jù)。
8.如權利要求7所述的并行處理器，其中，主處理器[760]對數(shù)據(jù)進行附加處理。
9.如權利要求1所述的并行處理器，進一步包括圖像傳感器陣列，圖像傳感器和磁存儲單元[110、112、114、116]中的每一個相對應。
10.如權利要求9所述的并行處理器，其中，每個圖像傳感器接收能夠被存儲在對應的非易失性存儲元件中的圖像數(shù)據(jù)。
全文摘要
本發(fā)明包括并行處理器。并行處理器包括多個非易失性存儲單元[110、112、114、116]。并行處理器還包括多個處理器元件[120、122、124、126]。至少一個非易失性存儲單元[110、112、114、116]和每個處理器元件[120、122、124、126]相對應。每個處理器元件[120、122、124、126]從至少一個對應的非易失性存儲單元[110、112、114、116]中存取數(shù)據(jù)。處理器元件[120、122、124、126]對數(shù)據(jù)進行處理。非易失性存儲單元[110、112、114、116]可包括磁存儲單元[200]。
文檔編號G06F15/78GK1577312SQ20041004574
公開日2005年2月9日 申請日期2004年5月24日 優(yōu)先權日2003年7月23日
發(fā)明者M·沙馬, F·A·佩爾納 申請人:惠普開發(fā)有限公司