專利名稱：動態(tài)邏輯寄存器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于一種動態(tài)邏輯及寄存器的功能，特別是有關(guān)于一種針對寄存輸出來提供邏輯運算功能的動態(tài)邏輯寄存器。
背景技術(shù)：
集成電路使用了大量的寄存器，特別是那些具有一同步管線結(jié)構(gòu)的寄存器。寄存邏輯用來使元件與電路的輸出維持一段時間，以使這些輸出可被其它元件與電路所接收。在一時鐘系統(tǒng)中，例如一管線化微處理器(Pipeline Microprocessor)，其寄存器用來鎖定(latch)一給定的管線及輸出信號，且同時維持該輸出一段時鐘循環(huán)周期(Clock Cycle)，以使得一后級中的輸入電路在該給定的管線級正同時地產(chǎn)生一新輸出時，可接收前一輸出信號。
在過去，于復雜的邏輯運算電路，例如多重輸入多路復用器(muxes)、多位編碼器等之前后，常利用寄存器來維持欲進入運算電路(evaluation circuits)的輸入信號與自運算電路輸出的信號。一般來說，這些寄存器都具有關(guān)聯(lián)設(shè)定時間和維持時間的要求，而這兩種要求均可限制前級中的運算電路。此外，寄存器還具有數(shù)據(jù)-輸出(data-to-output)的時間特性，其可限制后級中的運算電路。典型寄存器的速度判定根據(jù)其數(shù)據(jù)-輸出的時間，亦即其設(shè)定時間加上時鐘-輸出的時間。
在一邏輯運算電路之前后使用傳統(tǒng)寄存器電路會于一管線系統(tǒng)中產(chǎn)生延遲，其累積的結(jié)果將導致操作速度明顯減緩。更特別的是，在這些延遲中，一顯著的來源為設(shè)定時間的需求，其須滿足邏輯運算電路以確保穩(wěn)定的寄存輸出。因此，有必要減少這些延遲，以使每一級中增加額外的時間，進而提升整個管線系統(tǒng)的速度。

發(fā)明內(nèi)容
本發(fā)明的一實施例是提供一動態(tài)邏輯寄存器，其包含對應(yīng)到一時鐘信號的操作數(shù)件的一互補對、一動態(tài)求值器、一延遲反向邏輯、鎖定邏輯以及一維持電路。該動態(tài)求值器耦接在操作數(shù)件的一互補對之間的一預充節(jié)點上，且根據(jù)至少一輸入數(shù)據(jù)信號來運算一功能。該延遲反向邏輯會接受時鐘信號且輸出一運算完整信號，此信號為該時鐘信號的一延遲且反向的形式。該鎖定邏輯相對應(yīng)于該時鐘信號、該運算完整信號及該預充節(jié)點的狀態(tài)，且該鎖定邏輯會在一運算周期期間內(nèi)，依據(jù)該預充節(jié)點狀態(tài)來控制一輸出節(jié)點的狀態(tài)，其中該運算周期是介于該時鐘信號一運作邊緣及該運算完整信號的下一邊緣之間。此外，在各個運算周期之間，該鎖定邏輯顯示一三態(tài)(Tri-State)狀態(tài)到該輸出節(jié)點上。而該維持電路耦接至該輸出節(jié)點以在各個運算周期之間維持該輸出節(jié)點的狀態(tài)。
可使用P通道及N通道元件來實施動態(tài)邏輯寄存器的一部份，例如，操作數(shù)件的一互補對可包含一P通道及一N通道元件。該鎖定邏輯可包含P通道上拉元件以及N通道下拉元件。該動態(tài)求值器可包含一邏輯電路用以運算一選定的功能，該選定的功能可以非常簡單亦可非常復雜。該延遲反向邏輯可為一或多個反向器的鏈接(Chain)，其依據(jù)特定時間參數(shù)及使用的制程來決定。限制邏輯及/或外加邏輯可用來暫時中止此寄存器的運作、或維持一輸出、或防止輸出的一選定狀態(tài)。一輸出緩沖器/反向器可提供輸出端用以緩沖該輸出信號。
在一特定實施例中，鎖定邏輯包含復數(shù)個P通道及N通道元件以執(zhí)行所需要的鎖定功能。舉例來說，在一實施例中，該鎖定邏輯包含一N通道傳遞元件(N-channel Pass Device)、第一及第二P通道上拉(P-channel Pull-up Devices)元件、及復數(shù)個N通道下拉元件(N-channelPull-down Devices)。N通道傳遞元件具有一柵極用以接收運算完整信號、一漏極耦接至該預充節(jié)點以及一源極耦接至一上拉控制節(jié)點。該第一P通道上拉元件具有一柵極用以接收運算完整信號、一漏極耦接至一電壓源以及一源極耦接至該上拉控制節(jié)點。該第二P通道上拉元件具有一柵極，其耦接至該上拉控制節(jié)點、一漏極耦接至該電壓源以及一源極耦接至該輸出節(jié)點。該復數(shù)個N通道下拉元件耦接于該輸出節(jié)點與接地端之間，且被該運算完整信號、該時鐘信號及該預充節(jié)點所控制。
本發(fā)明的另一實施例揭露一種動態(tài)鎖定電路，其包含一動態(tài)電路、一延遲反向器、一鎖定電路及一維持電路。當一時鐘信號為低準位時，該動態(tài)電路會預充一第一節(jié)點，且當此時鐘信號轉(zhuǎn)為高準位時，該動態(tài)電路會運算一功能以控制該第一節(jié)點的狀態(tài)。該延遲反向器用以接收該時鐘信號且提供一延遲的反向的時鐘信號。該鎖定電路在一運算周期期間，依據(jù)該第一節(jié)點的狀態(tài)來控制一輸出節(jié)點的狀態(tài)，其中該運算周期于該時鐘信號轉(zhuǎn)為高準位時開始，而在該延遲反向時鐘信號下次轉(zhuǎn)為低準位時結(jié)束。此外，該鎖定電路顯示一三態(tài)狀態(tài)至輸出節(jié)點上。該維持電路耦接于該輸出節(jié)點以在此三態(tài)狀態(tài)期間內(nèi)維持該輸出節(jié)點的狀態(tài)。
本發(fā)明又一實施例揭露一種動態(tài)寄存一輸出信號的方法，其包含當一時鐘信號為一第一邏輯狀態(tài)時預設(shè)一第一節(jié)點；當該時鐘信號轉(zhuǎn)變?yōu)橐坏诙壿嫚顟B(tài)時，動態(tài)地運算一功能以控制該第一節(jié)點的邏輯狀態(tài)；延遲并反向該時鐘信號以及提供一延遲反向時鐘信號；在一運算周期期間，依據(jù)該第一節(jié)點在此期間所決定的邏輯狀態(tài)來鎖定輸出節(jié)點的邏輯狀態(tài)，其中該運算周期于該時鐘信號轉(zhuǎn)為該第二邏輯狀態(tài)時開始，而在該延遲反向時鐘信號的下一相對應(yīng)的轉(zhuǎn)換時結(jié)束；以及在各個運算周期之間維持該輸出節(jié)點的邏輯狀態(tài)。


圖1A為說明一動態(tài)電路特征的一范例動態(tài)電路的示意圖；圖1B為說明圖1A的動態(tài)電路運作的時鐘圖；圖2A為根據(jù)本發(fā)明的一實施例中的一動態(tài)邏輯寄存器的示意圖；圖2B為說明圖2A的動態(tài)邏輯寄存器運作的時鐘圖；圖3為一簡易快速的動態(tài)寄存器的示意圖，其與圖2A的動態(tài)邏輯寄存器的運作及結(jié)構(gòu)類似；以及圖4為根據(jù)本發(fā)明的一實施例中的動態(tài)寄存一輸出信號的方法流程圖。
圖中符號說明100動態(tài)電路101提供一時鐘信號的節(jié)點103提供一數(shù)據(jù)信號的節(jié)點105提供信號訊號HI的預充節(jié)點107反向器/緩沖器109提供一輸出信號的節(jié)點111維持電路
111A 第一反向器111B 第二反向器200動態(tài)邏輯寄存器201提供一時鐘信號的節(jié)點203提供數(shù)據(jù)信號的節(jié)點205動態(tài)求值器207提供頂信號的預充節(jié)點209延遲反向邏輯211限制邏輯213鎖定邏輯215外加邏輯217提供一運算完整信號的節(jié)點219提供一上拉控制信號的控制節(jié)點221提供一輸出信號的輸出節(jié)點223反向器/緩沖器225維持電路225A 第一反向器225B 第二反向器231第一運算周期233陰影區(qū)域235第二運算周期237第三運算周期300簡易快速的動態(tài)寄存器301一組串聯(lián)的五個反向器401、403、405、407、409、411步驟具體實施方式
以下的說明，在特定實施例及其必要條件的脈絡(luò)下而提供，可使一般熟習此項技術(shù)者能夠利用本發(fā)明。然而，各種對該較佳實施例所作的修改，對熟習此項技術(shù)者而言乃顯而易見，并且，在此所討論的一般原理，亦可應(yīng)用至其它實施例。因此，本發(fā)明并不限于此處所展示與敘述的特定實施例，而是具有與此處所揭露的原理與新穎特征相符的最大范圍。
本案的發(fā)明人體認到用于視速度為關(guān)鍵因子的邏輯電路的寄存輸出(Registered Output)的需求，因此其遂提出一動態(tài)邏輯寄存器，其對于簡單到復雜的邏輯運算功能提供鎖定輸入(Latched Input)及寄存輸出，且明顯地比現(xiàn)存的寄存器架構(gòu)還要快速，將會更進一步于圖1至圖4中詳細描述。當本發(fā)明所揭露的一種動態(tài)寄存器使用于一高度依賴寄存器將數(shù)據(jù)傳送至各級電路間的管線化結(jié)構(gòu)中，其可使整體裝置的運作速度明顯的提升。
圖1A為說明一動態(tài)電路特征的一范例動態(tài)電路100的示意圖。該動態(tài)電路包含由堆棧的P通道P1及N通道元件N1、N2所組成的一輸入端部分。P通道元件P1及N通道元件N2為操作數(shù)件的一互補對，且N通道元件N1為運算邏輯。P通道元件P1的源極耦接至一電壓源VDD，且其漏極耦接至可提供一信號訊號HI的一節(jié)點105。N通道元件N1的漏極耦接至節(jié)點105，且其源極耦接至N通道元件N2的漏極，而N通道元件N2的源極耦接至接地端。一時鐘信號CLK于一節(jié)點101輸入至P通道元件P1及N通道元件N2的柵極。一數(shù)據(jù)信號DATA經(jīng)由一節(jié)點103輸入至N通道元件N1的柵極。節(jié)點105耦接至一反向器/緩沖器107的輸入端，反向器/緩沖器107具有一輸出端耦接至可提供一輸出信號OUT的一節(jié)點109。一微弱的維持電路111耦接至節(jié)點105。該維持電路111包含一第一反向器111A，其輸入端耦接至節(jié)點105以接收信號訊號HI，且其輸出端耦接至一第二反向器111B的輸入端，該第二反向器111B的輸出端耦接至節(jié)點105。
圖1B為說明動態(tài)電路100的運作的時鐘圖，其中，以時間為橫軸繪制時鐘信號CLK、數(shù)據(jù)信號DATA、信號訊號HI及輸出信號OUT。當時間在T0時鐘信號CLK為低準位時，N通道元件N2關(guān)閉且P通道元件P1開啟，此會預充信號訊號HI至一邏輯高準位，以準備在時鐘信號CLK的上升邊緣來運算數(shù)據(jù)信號DATA。當時鐘信號CLK為低準位的半周期循環(huán)期間內(nèi)，該輸出信號OUT被反向器107拉至低準位。由于在圖1A所示的動態(tài)電路100，典型地會配置成一串聯(lián)架構(gòu)(將前級電路的輸出信號OUT耦接至下一級電路的數(shù)據(jù)信號DATA端)，因此，如在時間T1所顯示，當時鐘信號CLK為低準位的半周期循環(huán)期間內(nèi)，數(shù)據(jù)信號DATA也典型地為低準位。故在時間T1上，因為數(shù)據(jù)信號DATA為一邏輯低準位，則N通道元件N1關(guān)閉。
在一隨后的時間T2，時鐘信號CLK被拉至高準位，則使N通道元件N2開啟，而P通道元件P1關(guān)閉。由于數(shù)據(jù)信號DATA在時間T2時為低準位，而N通道元件N1為關(guān)閉的狀態(tài)，則使信號訊號HI不會被輸入端部分所驅(qū)動。然而，在此段期間，維持電路111維持信號訊號HI的高邏輯準位，且反向器107維持輸出信號OUT為低準位。當時鐘信號CLK為高準位的半周期期間內(nèi)，數(shù)據(jù)信號DATA被驅(qū)動至一高邏輯準位，如在下一時間T3所顯示，N通道元件N2開啟時N通道元件N1也會開啟，此力量會強于(overpower)維持電路111而將信號訊號HI放電至一低邏輯準位，反向器107會驅(qū)動輸出端響應(yīng)一高準位的輸出信號。
在時間T4時，時鐘信號CLK接著轉(zhuǎn)為低準位且數(shù)據(jù)信號DATA也被驅(qū)動為低準位。信號訊號HI再次被P通道元件P1預充至高準位，而輸出信號OUT被拉至低準位。在下一時間T5時，數(shù)據(jù)信號DATA為低準位時，時鐘信號CLK再次被拉為高準位，使得N通道元件N2開啟但N通道元件N1關(guān)閉。因此，信號訊號HI并無被放電且輸出信號OUT仍維持低準位。然而，熟悉此項技術(shù)者由本發(fā)明的一技術(shù)內(nèi)容可得知，在時間T5后于時鐘信號CLK的半周期循環(huán)期間內(nèi)的任一點上驅(qū)動數(shù)據(jù)信號DATA到高準位時，會導致信號訊號HI放電且導致輸出信號被驅(qū)動至低準位。
如圖1A所示的動態(tài)電路100比其它具有相同邏輯運算功能的電路架構(gòu)來得快(包含靜態(tài)電路實施部分(Static Implementation))。注意到當時鐘信號CLK為低準位時，信號訊號HI會被預充為高準位使得輸出信號OUT被預充為低準位。由于時鐘化的機制(例如P通道元件P1，N通道元件N2)與運算邏輯(例如N通道元件N1)結(jié)合，因此數(shù)據(jù)信號設(shè)定時間(DATA setup time)實際上會被消除。熟悉此項技術(shù)者可了解在沒有不利于速度或是相關(guān)功率限制的影響下，可用更復雜的運算邏輯(例如一多輸入多路復用器)取代如動態(tài)電路100所示的簡單的運算邏輯元件N1。
雖然動態(tài)電路很快速，至今為止動態(tài)電路仍無法提供鎖定機制給輸入的數(shù)據(jù)信號DATA或是提供寄存機制給輸出信號。且如同上述間接提及的，在時鐘信號CLK仍為高準位的半周期期間內(nèi)，數(shù)據(jù)信號DATA由低準位轉(zhuǎn)為高準位，則輸出信號OUT相對應(yīng)地會由初始運算的低準位轉(zhuǎn)為高準位。這是管線邏輯設(shè)計者為何需要對于目前的動態(tài)電路提供寄存輸入的原因。
圖2A為根據(jù)本發(fā)明的一實施例的一動態(tài)邏輯寄存器200的示意圖。動態(tài)邏輯寄存器200的輸入部分包含一P通道元件P1及N通道元件N2，其類似于動態(tài)電路100中的運算裝置的一互補對。P通道元件P1的源極耦接至電壓源VDD且其漏極耦接至可提供一頂信號TOP的一預充節(jié)點207。然而，動態(tài)電路100的N通道元件N1被一動態(tài)求值器205所取代。動態(tài)求值器205耦接于節(jié)點207與N通道元件N2的漏極之間，而N通道元件N2的源極耦接至接地端。動態(tài)求值器205可像N通道元件N1一樣的簡單。在另一且更復雜的實施例中，動態(tài)求值器205為一更復雜的計算邏輯的結(jié)構(gòu)，其藉由時鐘信號CLK為高準位時，將頂信號TOP下拉為低準位來做「運算」。另外，盡管只有顯示運算一單一數(shù)據(jù)信號DATA，但熟悉此項技術(shù)者可了解到，在此運算過程中，可使用任何數(shù)量的數(shù)據(jù)信號。動態(tài)求值器205會執(zhí)行或運算非常簡單至非常復雜的功能。
時鐘信號CLK經(jīng)由一節(jié)點201輸入至P通道元件P1及N通道元件N2的柵極、延遲反向邏輯209的一輸入端以及一N通道元件N5的柵極。數(shù)據(jù)信號DATA經(jīng)由一節(jié)點203輸入至一動態(tài)求值器205的輸入端。節(jié)點207耦接至一N通道元件N6的柵極。N通道元件N6的漏極耦接至N通道元件N5的源極且N通道元件N6的源極耦接至接地端。限制邏輯(Qualifying Logic)211耦接至延遲反向邏輯209上，其會在下列做更進一步的討論。
鎖定邏輯213包含P通道元件P2及P3、N通道元件N3、N4、N5及N6以及外加邏輯(Additional Logic，AL)215。延遲反向邏輯209的輸出端耦接至可提供一運算完整信號(Evaluation complete signal，EC)的一節(jié)點217，其中節(jié)點217耦接至P通道元件P2、N通道元件N3及N4的柵極。P通道元件P2的源極耦接至電壓源VDD。節(jié)點207耦接至N通道傳遞元件N3的源極，N通道傳遞元件N3的漏極耦接至提供一上拉控制信號PC的一上拉控制節(jié)點219。節(jié)點219耦接至P通道元件P2的漏極以及P通道元件P3的柵極。外加邏輯215耦接在電壓源VDD及P通道元件P3的源極之間。P通道元件P3的漏極耦接至N通道元件N4的漏極于一可提供一輸出信號Q的輸出(或是預備輸出)節(jié)點221。N通道元件N4的源極耦接至N通道元件N5的漏極。維持電路225耦接至節(jié)點221，其中，維持電路225包含一第一反向器225A，其輸入端耦接至節(jié)點221以接收輸出信號Q且其輸出端耦接至一第二反向器225B的輸入端，而第二反向器225B的輸出端耦接至節(jié)點221。在一實施例中，維持電路225與上拉元件P3或是堆棧的下拉元件N4-N6相比較為一相對弱的維持電路，維持電路225會受到上拉元件P3或是堆棧的下拉元件N4-N6的運作影響。
節(jié)點221耦接至一反向器/緩沖器223的輸入端，其反向器/緩沖器223具有一輸出端以產(chǎn)生一反向輸出信號QB。由于堆棧的P通道元件P3及N通道元件N4-N6通常會顯現(xiàn)一三態(tài)狀態(tài)到節(jié)點221且反向器225B為一相對弱的元件，因此有利于緩沖輸出信號來驅(qū)動下一邏輯的輸入端或是鎖定輸出信號。反向器/緩沖器223可由一非反向(Non-Inverting)緩沖器取代以防止邏輯反向。然而，一非反向緩沖器通常以背對背(Back-to-Back)的反向器來實施，這樣可能會增加我們不想要的延遲且會增加時鐘到輸出的延遲時間。
圖2B為說明動態(tài)邏輯寄存器200的運作的一時鐘圖(TimingDiagram)，其中以時間為橫軸，繪制時鐘信號CLK、運算完整信號EC、數(shù)據(jù)信號DATA、頂信號TOP、控制信號PC、輸出信號Q以及反向輸出信號QB等的變化。在時間為T0時，當時鐘信號CLK為低準位時，頂信號TOP被預充為一高邏輯準位，此時頂信號TOP相似于動態(tài)電路100中的信號訊號HI。運算完整信號EC為時鐘信號CLK的一種延遲反向的形式。然而，在時鐘信號CLK為低準位前，運算完整信號EC為低準位。因此，P通道元件P2為開啟而N通道元件N3及N4為關(guān)閉，且控制信號PC為高準位。在時鐘信號CLK被驅(qū)動至低準位后，運算完整信號EC被驅(qū)動至高準位，因此P通道元件P2為關(guān)閉而N通道元件N3及N4為開啟，因此經(jīng)由N通道元件N3傳遞頂信號TOP來維持控制信號PC為高準位。P通道元件P3及N通道元件N5為關(guān)閉因此在輸出信號Q提供一三態(tài)狀態(tài)，其藉由維持電路225來維持其先前的狀態(tài)。在此實施例的說明中，輸出信號Q在時間T0初始為一高邏輯狀態(tài)，且反向輸出信號QB為低準位。另外數(shù)據(jù)信號DATA顯示的初始為高準位。
一運算周期開始于每個時鐘信號CLK的上升邊緣，而結(jié)束于運算完整信號EC的下一下降邊緣。運算完整信號EC亦可被認為是反向延遲時鐘信號。運算周期由延遲反向邏輯209延遲的量來定義。時鐘信號CLK在下一時間T1時會上升，此時P通道元件P1關(guān)閉且N通道元件N2及N5開啟，藉此初始一第一運算周期231。在運算周期期間，頂信號TOP的狀態(tài)由動態(tài)求值器205運算數(shù)據(jù)信號DATA來決定。在動態(tài)求值器205的實施例的說明中，數(shù)據(jù)信號DATA在時間T1為高準位，其會導致動態(tài)求值器205在運算周期期間231中運算將頂信號TOP下拉至低準位因而將N通道元件N6關(guān)閉。由于運算完整信號EC在運算周期231期間中仍為高準位，因此頂信號TOP的狀態(tài)會經(jīng)由N通道傳遞元件N3傳遞至控制信號PC，控制信號PC也下拉為低準位而開啟P通道元件P3。假設(shè)外加邏輯215在運算周期期間中引導電壓源VDD至P通道元件P3的源極，則輸出信號Q會被上拉為高準位(或是維持在高準位)以及反向輸出信號QB會被下拉至低準位(或是維持在低準位)。
經(jīng)由延遲反向邏輯209在時間T2延遲周期期滿，則運算完整信號EC會轉(zhuǎn)為低準位，因而關(guān)閉N通道元件N3及N4且開啟P通道元件P2。在時間T2時，當運算完整信號EC轉(zhuǎn)為低準位時，則運算周期231就會結(jié)束。在時間T2后的任何一點，數(shù)據(jù)信號DATA可以改變而不影響電路200的反向輸出信號QB。因此，在時間T2時，控制信號PC會再次經(jīng)由P通道元件P2被電壓源VDD拉至高準位，故P通道元件P3被關(guān)閉。當時鐘信號CLK為高準位的半個周期循環(huán)時，維持電路225會維持輸出信號Q為高準位，而反向器223會維持反向輸出信號QB為邏輯低準位。為了說明，圖2B在時間T3時描繪數(shù)據(jù)信號DATA為低準位。由于N通道元件N2仍然是開啟的，頂信號TOP的狀態(tài)暫時為不確定或是未知的，其以陰影區(qū)域233表示。而在此段時間內(nèi)頂信號TOP的狀態(tài)或是真實的狀態(tài)由動態(tài)求值器205的組成來決定。在下一時間T4時，當時鐘信號CLK的下一下降邊緣發(fā)生時，其會將N通道元件N2關(guān)閉而將P通道元件P1開啟，使得頂信號TOP再次經(jīng)由P通道元件P1被電壓源VDD預充至高準位。不論從時間T3到時間T4的數(shù)據(jù)信號DATA及頂信號TOP如何轉(zhuǎn)變，由于運算完整信號EC維持低準位，N通道元件N3及N4為關(guān)閉的且控制信號PC被拉至高準位而關(guān)閉P通道元件P3，使得輸出信號Q及反向輸出信號QB的狀態(tài)經(jīng)由維持電路225及反向器223維持穩(wěn)定且沒有改變。
時間T4時，時鐘信號CLK轉(zhuǎn)為低準位因而關(guān)閉N通道元件N5。時間T5時，運算完整信號EC轉(zhuǎn)為高準位而開啟N通道元件N3，使得頂信號TOP的狀態(tài)再次經(jīng)由N通道傳遞元件N3被傳遞至控制信號PC，其保持控制信號PC為高準位且使P通道元件P3關(guān)閉。雖然N通道元件N4為開啟的狀態(tài)，但由于N通道元件N5為關(guān)閉的，因此，輸出信號Q及反向輸出信號QB維持穩(wěn)定且沒有改變。
在時間T6時，開始于時鐘信號CLK的下一上升邊緣的操作實質(zhì)上是相同的。然而，在此狀況中，數(shù)據(jù)信號DATA在上一時鐘信號CLK的上升邊緣時為高準位，但在目前則為低準位且與時鐘信號CLK在時間T6時幾乎同時間拉至高準位。當運算完整信號EC轉(zhuǎn)為低準位時，由于數(shù)據(jù)信號DATA在第二運算周期235期間(從時間T6至下一時間T7)為高準位，因此數(shù)據(jù)信號DATA可被動態(tài)求值器205以足夠的時間適當?shù)倪\算，故輸出信號Q及反向輸出信號QB信號可被設(shè)定為適當?shù)臓顟B(tài)。在此方法中，熟悉此項技術(shù)者可了解到即使時鐘信號CLK在初始運算周期時，數(shù)據(jù)信號DATA在幾乎相同的時間下轉(zhuǎn)態(tài)，邏輯功能仍能被成功的運算，因此設(shè)定時間實際上為零。
在第三運算周期237期間的操作亦為相似的，第三運算周期237介于在時間T8時的時鐘信號CLK的下一上升邊緣至在時間T9時的運算完整信號EC的下一下降邊緣之間。然而，在此狀況中，數(shù)據(jù)信號DATA被拉至一邏輯低準位，使得動態(tài)求值器205無法進行運算且頂信號TOP維持在高準位，其使得N通道元件N6開啟。由于運算完整信號EC仍為高準位，故N通道元件N3為開啟且頂信號TOP的高準位狀態(tài)被傳遞至控制信號PC來保持P通道元件P3關(guān)閉。在第三運算周期237期間中，時鐘信號CLK將N通道元件N5開啟且運算完整信號EC保持N通道元件N4為開啟的狀態(tài)，因此經(jīng)由堆棧的N通道元件N4、N5及N6，使得輸出信號Q在近乎時間T8時被放電至一低邏輯準位。反向輸出信號QB在接近時間T8時被反向器223設(shè)定在高準位。當運算完整信號EC在時間T9時轉(zhuǎn)為低準位時，控制信號PC經(jīng)由P通道元件P2被電壓源VDD拉至高準位(或是維持在高準位)，而N通道元件N4被關(guān)閉。因此在第三運算周期237期滿時，P通道元件P3及N通道元件N4再次顯示一三態(tài)狀態(tài)至輸出信號Q上。但是，對于剩下的循環(huán)周期部分，如同先前所描述的一類似的方式，藉由維持電路225維持輸出信號Q的狀態(tài)。在此方法中，輸出信號Q及反向輸出信號QB在運算周期期間中信號會轉(zhuǎn)換，且在運算周期期滿之后在時鐘信號CLK的循環(huán)期間維持穩(wěn)定的狀態(tài)。
經(jīng)由鎖定邏輯213，寄存動作在當運算完整信號EC轉(zhuǎn)為低準位時的期滿的運算周期完成。運算完整信號EC轉(zhuǎn)為低準位時會關(guān)閉N通道元件N3及N4且開啟P通道元件P2，其會將控制信號PC拉至高準位而將P通道元件P3關(guān)閉。因此，當時鐘信號CLK為高準位時，在第一個半時鐘循環(huán)周期期間，輸出信號Q會與上拉元件P3及堆棧的下拉元件N4-N6隔離。當時鐘信號CLK轉(zhuǎn)為低準位的第二個半時鐘循環(huán)周期時，N通道元件N5會關(guān)閉且運算完整信號EC仍為低準位，且P通道元件P3仍是關(guān)閉因此仍維持輸出信號Q的狀態(tài)(輸出信號Q仍與上拉元件及下拉元件隔離)。同時地，P通道元件P1開啟且N通道元件N2關(guān)閉，因此，會預充頂信號TOP至一邏輯高準位。伴隨著頂信號TOP的預充電之后，運算完整信號EC會轉(zhuǎn)為高準位其會將N通道元件N3及N4開啟，因此，允許頂信號TOP的高準位狀態(tài)以維持控制信號PC的高準位。當運算完整信號EC轉(zhuǎn)為高準位時預充電的周期期滿，會開啟N通道元件N3，允許頂信號TOP的高準位狀態(tài)傳遞至控制信號PC，因此使得P通道元件P3保持為關(guān)閉的狀態(tài)。因此，無論輸入的數(shù)據(jù)信號DATA的改變與否，從每個運算周期期滿后至下個運算周期開始前，輸出信號Q及反向輸出信號QB的狀態(tài)由維持電路225來維持。
外加邏輯215能激活一功能，此功能能重設(shè)輸出信號Q或是防止輸出信號Q出現(xiàn)邏輯高準位。限制邏輯211被耦接至或是整合在延遲反向邏輯209上，在時鐘信號CLK轉(zhuǎn)為高準位時，可有效地不使運算完整信號EC也轉(zhuǎn)為高準位，因此能防止頂信號TOP代表運算功能經(jīng)由N通道元件N3傳遞至反向輸出信號QB。功能上來說，這使得設(shè)計者在需要時可在下一時鐘循環(huán)周期期間內(nèi)得以維持輸出信號Q及反向輸出信號QB的一先前的狀態(tài)。
外加邏輯215為本發(fā)明的一重要的特征，其與傳統(tǒng)動態(tài)電路比較起來能外加更多復雜的功能至整體電路200上。P通道元件P3被配置為外加邏輯215的一運算觀測器(Evaluate Strobe)，其類似于對動態(tài)求值器205提供一運算觀測的N通道元件N的方式。因此，熟習此項技術(shù)者可了解到當動態(tài)求值器205在運算周期期間被運算時，根據(jù)本發(fā)明所揭露的電路200在運算周期期間亦被有利的配置來運算外加邏輯215。當控制信號PC為低準位時，外加邏輯215被運算(例如P通道元件P3為開啟)。因此，外加邏輯215可使用P邏輯(P通道元件)組成整個獨立且復雜的功能。本發(fā)明不只是提供由動態(tài)求值器205執(zhí)行運算的寄存輸出，還有由外加邏輯215執(zhí)行運算的寄存輸出。
熟悉此項技術(shù)者可了解其優(yōu)點為外加邏輯215可用并聯(lián)的P通道元件來實施，其意義等同于在動態(tài)求值器205中以串聯(lián)的N通道元件實施。因此，根據(jù)本發(fā)明的實施例則可以實施復雜之及或功能(AND-OR Function)且不會產(chǎn)生與堆棧串聯(lián)元件有關(guān)的問題，例如基體效應(yīng)(Body Effect)等。
圖3為一簡易快速的動態(tài)寄存器300的示意圖，其類似于動態(tài)邏輯寄存器200，其中把動態(tài)求值電路205以單一的N通道元件N1所取代，延遲反向邏輯209被一組串聯(lián)的五個反向器301所取代，且限制邏輯211及外加邏輯215被移除?？闪私獾降氖?，限制邏輯及/或外加邏輯可被加入該簡易快速邏輯寄存器300中，且在設(shè)定時間或數(shù)據(jù)至輸出(Data-to-Output)的時間上沒有明顯的影響。在本發(fā)明的一特定實施例中使用一0.15微米(Micron)的制程來實施此簡易快速動態(tài)寄存器300，此串聯(lián)的五個反向器301全部會產(chǎn)生大約為100微微秒(Picoseconds，ps)的一運算周期，其中，設(shè)定時間為零且時鐘至輸出(Colck-to-Out)的反應(yīng)大約為60微微秒。
圖4為說明根據(jù)本發(fā)明的一實施例的動態(tài)地寄存一輸出信號方法的流程圖。如圖4所示由第一區(qū)塊401開始操作，其中當一時鐘信號在一第一邏輯狀態(tài)時，一第一節(jié)點被預設(shè)(Preset)。例如在前述的實施例中，當時鐘信號CLK為低準位時，則提供頂信號TOP的節(jié)點207會被預充至高邏輯準位的狀態(tài)。操作繼續(xù)進行至下一區(qū)塊403，其中當時鐘信號CLK轉(zhuǎn)變至一第二邏輯狀態(tài)時，運算一功能以控制該第一節(jié)點的邏輯狀態(tài)。繼續(xù)先前的例子，當時鐘信號CLK被設(shè)為高準位時，動態(tài)求值器205會依據(jù)一或多個輸入數(shù)據(jù)信號來運算一邏輯功能。當頂信號TOP被放電至低準位時，該功能會被運算，否則當頂信號TOP保持在高準位時，此時功能不會被運算。
在下一區(qū)塊405中，時鐘信號被延遲及反向以提供一延遲反向時鐘信號。例如，延遲反向邏輯209以延遲時鐘信號CLK來提供運算完整信號EC。配置此時鐘延遲的期間用以提供最小的延遲是為了必須確定能完成要運算的功能。在一同步的管線結(jié)構(gòu)中，例如一管線化微處理器或是類似者，其各級電路的延遲可能會因各級電路對應(yīng)的功能不同而不同?；蛘?，在串聯(lián)的各級電路中，一般的延遲也可根據(jù)用以運算最長期間(Longest-Duration)的邏輯運算的最小時間來決定。此延遲期間建立在一運算周期，該運算周期開始于時鐘信號的運作轉(zhuǎn)態(tài)(例如時鐘信號的上升邊緣)，且結(jié)束于反向延遲時鐘信號的對應(yīng)的下一轉(zhuǎn)態(tài)(例如運算完整信號EC的下一下降邊緣)。
在下一區(qū)塊407中，輸出節(jié)點的邏輯狀態(tài)根據(jù)在運算周期期間被決定的第一節(jié)點的邏輯狀態(tài)而鎖定。參考動態(tài)邏輯寄存器200，當項信號TOP在運算周期期間維持在高準位時，輸出信號Q會被鎖定在低準位，以及當頂信號TOP在運算周期期間被下拉至低準位時，輸出信號Q會被鎖定在高準位。在下一區(qū)塊409中，輸出節(jié)點(例如輸出信號Q)的邏輯狀態(tài)在每一運算周期期滿至下一運算周期開始之間維持不變。在此方法中，一旦邏輯狀態(tài)在每一運算周期期間被決定后，輸出的狀態(tài)會被維持至下一運算周期以確定輸出信號的完整性而不會受輸入數(shù)據(jù)信號的變動影響。在最后的區(qū)塊411中，輸出的節(jié)點被緩沖及反向以驅(qū)動下一級的輸入端。
根據(jù)本發(fā)明一實施例的動態(tài)邏輯寄存器，其提供一可明顯減少輸入數(shù)據(jù)的保持時間的一動態(tài)電路的速度及運算的結(jié)構(gòu)，以及保留一寄存器的輸出數(shù)據(jù)的特性。此動態(tài)邏輯寄存器亦顯示一零設(shè)定時間、一非常短的保持時間以及一微小的時鐘至輸出時間(Nominal Clock-to-Output Time)，因此其速度會比將鎖定器置于邏輯求值器之前或是之后的結(jié)構(gòu)還要快速。將一延遲及反向形式的時鐘信號(例如運算完整信號EC)與一鎖定機制結(jié)合以提供一相當短的運算間隔，其中在此相當短的運算間隔內(nèi)，動態(tài)求值器的輸出(例如頂信號TOP)被允許傳遞至一預備輸出節(jié)點上(例如輸出信號Q)。在此運算間隔后，當時鐘信號為高準位的半周期循環(huán)期間，輸出堆棧元件(例如P通道元件P3、N通道元件N4、N5及N6)會一同運作，當隨后時鐘信號為低準位及高準位的半周期循環(huán)間，輸出堆棧元件(例如P通道元件P3、N通道元件N4、N5及N6)會顯示一三態(tài)狀態(tài)至該預備輸出節(jié)點。一維持電路維持在此運算間隔內(nèi)呈現(xiàn)的該預備輸出節(jié)點的狀態(tài)。一緩沖器或是反向器或是其類似的元件可根據(jù)該預備輸出節(jié)點的狀態(tài)來驅(qū)動一輸出信號。
根據(jù)本發(fā)明的一動態(tài)邏輯寄存的機制，其可提供復雜的邏輯運算功能的鎖定輸入及寄存輸出的功能。另外，由于本發(fā)明移除了在鎖定—邏輯—鎖定(LATCH-LOGIC-LATCH)的結(jié)構(gòu)中設(shè)定時間的需求，因此數(shù)據(jù)至輸出(Data-to-Output)的時間特性明顯的減少。此動態(tài)邏輯寄存的機制對于比現(xiàn)今架構(gòu)還要快速的簡單到復雜的邏輯運算功能提供了鎖定的輸入端及寄存的輸出端。當使用于一高度仰賴寄存器將數(shù)據(jù)傳送至各級電路間的管線化結(jié)構(gòu)中，本發(fā)明所揭露的一種動態(tài)寄存器其可使整體裝置的運作速度明顯的提升。
雖然，本發(fā)明以較佳實施例來做詳細的描述，但其它的較佳實施例及變化為可能且可預期的。例如，動態(tài)求值器依設(shè)計者設(shè)計其可以簡單或是非常復雜。熟悉本技術(shù)領(lǐng)域者可了解到限制邏輯211及外加邏輯215可省略不用或是以任何適當?shù)姆绞綄嵤?。此外，雖然本發(fā)明所揭露的實施方式利用金屬氧化半導體(MOS)型態(tài)的元件，其包括了互補式金屬氧化半導體及類似的元件如NMOS與PMOS晶體管等，惟其依然可以利用類似態(tài)樣或模擬的技術(shù)型態(tài)與架構(gòu)來實施，例如雙極性元件或是類似的元件等等。
最后，雖然本發(fā)明為實現(xiàn)本發(fā)明的目的的最佳模式，惟熟習此項技術(shù)者應(yīng)該了解到的是，其在不脫離如權(quán)利要求所定義的本發(fā)明的精神及范圍的下，其可立即使用所揭露的觀念及特定的具體實施例當作基礎(chǔ)，來進行與本發(fā)明的目的相同的設(shè)計或修改其它結(jié)構(gòu)。
權(quán)利要求
1.一種動態(tài)邏輯寄存器，其特征在于，包含一操作數(shù)件互補對，相對應(yīng)到一時鐘信號；一動態(tài)求值器，其在一預充節(jié)點上耦接在該操作數(shù)件互補對之間，其根據(jù)至少一輸入的數(shù)據(jù)信號來運算一功能；一延遲反向邏輯，用以接收該時鐘信號且輸出一運算完整信號其為該時鐘信號的一延遲及反向的形式；一鎖定邏輯，相對應(yīng)到該時鐘信號、該運算完整信號以及該預充節(jié)點，其在該時鐘信號的一操作邊緣及該運算完整信號的下一邊緣之間的一運算周期期間，根據(jù)該預充節(jié)點的狀態(tài)來控制一輸出節(jié)點的狀態(tài)，否則，在該輸出節(jié)點上呈現(xiàn)一三態(tài)狀態(tài)；以及一維持電路耦接至該輸出節(jié)點。
2.如權(quán)利要求1所述的動態(tài)邏輯寄存器，其中該操作數(shù)件互補對包含一P通道元件，其具有一柵極用以接收該時鐘信號、一漏極耦接至一電壓源以及一源極耦接至該預充節(jié)點；以及一N通道元件，其具有一柵極用以接收該時鐘信號、一漏極耦接至該動態(tài)求值器以及一源極耦接至接地端。
3.如權(quán)利要求1所述的動態(tài)邏輯寄存器，其中該延遲反向邏輯選自下列的一至少一個反向器、一組串聯(lián)的反向器。
4.如權(quán)利要求1所述的動態(tài)邏輯寄存器，更進一步包含一限制邏輯，該限制邏輯被耦接至該延遲反向邏輯且用來操作以維持該輸出節(jié)點的一先前狀態(tài)，以及更進一步包含一輸出緩沖器/反向器，該輸出緩沖器/反向器具有一輸入端耦接至該輸出節(jié)點以及一輸出端耦接至一反向的輸出節(jié)點。
5.如權(quán)利要求1所述的動態(tài)邏輯寄存器，其中該鎖定邏輯包含一N通道傳遞元件，其具有一柵極用以接收該運算完整信號、一漏極耦接至該預充節(jié)點以及一源極耦接至一上拉控制節(jié)點；一第一P通道上拉元件，其具有一柵極用以接收該運算完整信號、一漏極耦接至一電壓源以及一源極耦接至該上拉控制節(jié)點；一第二P通道上拉元件，其具有一柵極耦接至該上拉控制節(jié)點、一漏極耦接至該電壓源以及一源極耦接至該輸出節(jié)點；以及復數(shù)個N通道下拉元件，其耦接至該輸出節(jié)點及接地端之間，且被該運算完整信號、該時鐘信號以及該預充節(jié)點控制。
6.如權(quán)利要求5所述的動態(tài)邏輯寄存器，其中該復數(shù)個N通道下拉元件包含一第一N通道下拉元件，其具有一柵極用以接收該運算完整信號、一漏極耦接至該輸出節(jié)點以及一源極；一第二N通道下拉元件，其具有一柵極用以接收該時鐘信號、一漏極耦接至該第一N通道下拉元件的該源極以及一源極；以及一第三N通道下拉元件，其具有一柵極耦接至該預充節(jié)點、一漏極耦接至該第二N通道下拉元件的該源極以及一源極耦接至接地端。
7.如權(quán)利要求5所述的動態(tài)邏輯寄存器，更進一步包含一外加邏輯，該外加邏輯被耦接在該電壓源及該第二P通道上拉元件之間，其用來防止該輸出節(jié)點的一選定的狀態(tài)。
8.一種動態(tài)鎖定電路，其特征在于，包含一動態(tài)電路，其當一時鐘電路為低準位時，預充一第一節(jié)點，以及當該時鐘信號轉(zhuǎn)為高準位時，計算一功能以控制該第一節(jié)點的狀態(tài)；一延遲反向器，用以接收該時鐘信號，以提供一反向延遲時鐘信號；一鎖定電路，其耦接至該動態(tài)電路及該延遲反向器上，該鎖定電路在一運算周期期間內(nèi)，根據(jù)該第一節(jié)點的狀態(tài)來控制一輸出節(jié)點的狀態(tài)，否則，呈現(xiàn)一三態(tài)到該輸出節(jié)點上，其中該運算周期是開始于當該時鐘信號轉(zhuǎn)為高準位時而結(jié)束于當該反向延遲時鐘信號下一次轉(zhuǎn)為低準位；以及一維持電路，其耦接至該輸出節(jié)點上。
9.如權(quán)利要求8所述的動態(tài)鎖定電路，其中該動態(tài)鎖定電路包含一P通道元件，其耦接至該第一節(jié)點上，當該時鐘信號為低準位時，其預充該第一節(jié)點；一邏輯電路，其耦接至該第一節(jié)點上，其運算該功能；以及一N通道元件，其耦接至該邏輯電路上，當該時鐘信號轉(zhuǎn)為高準位時，其可使該邏輯電路運算該功能。
10.如權(quán)利要求8所述的動態(tài)鎖定電路，其中該延遲反向器包含一組串聯(lián)的反向器。
11.如權(quán)利要求8所述的動態(tài)鎖定電路，其中該鎖定電路包含一N通道元件，當該反向延遲時鐘信號為高準位時，該N通道元件耦接至一第二節(jié)點至該第一節(jié)點上；一P通道元件，當該反向延遲時鐘信號為低準位時，該P通道元件將該第二節(jié)點拉至高準位；以及一堆棧元件，其耦接至該輸出節(jié)點，該堆棧元件包含一上拉元件及復數(shù)個下拉裝置，當該第二節(jié)點為低準位時，該上拉元件用來將該輸出節(jié)點拉至高準位，而在該運算周期期間，當該第一節(jié)點為高準位時，該復數(shù)個下拉裝置將該輸出節(jié)點拉至低準位。
12.如權(quán)利要求8所述的動態(tài)鎖定電路，更進一步包含限制邏輯，該限制邏輯被耦接至該延遲反向器上，且一在該鎖定電路內(nèi)所提供的外加邏輯用以預防該輸出節(jié)點的一預定邏輯狀態(tài)。
13.一種動態(tài)寄存一輸出信號的方法，包含當一時鐘信號在一第一邏輯狀態(tài)中來預設(shè)一第一節(jié)點；當該時鐘信號轉(zhuǎn)變?yōu)橐坏诙壿嫚顟B(tài)時，動態(tài)地運算一功能用以控制該第一節(jié)點的狀態(tài)；延遲及反向該時鐘信號以提供一延遲反向時鐘信號；根據(jù)在一運算周期期間內(nèi)所決定的該第一節(jié)點的該邏輯狀態(tài)鎖定一輸出節(jié)點的一邏輯狀態(tài)，其中該運算周期開始于當該時鐘信號轉(zhuǎn)變?yōu)樵摰诙壿嫚顟B(tài)，而結(jié)束于當該延遲反向時鐘信號的下一對應(yīng)的轉(zhuǎn)換；以及在各個運算周期之間維持該輸出節(jié)點的該邏輯狀態(tài)。
14.如權(quán)利要求13所述的動態(tài)寄存一輸出信號的方法，其中該預設(shè)一第一節(jié)點包含預充該第一節(jié)點至一高邏輯狀態(tài)，以及其中該維持該輸出節(jié)點的該邏輯狀態(tài)包含呈現(xiàn)一三態(tài)狀態(tài)到該輸出節(jié)點且耦接一維持電路至該輸出節(jié)點。
15.如權(quán)利要求13所述的動態(tài)寄存一輸出信號的方法，更包含緩沖及反向該輸出節(jié)點。
16.如權(quán)利要求13所述的動態(tài)寄存一輸出信號的方法，該第一邏輯狀態(tài)為一低邏輯狀態(tài)且該第二邏輯狀態(tài)為一高邏輯狀態(tài)，其中該鎖定一輸出節(jié)點的的一邏輯狀態(tài)，包含當該延遲反向時鐘信號為一高邏輯狀態(tài)時，傳遞該第一節(jié)點的一邏輯狀態(tài)至一上拉控制節(jié)點；當該延遲反向時鐘信號在一低邏輯狀態(tài)時，將該上拉控制節(jié)點拉至一高邏輯狀態(tài)；當該上拉控制節(jié)點在低邏輯狀態(tài)時，將該輸出節(jié)點拉至一高邏輯狀態(tài)；以及當該第一節(jié)點在一運算周期期間內(nèi)為一高邏輯狀態(tài)時，將該輸出節(jié)點拉至一低邏輯狀態(tài)。
全文摘要
一動態(tài)邏輯寄存器，包含一動態(tài)電路、一延遲反向器、一鎖定電路以及一維持電路。當一時鐘信號為低準位時，此動態(tài)邏輯電路會預充一預充節(jié)點，而當此時鐘信號轉(zhuǎn)為一高準位時，則會運算一功能來控制此預充節(jié)點的狀態(tài)。該延遲反向器提供一反向及延遲的時鐘信號。而該鎖定電路在一運算周期期間，依據(jù)該預充節(jié)點來控制一輸出節(jié)點的狀態(tài)，其中該運算周期會在時鐘信號轉(zhuǎn)為高準位時開始，而會在下次反向延遲時鐘信號轉(zhuǎn)為低準位時結(jié)束。此鎖定電路顯示一三態(tài)狀態(tài)至輸出節(jié)點上，且該維持電路在各個運算周期之間維持輸出節(jié)點的狀態(tài)。該寄存器其設(shè)定時間可趨近為零且其數(shù)據(jù)－輸出的時間很短，故速度非?？欤铱杀皇褂迷谝还芫€系統(tǒng)的各級電路之間。
文檔編號G06F7/48GK1581061SQ200410063880
公開日2005年2月16日 申請日期2004年7月14日 優(yōu)先權(quán)日2003年12月5日
發(fā)明者詹姆士R·倫伯格 申請人:智權(quán)第一公司