專利名稱：模擬信號處理電路、其數據寄存器重寫方法及其數據通信方法
技術領域：
本發(fā)明涉及例如，從由微機等構成的控制器側通過串行通信訪問其內部的寄存器來進行控制，進行各種模擬信號處理用的所謂模擬信號處理電路(Analog Signal ProcessorASP)，尤其涉及對該模擬信號處理電路進行設定數據的重寫的數據寄存器重寫方法，進一步涉及所用的數據通信方法。
背景技術：
通常，模擬信號處理電路(ASP)作為模擬信號處理用LSI，例如，在以光盤裝置為代表的各種裝置中，通過作為系統(tǒng)控制器的微機等進行控制，且以各種模擬信號處理為目的，而被廣泛采用。
即，ASP中，設定在其內部存儲例如模擬放大器的增益和偏置的設定、根據各盤的種類切換電路構成用的各種選擇器的設定、進一步，控制功能的有效/無效用的開關設定等多種設定狀態(tài)和設定值的寄存器。另外，將這些設定狀態(tài)和設定值分配在ASP的內部寄存器的不同地址上，為了設定/改變這些設定狀態(tài)和設定值，通常，通過串行通信從外部控制器提供選擇寄存器用的地址和設定值數據。
附圖16是表示在為上述現有技術的ASP(LSI)與設定控制其用的控制微機之間進行的串行通信的示意框圖。即，ASP(LSI)通常由分割了多個區(qū)域(地址)的寄存器和串行通信用的接口(SCI)構成，另一方面，例如，在由微機等構成的控制器側設定控制微機與串行通信用的接口(SCI)。并且，在該ASP和控制器之間進行串行通信的信號通常由表示通信的有效期間、選擇作為對象的LSI用的使能信號“SEN”，提供數據的鎖存定時用的同步時鐘信號“SCK”和作為設定值數據的串行數據信號“SDT”構成。另外，這些使能信號“SEN”和同步時鐘信號“SCK”是上述控制器側輸出的信號。另外，該圖16所示的串行數據表示一條信號線兼作數據的輸入輸出方式的一例，但是除此之外，還已知輸入和輸出分離，即，由兩條信號線構成的方法。
附圖17是表示上述圖16所示的同步串行通信的定時圖的一例的圖。這里，使能信號“SEN”是正邏輯，由該“H(高)”電平表示通信的有效期間，且，由該信號的上升沿表示通信開始，另一方面，由其下降沿表示通信的終止。將該期間設為串行通信單位。
這種同步串行通信中，發(fā)送(控制側)在同步時鐘“SCK”的下降沿上輸出串行數據“SDT”，另一方面，接收(ASP)側，在同步時鐘“SCK”的上升沿上取得串行數據“SDT”的數據。另外，由各個LSI的規(guī)格來決定這些使能信號“SEN”和同步時鐘“SCK”的極性、同步時鐘“SCK”的頻率、信號設置(set up)時間和保持時間等的定時。
并且，由于表示上述結構的控制系統(tǒng)的目的是作為對象的模擬信號處理電路(ASP)LSI向內部寄存器的訪問，所以在上述控制器側生成了選擇寄存器用的地址和寄存器中存儲的數據后，需要發(fā)送這些數據和地址。進一步，為了可進行雙向通信，即，可以同時讀/寫訪問寄存器，還需要表示串行數據的通信方向的信息。另外，為了微機控制該模擬信號處理電路(ASP)而使用的同步串行通信的通信協議中，通常，多數以8比特為單位(幀)，而發(fā)送其整數倍的串行數據。例如，上述圖17所示的串行數據“SDT”中，表示在其前端追加表示通信方向的1個比特(R/W)，地址為7比特，寄存器的數據為8比特，總共由16比特的信號構成的通信協議的例子。
另外，這里，雖然是在時間上先發(fā)送上位比特的方式(MSB First)的定時，但是，還存在先發(fā)送下位比特的方式(LSB First)。后一情況下，在8比特的幀內僅比特和順序相反，發(fā)送方向·地址的幀之后，通信數據幀的順序與上述相同。另外，若訪問對象僅為寫到LSI，則不需要表示方向的比特，數據線的方向也固定。另外，該情況下，不必要先發(fā)送地址，例如，還可采用以數據幀、地址幀的順序發(fā)送的通信協議。
另外，雖然與本發(fā)明相關的模擬信號處理電路不同，但是例如作為在信號芯片微機中內置的接收電路的、進行串行數據通信用的電路的一例例如通過專利文獻1已知。
專利文獻1特開平6-161921號公報如上所述，模擬信號處理電路(ASP)中，多數在其內部寄存器內設定進行模擬控制用的各種設定狀態(tài)和設定值，但是如上所述，通常的寄存器以8比特長為基礎構成。即，各種設定和設定值，對每一功能，設定比特值不同，例如，上述放大器的增益和偏置需要2～5比特，但是選擇器和開關需要1～3比特，DA轉換器需要8～10比特的比特數。但是，在將各種設定狀態(tài)和設定值分別存儲在以8比特長為基礎的寄存器內(即，各寄存器)的情況下，如圖19所示，其內部寄存器110的容量變大了。因此，現有技術中，在上述8比特長的寄存器中，通常將不同的功能比特分配給多個、相同的寄存器。
另外，ASP中，多數需要該模擬信號的輸入輸出端子、外帶電阻和電容器等的部件的端子，因此，還需要限制該組件(package)的管腳數。除此之外，由于ASP中，基本上其設定功能是靜止的，所以不需要高速訪問其內部寄存器，由此，訪問寄存器采用串行通信，尤其，多數使用其中電路結構簡單且還可實現其電路規(guī)模小的所謂的時鐘同步串行通信方式。
但是，通常，由上述串行通信進行的向寄存器的訪問(設定狀態(tài)或設定值的寫入)僅通過寫、即，發(fā)送到ASP就可以了。但是，如上所述，在將多個不同的功能比特分配給相同地址的寄存器內的情況下，尤其在從同一地址內設定的多個設定和設定值中僅有選擇地重寫指定的設定和設定值，即，僅重新設定某一功能比特的情況下，在暫時讀出其寄存器的數據，并原樣保持想要設定的比特之外的比特信息的狀態(tài)下，僅更新設定對象的比特，之后，再寫回到同一寄存器內的所謂的讀·修正(modify)·寫的處理。但是，在由上述串行通信實現該讀·修正·寫處理的情況下，為了進行該處理，不僅需要發(fā)送到上述ASP，還從寄存器讀取設定內容，所以需要進行接收。
即，圖18表示為上述現有技術的系統(tǒng)中的讀·修正·寫處理，從該圖可以看出，需要進行從控制器向對象LSI的寄存器的尋址(Address)及其數據的讀出(R_Data)的步驟(Step1)、為了對該讀出數據的預定比特進行該數據的改變，由控制器內部的軟件進行的所謂的比特屏蔽運算的步驟(Step2)和將該比特屏蔽運算的結果再次向上述寄存器的地址(Address)寫入作為數據(W_Data)的步驟(Step3)的3個步驟。
如上所述，在通過串行通信，在ASP和控制器之間進行讀·修正·寫處理的情況下，不僅需要向ASP進行發(fā)送，還需要寄存器的讀所用的接收，因此，很耗時。另外，在系統(tǒng)控制器是例如具有時鐘同步串行通信接口SCI模塊的信號芯片微機的情況下，進行大于等于Mbps的高速通信是可能的，但是，在不具有相同模塊的情況下，需要使用通用端口由軟件生成塊，該情況下，其速度為幾百kbps左右，故不能進行高速通信，因此，控制器的處理速度也成為問題。
除此之外，上述現有技術中的采用數據線為雙向的3線式通信的情況下，為了避免發(fā)送接收的數據信號的沖突，要切換數據線的輸入輸出，所以還存在要求半時鐘或一個時鐘的定時規(guī)格的ASP。但是，由于微機的串行通信模塊不對應這種特殊標準的定時，所以通常使用串行通信模塊來進行發(fā)送，之后，切換端口設定，接收是使用由軟件進行的方法來得到對應。因此，該情況下，為了設定指定比特的訪問，需要進行接收(即，寄存器的讀)，而與向寄存器的單純的寫相比要耗費十倍以上的訪問時間，這是一個問題。
另外，如上所述，一般，ASP幾乎所有功能以靜止設定功能為主，故多數不需要高速訪問，因此，通過串行通信進行上述的讀·修正·寫處理不會在其處理速度上產生問題。但是，對于某一部分的功能、進而是將來ASP所需功能，仍要考慮需要上述的高速訪問功能的情況，這時，串行通信的速度成為大問題。

發(fā)明內容
因此，本發(fā)明鑒于上述現有技術的問題而作出，更具體的，其目的是提供一種通過串行通信，在模擬信號處理電路內，可高速實現對進行訪問的寄存器有選擇地進行比特設定的新結構的模擬信號處理電路，進一步，用于實現它們的數據寄存器重寫方法及其數據通信方法。
根據本發(fā)明，為實現上述本發(fā)明的目的，首先，提供了一種模擬信號處理電路，用于輸入串行信號，設定模擬設定用數據，包括保持模擬設定用數據的預定比特長的數據寄存器；地址解碼器，用于管理對上述數據寄存器的訪問；從上述輸入的串行信號中，抽出指定上述數據寄存器的地址用的地址信號、寫入上述數據寄存器的指定后地址上的數據信號、和用于對上述數據寄存器的被指定的地址的指定比特加以指示的屏蔽信號的單元；通過上述抽出單元抽出的上述地址信號、上述地址信號和上述屏蔽信號，有選擇地對上述數據寄存器的上述指定地址上的上述經指示的指定的比特的數據進行重寫的單元。
另外，本發(fā)明中，上述模擬信號處理電路中，上述重寫單元根據上述數據信號和上述屏蔽信號的邏輯運算，對寫入到上述數據寄存器的上述被指定的地址中的數據進行邏輯運算處理，進一步，上述重寫單元優(yōu)選進行AND和OR邏輯運算。
另外，本發(fā)明中，上述模擬信號處理電路中，上述輸入的串行信號優(yōu)選進一步包括用于對應執(zhí)行的邏輯運算進行指定的信號，上述重寫單元對上述數據信號和上述屏蔽信號執(zhí)行由上述邏輯運算指定信號指定的邏輯運算，并寫入到上述數據寄存器的上述被指定的地址上，另外，上述抽出單元優(yōu)選包括移位寄存器。進一步，本發(fā)明中，上述抽出單元優(yōu)選進一步包括輸入上述地址信號并加以保持的地址寄存器、輸入上述數據信號并加以保持的數據寄存器和輸入上述屏蔽信號進行保持的屏蔽寄存器。
根據本發(fā)明，仍為了實現上述目的，提供了一種模擬信號處理電路的數據寄存器重寫方法，通過來自外部的串行通信，將用于對模擬設定用數據進行設定的數據輸入到模擬信號處理電路中，并對該模擬信號處理電路內設定的預定比特長的、在數據寄存器內保持的模擬設定用數據進行重寫，包括步驟從所輸入的串行信號中抽出用于指定上述數據寄存器的地址的地址信號、寫入到上述數據寄存器的被指定的地址上的數據信號、和用于對上述數據寄存器的指定后的指定比特加以指示的屏蔽信號；通過上述地址信號、上述數據信號和上述屏蔽信號，有選擇地對上述數據寄存器地上述被指定的地址中的所指示的指定比特的數據進行重寫。
另外，本發(fā)明中，在上述數據寄存器重寫方法中，優(yōu)選根據上述數據信號和上述屏蔽信號的邏輯運算，對寫入到上述數據寄存器的上述被指定的地址上的數據進行邏輯運算處理。進一步，優(yōu)選上述數據信號和上述屏蔽信號的邏輯運算是可以進行選擇的。
根據本發(fā)明，仍為了實現上述目的，提供了一種模擬信號處理電路的數據通信方法，從外部向模擬信號處理電路輸入用于對模擬設定用數據用的數據進行設定的數據，是基于用于對在該模擬信號處理電路內設定的預定比特長的數據寄存器中保持的模擬設定用數據進行重寫的串行通信的數據通信方法，將包括用于對所述數據寄存器的被指定的地址的指定比特加以指示的屏蔽信號的串行信號與用于指定所述數據寄存器的地址的地址信號和寫入到所述數據寄存器的被指定的地址上的數據信號一起進行通信。


圖1是表示本發(fā)明的第一實施方式的模擬信號處理電路的內部結構的框圖；圖2是用于表示向上述模擬信號處理電路輸入的信號結構用的波形圖；圖3是說明上述模擬信號處理電路的動作細節(jié)的說明圖；圖4是說明上述模擬信號處理電路的動作細節(jié)的說明圖；圖5是表示執(zhí)行上述模擬信號處理電路的邏輯運算用的邏輯電路部的一例的電路圖；圖6是說明上述模擬信號處理電路的串行通信方法的示意用的說明圖；圖7是表示上述模擬信號處理電路中進行串行數據通信時的各信號的定時的波形圖；圖8是表示上述第二實施方式的模擬信號處理電路的內部結構的框圖；圖9是用于表示上述第二實施方式的模擬信號處理電路的輸入信號結構用的波形圖；圖10是表示本發(fā)明的第三實施方式的模擬信號處理電路的內部機構的框圖；圖11是用于表示上述第三實施方式的模擬信號處理電路的輸入信號結構的波形圖；圖12是表示本發(fā)明的第四實施方式的模擬信號處理電路的內部結構的框圖；圖13是用于表示上述第四實施方式的模擬信號處理電路的輸入信號結構用的波形圖；圖14是表示本發(fā)明的第四實施方式的算術邏輯運算電路執(zhí)行的邏輯運算的例子的圖；圖15是表示上述第四實施方式的模擬信號處理電路的圖案表內所存儲的圖案數據的例子的圖；圖16是表示現有技術的模擬信號處理電路和設定控制其用的控制微機之間進行的串行通信的示意的框圖；圖17是表示上述圖16所示的同步串行通信的定時圖的一例的圖；圖18是表示上述現有技術系統(tǒng)中的讀·修正·寫處理的圖；圖19是表示上述現有技術的系統(tǒng)的一例的框圖。
具體實施例方式
下面，參照附圖詳細說明本發(fā)明的一實施方式。
首先，圖1通過框圖表示本發(fā)明的一實施方式的模擬信號處理電路的內部結構。即，如圖所示，該模擬信號處理電路是例如從外部的微機(微計算機)等通過串行通信訪問其內部的寄存器而進行控制，可進行各種模擬設定的模擬信號處理電路100，通過由控制電路1、移位寄存器2、具有地址寄存器(AR)3、數據寄存器(DR)4和屏蔽寄存器(MR)5的三種寄存器構成的串行通信用的接口(SCI)110、邏輯電路部6和具有地址解碼器7的寄存器8構成。
另外，上述構成中，將經圖中未示的串行通信路徑從外部輸入的表示通信有效期間、同時選擇作為對象的LSI用的使能信號“SEN”和提供數據的鎖存定時用的同步鎖存信號“SCK”輸入到構成上述串行通信用的接口(SCI)100的控制電路1中。另一方面，將作為設定值數據的串行數據信號“SDT”輸入到由上述控制電路1控制的移位寄存器2中，這里，根據暫時保持的、之后來自上述控制電路1的控制信號，傳送并保持到作為上述三種寄存器的地址寄存器(AR)3、數據寄存器(DR)4和屏蔽寄存器(MR)5中。
即，圖2表示輸入到上述控制電路1的使能信號“SEN”、同步的時鐘信號“SCK”與作為設定值數據的串行數據信號“SDT”(圖的下部)。從該圖中可以看出，作為設定值數據的串行數據信號“SDT”由表示應訪問上述寄存器8的地址的數據、即上述地址寄存器(AR)3中保持的地址數據(圖中由“a”來表示)；寫入到由上述地址數據指定的寄存器8的地址中的數據、即上述數據寄存器(DR)4內保持的設定值數據(圖中由“d”表示)和將上述設定數據d寫入到由地址數據指定的寄存器8的地址時，僅有選擇地屏蔽寫入該指定的比特的數據、即上述屏蔽寄存器(MR)5中保持的屏蔽數據(圖中由“m”表示)三種數據構成。
這里，再次回到上述圖1，將上述地址寄存器3中保持的地址數據a供給上述地址解碼器，并通過該地址數據a，對上述寄存器8的地址進行訪問。另一方面，將上述數據寄存器4中保持的設定數據d與上述屏蔽寄存器5中保持的屏蔽數據m導入例如本例中，后面要詳述的構成“AND-OR”邏輯的邏輯電路部6中，由此，執(zhí)行預定的邏輯運算處理。具體的，本例中，對根據上述地址數據a訪問的從寄存器8得到的數據“ra”使用上述數據寄存器的數據“d”和屏蔽數據“m”，來執(zhí)行由下面的邏輯運算式表示的運算。
ra’＝(ra AND m)OR d [式1]結果，對所得的[ra’]，執(zhí)行向由上述地址數據a訪問的寄存器8的地址寫入(寫)，且從上述寄存器8的指定的地址中存儲的8比特中，對由上述屏蔽數據“m”指示的指定的比特，有選擇地進行其重寫。
接著，上述中，參照圖3和圖4說明表明其結構和其動作的概要的本發(fā)明的模擬信號處理電路。
圖3表示在上述寄存器8的地址6的寄存器“R6”上設定的4種設定狀態(tài)和設定值的一例。即，地址是“6”，寄存器的名字是“R6”，自身數據為“r6”。另外，如上所述，各寄存器由8比特(圖的“7”～“0”比特)構成。并且，該寄存器R6例如表示選擇器和開關的“ON”或“OFF”狀態(tài)，所以分配由一比特構成的三種設定“S＝1”、“T＝0”、“U＝1”(這里，例如，“1”表示ON狀態(tài)，“0”表示OFF狀態(tài))，例如，分配設定放大器的增益用的由5比特(圖的“4”～“0”比特)構成的設定值“V＝7”。結果，如圖中“r6”所示，在該寄存器R6上設定作為8比特數據的“10100111”。
這里，現在考慮在上述寄存器“R6”上設定的4種設定和設定值中，特別有選擇地僅對設定放大器增益的設定值“V＝7”進行重寫，而重新設定為“V＝9”的情況。該情況下，作為上述屏蔽數據，設定“Vmask＝11100000”。另外，這里，各比特的“1”表示屏蔽有效，即，不能進行重寫，另一方面，各比特的“0”表示屏蔽無效，即，可進行重寫。另外，這時，由于將設定值“V”重新設定為“9”，所以如圖[V←9]所示，上述數據寄存器4中存儲的設定數據d為“00001001”的8比特的設定值數據。
從上面可以看出，與上述使能信號“SEN”和同步時鐘信號“SCK”一起寫入到上述控制電路1中的串行數據“SDT”如上述圖4的最下面所示，由以8比特為單位，作為表示應進行重寫的寄存器9的地址用的地址數據a的“00000110”、作為表示重寫內容的設定值數據d的“00001001”、和有選擇地指示可重寫比特的屏蔽數據m的“1110000”三幀構成。另外，在設定在上述模擬信號處理電路的外部的例如，包含構成系統(tǒng)控制器的微機的串行通信用的接口(SCI)中生成這些信號和數據。
另一方面，下面，參照圖4說明如上述具體說明的，在通過串行通信輸入使能信號“SEN”和同步時鐘信號“SCK”與包含上述地址數據a、設定數據d與屏蔽數據m的以8比特為單位的三幀構成的串行數據“SDT”構成的本發(fā)明的信號時的上述模擬信號處理電路的動作，尤其是其邏輯運算處理。
即，如上所述，模擬信號處理電路中，如上述圖1所示，將與使能信號“SEN”和同步時鐘信號“SCK”一起輸入的串行數據“SDT”暫時保存在移位寄存器2中，并通過來自控制電路1的控制輸出，移動保持在地址寄存器3、數據寄存器4和屏蔽寄存器5中。并且，通過在上述地址寄存器3中保持的作為8比特的地址數據a的“00000110”，經地址解碼器7，讀出在上述寄存器8的第6(＝00000110)地址上存儲的8比特數據的ra(＝r6)，即“10100111”，并將該讀出的數據導入到構成AND-OR邏輯的邏輯電路部6中。
另一方面，將上述數據寄存器4中存儲的數據d的“00001001”和屏蔽寄存器5中存儲的數據m的“1110000”也同樣導入到構成上述AND-OR邏輯的邏輯電路部6中，這里，對上述的8比特數據的各比特執(zhí)行由上述“式1”表示的邏輯運算。由此，如圖4所示，得到寫入到指定地址中的作為8比特數據的“ra’”，即“10101001”。即，理解為將該得到的數據ra’＝[10101001]與上述寄存器8的第6地址中存儲的8比特數據的ra＝[10100111]相比較，有選擇的將除去其上位3比特(即，設定“S＝1”、設定“T＝0”和設定“U＝1”)的剩余5比特(即，設定值“V＝7”)改變?yōu)椤癡＝9(＝01001)”而得到。
另外，附圖5表示執(zhí)行上述邏輯運算用的邏輯電路部6的一例。即，各邏輯電路，對于8比特(“0”～“7”)的各比特，由輸入上述“ra”和“m”的AND電路和輸入該AND電路的輸出與“d”的OR電路構成。
如上所述，根據上述實施方式所詳細說明的本發(fā)明的模擬信號處理電路，進一步，由此采用的串行數據通信方法，如圖6所示，在控制器側，形成帶上述比特屏蔽(Mask)的、由地址數據(Address)和設定數據(Data)構成的寄存器寫入(向寄存器的寫入)用的信號(Step1)，將其經過串行通信，送到作為對象的模擬信號處理電路(ASP)LSI中。另一方面，在對象LSI側，從上述寄存器8中讀出希望地址的數據(R_Data)，并對該讀出的數據，通過上述屏蔽數據(Mask)和設定數據(Data)，進行上述詳細描述的比特屏蔽運算處理，之后，將該運算處理后的數據再次寫入到上述寄存器8的地址中(W_Data)。即，如上述現有技術所述，在ASP和控制器之間不需要進行由串行通信進行的讀·修正·寫處理，因此，可以進行高速通信，另外，控制器側的處理速度也不是問題。
圖7表示上述實施方式中，進行串行數據通信時的各信號的定時，圖7(a)表示通常的由地址數據a、設定數據d和屏蔽數據m三種信號構成的數據的傳送定時。即，串行數據在各8比特的數據一致的定時“ta”、“td”、“tm”的定時中，裝載到寄存器AR、DR、MR中。但是，例如，在上述寄存器9的希望地址中存儲的8比特的設定數據表示一個設定值的情況下，不需要對該地址的設定數據實施屏蔽。這種情況下，從系統(tǒng)控制器側通信的串行數據不必為上述結構，例如，如圖7(b)所示，還可以僅由除屏蔽數據m之外的地址數據a和設定數據d構成。即，可在串行通信開始定時“ts”中將MR清零為“00000000”來實現。
接著，圖8表示本發(fā)明的第二實施方式的模擬信號處理電路。另外，該圖中，與上述圖1相同的符號表示同一構成要件。因此，這里，省略其詳細說明。即，該第二實施方式的模擬信號處理電路中，從圖中可以看出，代替上述屏蔽寄存器(MR)5，設定屏蔽控制用的與門(MCG)9。另外，在上述寄存器8上進一步設定預先存儲了預定的屏蔽數據的屏蔽寄存器(MR(Rm))5’。
另一方面，圖9表示從系統(tǒng)控制器側向該第二實施方式的模擬信號處理電路發(fā)送的串行數據的結構。從該圖可以看出，與上述使能信號“SEN”和同步時鐘信號“SCK”一起發(fā)送的作為設定值數據的所謂串行數據信號“SDT”在其前端設定用于對屏蔽控制的有效/無效進行設定的比特“mc”，在其后面，如圖所示，依次配置地址數據a和設定值數據d來構成。
根據上述第二實施方式的模擬信號處理電路，將地址寄存器3前端的屏蔽控制比特mc輸入到上述屏蔽控制用的與門(MCG)9的控制端子中，另一方面，從上述寄存器8讀出在該屏蔽寄存器(MR(Rm))5’內存儲的預定的屏蔽數據，并經上述屏蔽控制用與門(MCG)9輸出到AND-OR邏輯電路部6中。
這里，與上述說明的例子相同，例如，在對8比特數據的上位3比特設屏蔽有效，對下位的5比特設屏蔽無效的情況下，在上述屏蔽寄存器(MR(Rm))5’內預先存儲“Rm＝11100000”，將由串行通信傳送的地址寄存器3的前端屏蔽控制比特mc設定為有效(例如，“1”)。由此，將上述屏蔽寄存器(MR(Rm))5’內的屏蔽數據Rm經上述屏蔽控制用的與門(MCG)9輸出到AND-OR邏輯電路部6中。另一方面，在上述的屏蔽為無效的情況下，將前端屏蔽控制比特mc設為無效(例如，“0”)。由此，控制上述屏蔽控制用的與門(MCG)9，代替為上述屏蔽數據Rm(＝“11100000”)，而輸出對所有比特使屏蔽無效的屏蔽數據(＝“00000000”)。即，意味著對寄存器8的希望地址的8比特數據整體可進行通常的訪問。
這樣，根據上述第二實施方式的模擬信號處理電路，不大幅度改變由上述地址數據a和上述設定數據d構成的上述現有的串行通信數據的協議，例如，通過在地址數據a的前端(或后端)設定一比特的屏蔽控制比特mc，得到與上述實施方式所描述的模擬信號處理電路相同的動作。另外，該第二實施方式中，對從根據上述地址數據a訪問的寄存器8中得到的數據“ra”，通過數據寄存器數據d和屏蔽數據m，執(zhí)行由上述“式1”表示的邏輯運算式表示的運算與上述相同。即，根據該第二實施方式，同樣，對根據地址數據a訪問的寄存器8的地址，對由上述屏蔽控制信號mc指示的指定的比特，可有選擇地進行其內容的重寫。
接著，圖10表示本發(fā)明的第三實施方式的模擬信號處理電路。該圖中，與上述圖1相同的符號表示同一構成要件，這里，省略其詳細說明。即，該第三實施方式中，從圖中可以看出，刪除上述的屏蔽寄存器(MR)5，另一方面，在上述寄存器8中進一步設定預先存儲多個圖案的屏蔽數據(R0(MR0)～R3(MR 3))的屏蔽寄存器5”。
另外，從系統(tǒng)控制器側向該第三實施方式的模擬信號處理電路發(fā)送的串行數據的結構(數據協議)由附圖11所表示，從該圖可以看出，作為與上述使能信號“SEN”和同步時鐘信號“SCK”一起發(fā)送的設定值數據的、所謂的串行數據信號“SDT”在其前端設定用于表示選擇哪一個屏蔽數據的例如2比特的屏蔽選擇數據mi，在其后面配置地址數據a和設定值數據d來構成。
根據該第三實施方式的模擬信號處理電路，可通過上述地址寄存器3的地址數據和在其前端設定的屏蔽選擇數據mi，對上述寄存器8將希望的寄存器內存儲的數據與希望的屏蔽數據輸出到AND-OR邏輯電路部6中。另外，AND-OR邏輯電路部6進一步輸入上述數據寄存器的設定數據d，并對根據上述地址數據a訪問的從寄存器8中得到的數據“ra”，執(zhí)行由上述“式1”表示的邏輯運算式表示的運算，這仍與上述實施方式相同。即，根據該第三實施方式，與上述同樣，對根據地址數據a訪問寄存器8的地址數據，根據由上述屏蔽選擇信號mi指示的屏蔽數據，有選擇地進行其內容的重寫。
圖12表示本發(fā)明的第四實施方式的模擬信號處理電路。該圖中與上述圖1相同的符號表示同一構成要件，這里，省略其詳細說明。即，該第四實施方式中，從圖中可以看出，代替上述的屏蔽寄存器(MR)5，設定命令·比特圖案選擇寄存器11、圖案選擇用寄存器12和圖案表13，進一步，代替上述AND-OR邏輯電路部6，設定使多個運算處理有選擇可能的算術邏輯運算電路(ALU)10。另外，該算術邏輯運算電路(ALU)10的運算如后所述，由上述命令·比特圖案選擇寄存器11的一部分的“CR”中保持的3比特的數據c來進行設定。
另一方面，圖13表示從系統(tǒng)控制器側向該第四實施方式的模擬信號處理電路發(fā)送的串行數據的結構(數據協議)。即，該第四實施方式中，通常，如圖13(a)所示，作為與上述使能信號“SEN”和同步時鐘信號“SCK”一起發(fā)送的設定值數據的所謂的串行數據信號“SDT”在其前端設定由上述3比特數據構成的指示運算內容用的數據c(CR)和用于選擇應用于其運算的屏蔽數據的5比特的數據x(XR)構成的總共8比特的數據，在其后面仍配置地址數據a和設定數據d來構成。
根據上述第四實施方式的模擬信號處理電路，與上述相同，首先，將與使能信號“SEN”和同步時鐘信號“SCK”一起輸入的串行數據“SDT”暫時保存在移位寄存器2中，并通過來自控制電路1的控制輸出，分別移動保持在地址寄存器3、數據寄存器4和各個上述命令·比特圖案選擇寄存器11中。并且，通過上述地址寄存器3中保持的8比特地址數據，經地址解碼器8，讀出在上述寄存器7的希望地址中存儲的8比特的數據的ra，與數據寄存器4內保持的設定數據d同時供給算術邏輯運算電路(ALU)10的情況與上述實施方式大致相同。
并且，該第四實施方式中，將上述命令·比特圖案選擇寄存器11的上位3比特(CR)的數據c導入到上述算術邏輯運算電路(ALU)10的控制端子中，由此，設定算術邏輯運算電路所執(zhí)行的邏輯運算。另外，圖14表示由該3比特的數據c表示的命令(command)和由該命令執(zhí)行的運算(operation)。另外，同時，將上述命令·比特圖案選擇寄存器11的下位5比特(XR)的索引數據x輸入到上述圖案選擇用寄存器12中，另外，從上述圖案表13中取出由索引數據x所指示的地址上存儲的圖案數據pt。另外，圖15表示數據x和與此對應的圖案數據pt的具體例。另外，該圖案數據是與實施方式1～3所示的屏蔽數據邏輯相反的數據。表示在將多個比特分配給連續(xù)比特的條件下，從由8比特構成的屏蔽圖案邏輯得到的36個，但是，在上述圖12所示的圖案表13中存儲32個圖案來作為這36個圖案內，選擇為5比特及其以上的連續(xù)比特由下位填滿來分配的實際上使用的圖案(“pt0”～“pt31”)。
即，根據上述的第四實施方式，通過在上述串行數據信號“SDT”的地址數據a之前設定的上位3比特的數據c，有選擇地設定由上述算術邏輯運算電路(ALU)10執(zhí)行的邏輯運算，且通過其下位5比特的數據x，從多個屏蔽圖案中選擇出希望的圖案pt。由此，對于上述寄存器8內存儲的各種設定和設定值可以廣泛且靈活對應，可以僅重寫其內容的重新寫入所需要的比特。另外，上述算術邏輯運算電路(ALU)10進一步輸入上述數據寄存器的設定數據d，并對根據上述地址數據a訪問的從寄存器8得到的數據“ra”根據所設定的邏輯運算式來執(zhí)行的情況與上述相同。
另外，上述圖13(a)中表示通常的串行數據信號的結構，但是，例如在將應改變的所有比特設定為“0”或“1”的情況下，不用上述的設定數據d，這種情況下，由圖13(b)所示，在上述“SDT”中，接著上述3比特的數據c(CR)和5比特的數據x(XR)僅配置地址數據a就充分了。若以圖14的算術邏輯運算為例，“mov”、“add”、“sub”需要d，其余“not”、“clr”、“set”、“inc”、“dec”不需要d。即，根據合適采用該數據結構，在ASP和控制器之間通過串行通信，不需要進行讀·修正·寫處理，可實現更高速的通信。
<發(fā)明的效果>
如上所述，根據上述本發(fā)明的模擬信號處理電路，還有其數據寄存器重寫方法及所用的數據通信方法，不需要由現有的讀·修正·寫處理所代表的在控制器側的進行寄存器的讀出用的處理，因此，可高速實現模擬信號處理電路內對訪問的寄存器選擇的比特設定，這時，對控制器側也不增大要求處理速度。
權利要求
1.一種模擬信號處理電路，用于輸入串行信號，對模擬設定用數據進行設定，其特征在于，包括保持模擬設定用數據的預定比特長的數據寄存器；地址解碼器，用于管理對所述數據寄存器的訪問；從所述輸入的串行信號中，抽出用于指定所述數據寄存器的地址的地址信號、寫入所述數據寄存器的被指定的地址上的數據信號、和用于對所述數據寄存器的被指定地址的指定的比特加以指示的屏蔽信號的單元；通過由所述抽出單元抽出的所述地址信號、所述地址信號和所述屏蔽信號，有選擇地對所述數據寄存器的所述被指定地址上的所述經指示的指定的比特的數據進行重寫的單元。
2.根據權利要求1所述的模擬信號處理電路，其特征在于所述重寫單元根據所述數據信號和所述屏蔽信號的邏輯運算，對寫入到所述數據寄存器的所述被指定的地址上的數據進行邏輯運算處理。
3.根據權利要求2所述的模擬信號處理電路，其特征在于所述重寫單元進行AND和OR邏輯運算。
4.根據權利要求2所述的模擬信號處理電路，其特征在于所述輸入的串行信號進一步包括用于對應執(zhí)行的邏輯運算進行指定的信號，所述重寫單元對所述數據信號和所述屏蔽信號執(zhí)行由所述邏輯運算指定信號指定的邏輯運算，并寫入到所述數據寄存器的所述被指定的地址上。
5.根據權利要求1所述的模擬信號處理電路，其特征在于所述抽出單元包括移位寄存器。
6.根據權利要求1所述的模擬信號處理電路，其特征在于所述抽出單元進一步包括輸入所述地址信號并加以保持的地址寄存器、輸入所述數據信號并加以保持的數據寄存器、和輸入所述屏蔽信號并加以保持的屏蔽寄存器。
7.一種模擬信號處理電路的數據寄存器重寫方法，通過來自外部的串行通信，將用于對模擬設定用的數據進行設定的數據輸入到模擬信號處理電路中，并對該模擬信號處理電路中設定的預定比特長的、在數據寄存器內保持的模擬設定用數據進行重寫，其特征在于，包括步驟從所輸入的串行信號中抽出用于指定所述數據寄存器的地址的地址信號、寫入到所述數據寄存器的被指定的地址上的數據信號、和用于對所述數據寄存器的被指定的地址的指定比特加以指示的屏蔽信號；通過所述地址信號、所述數據信號和所述屏蔽信號，有選擇地對所述數據寄存器的所述被指定的地址中的所指示的指定比特的數據進行重寫。
8.根據權利要求7所述的模擬信號處理電路的數據寄存器重寫方法，其特征在于根據所述數據信號和所述屏蔽信號的邏輯運算，對寫入到所述數據寄存器的所述被指定的地址上的數據進行邏輯運算處理。
9.根據權利要求8所述的模擬信號處理電路的數據寄存器重寫方法，其特征在于所述數據信號和所述屏蔽信號的邏輯運算是可以選擇的。
10.一種模擬信號處理電路的數據通信方法，從外部向模擬信號處理電路輸入用于對模擬設定用數據進行設定的數據，是基于用于對在該模擬信號處理電路內設定的預定比特長的數據寄存器中所保持的模擬設定用數據進行重寫的串行通信的數據通信方法，其特征在于將包括用于對所述數據寄存器的被指定的地址的指定比特加以指示的屏蔽信號的串行信號與用于指定所述數據寄存器的地址的地址信號和寫入到所述數據寄存器的被指定的地址上的數據信號一起進行通信。
全文摘要
為了通過串行通信高速實現進行向設定寄存器的訪問的模擬信號處理電路的選擇比特設定，在模擬信號處理電路中包括地址寄存器(3)、數據寄存器(4)、屏蔽寄存器(5)與AND－OR比特運算電路(6)，通過串行通信，發(fā)送地址數據a、設定數據d、屏蔽數據m。讀出由地址數據a指定的寄存器，對每個比特AND運算屏蔽數據m，進一步，對每個比特OR運算設定數據d，并將所得的結果寫回到由地址數據所指定的寄存器(8)中。在不發(fā)送屏蔽數據部分的情況下，將所有比特設為零屏蔽數據，進行同樣的處理。
文檔編號G06F13/38GK1707456SQ20041009577
公開日2005年12月14日 申請日期2004年11月22日 優(yōu)先權日2004年6月8日
發(fā)明者辻村, 宏文 申請人:日立樂金資料儲存股份有限公司