專利名稱：動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種鎖存電路，特別是涉及一種可以顯著地降低數(shù)據(jù)輸出的時間并用于邏輯運(yùn)算中的動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路。
背景技術(shù)：
在管道體系結(jié)構(gòu)中，隨著每一個階段邏輯運(yùn)算復(fù)雜程度的增加，整個管道的復(fù)雜程度也在增加。同時，由于速度是管道結(jié)構(gòu)的一個關(guān)鍵因素，越來越多的工作需要在每個環(huán)節(jié)中用越來越少的時間來完成。為了在規(guī)定的時間內(nèi)完成任務(wù)，人們開發(fā)了許多技術(shù)。其中典型的是把工作分配到各個環(huán)節(jié)，然后在后面的環(huán)節(jié)中減少輸入信號需要的設(shè)定時間，以使前一環(huán)節(jié)有足夠的時間完成邏輯運(yùn)算工作。然而這種技術(shù)只是在復(fù)合/之后的環(huán)節(jié)中，補(bǔ)償了執(zhí)行邏輯運(yùn)算所需要的時間。換句話說，習(xí)知的技術(shù)只是處理了目前使用在管道系統(tǒng)中執(zhí)行復(fù)雜的邏輯運(yùn)算所引起的問題。然而，真正的問題在于目前的邏輯運(yùn)算電路(多路復(fù)用器，編碼器、譯碼器、位比較器等)產(chǎn)生輸出的時間耗費(fèi)太長。
邏輯運(yùn)算電路具有設(shè)定時間和保持時間的組合，是用于其輸入數(shù)據(jù)，并且邏輯運(yùn)算電路還具有時鐘到輸出時間的特色。一個特定的邏輯電路的“速度”是以它的數(shù)據(jù)到輸出時間來決定的，它等于設(shè)定時間和時鐘到輸出時間的總和。在管道系統(tǒng)中，每個環(huán)節(jié)中慢速邏輯運(yùn)算單元導(dǎo)致的延遲最后會累加起來，這就使整個系統(tǒng)的運(yùn)行速度比預(yù)想中的還要慢。
由此可見，上述現(xiàn)有的邏輯運(yùn)算電路在結(jié)構(gòu)、方法與使用上，顯然仍存在有不便與缺陷，而亟待加以進(jìn)一步改進(jìn)。為了解決邏輯運(yùn)算電路存在的問題，相關(guān)廠商莫不費(fèi)盡心思來謀求解決之道，但長久以來一直未見適用的設(shè)計被發(fā)展完成，而一般產(chǎn)品又沒有適切的結(jié)構(gòu)能夠解決上述問題，此顯然是相關(guān)業(yè)者急欲解決的問題。
有鑒于上述現(xiàn)有的邏輯運(yùn)算電路存在的缺陷，本發(fā)明人基于從事此類產(chǎn)品設(shè)計制造多年豐富的實務(wù)經(jīng)驗及專業(yè)知識，并配合學(xué)理的運(yùn)用，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新的動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路，能夠改進(jìn)一般現(xiàn)有的邏輯運(yùn)算電路，使其更具有實用性。經(jīng)過不斷的研究、設(shè)計，并經(jīng)反復(fù)試作樣品及改進(jìn)后，終于創(chuàng)設(shè)出確具實用價值的本發(fā)明。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種新型結(jié)構(gòu)的動態(tài)邏輯歸零鎖存器，所要解決的技術(shù)問題是使其可以提高系統(tǒng)的操作速度，從而更加適于實用。
本發(fā)明的另一目的在于，提供一種新型結(jié)構(gòu)的動態(tài)鎖存電路，所要解決的技術(shù)問題是使其可以實現(xiàn)不同的邏輯功能，從而更加適于實用。
本發(fā)明的再一目的在于，提供一種新的動態(tài)邏輯歸零鎖存方法，所要解決的技術(shù)問題是使其可以提高系統(tǒng)操作的速度，從而更加適于實用。
本發(fā)明的目的及解決其技術(shù)問題是采用以下技術(shù)方案來實現(xiàn)的。依據(jù)本發(fā)明提出的一種動態(tài)邏輯歸零(RTZ)鎖存器，其包括一互補(bǔ)運(yùn)算器件對，用以響應(yīng)一時鐘信號；一動態(tài)運(yùn)算電路，耦接該互補(bǔ)運(yùn)算器件對之間的一預(yù)充電節(jié)點(diǎn)上，是依據(jù)至少一輸入數(shù)據(jù)信號來執(zhí)行一邏輯功能；一延時反向邏輯，是接收該時鐘信號，并將該時鐘信號進(jìn)行延時和反向而輸出一運(yùn)算完成信號；一鎖存邏輯，是響應(yīng)該運(yùn)算完成信號和該預(yù)充電節(jié)點(diǎn)的狀態(tài)，以在該時鐘信號的有效緣和該運(yùn)算完成信號的跳變緣間的一運(yùn)算周期內(nèi)，依據(jù)該預(yù)充電節(jié)點(diǎn)的狀態(tài)來決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，并且在兩個運(yùn)算周期之間將該輸出節(jié)點(diǎn)歸零。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實現(xiàn)。
前述的動態(tài)邏輯歸零鎖存器，其中所述的互補(bǔ)運(yùn)算器件對包括一P溝道器件，其門極耦接該時鐘信號，其漏極和源極是耦接在一電壓源和該預(yù)充電節(jié)點(diǎn)之間；以及一N溝道器件，其閘級是接收該時鐘信號，其漏極和源極則耦接在該動態(tài)運(yùn)算電路和接地之間。
前述的動態(tài)邏輯歸零鎖存器，其中所述的延時反向邏輯是由多數(shù)個反向器所串接而成。
前述的動態(tài)邏輯歸零鎖存器，其中所述的鎖存邏輯包括一N溝道過渡器件，其門極是接收該運(yùn)算完成信號，而其漏極和源極則耦接在該預(yù)充電節(jié)點(diǎn)和一上拉控制節(jié)點(diǎn)之間；第一P溝道上拉器件，其門極是接收該運(yùn)算完成信號，而其漏極和源極耦接在一電壓源和該上拉控制節(jié)點(diǎn)之間；第二P溝道上拉器件，其門極耦接該上拉控制節(jié)點(diǎn)，而其漏極和源極耦接在該電壓源和該輸出節(jié)點(diǎn)節(jié)點(diǎn)之間；以及一N溝道下拉器件，其門極耦接該上拉控制節(jié)點(diǎn)，而其漏極和源極則耦接在該上拉控制節(jié)點(diǎn)和接地之間。
前述的動態(tài)邏輯歸零鎖存器，更包括一附加邏輯和一附加互補(bǔ)邏輯，其中該附加邏輯耦接該電壓源和該第二P溝道上拉器件之間，而該附加互補(bǔ)邏輯耦接在該輸出節(jié)點(diǎn)和地之間，且該附加邏輯和該附加互補(bǔ)邏輯是共同操作用來防止該輸出節(jié)點(diǎn)的特定的狀態(tài)。
前述的動態(tài)邏輯歸零鎖存器，更包括一無足鎖存多米諾電路，其輸入是耦接該輸出節(jié)點(diǎn)和一寄存器輸出節(jié)點(diǎn)，用以提供一寄存器輸出信號。
前述的動態(tài)邏輯歸零鎖存器，其中所述的無足鎖存多米諾電路包括一第一P溝道器件，其門極耦接該時鐘信號，而其漏極和源極則耦接在一電壓源和一控制節(jié)點(diǎn)之間；一第一N溝道器件，其門極耦接該輸出節(jié)點(diǎn)，而其漏極和源極耦接在該控制節(jié)點(diǎn)和地之間；一第一保持電路，是耦接該控制節(jié)點(diǎn)；一第二P溝道器件，其門極耦接該控制節(jié)點(diǎn)，而漏極和源極耦接在該電壓源和該寄存器輸出節(jié)點(diǎn)之間；一第二保持電路，耦接該寄存器輸出節(jié)點(diǎn)；一第二N溝道器件，其門極接收該時鐘信號，而其漏極和源極則耦接在該寄存器輸出節(jié)點(diǎn)和一中間節(jié)點(diǎn)之間；以及一第三N溝道器件，其門極接該控制節(jié)點(diǎn)，而漏極和源極則耦接在該中間節(jié)點(diǎn)和地之間。
本發(fā)明的目的及解決其技術(shù)問題還采用以下的技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種動態(tài)鎖存電路，其包括一動態(tài)電路，在一時鐘信號為低時對至少一預(yù)充電節(jié)點(diǎn)進(jìn)行預(yù)充電，而在該時鐘信號為高時，對一邏輯功能進(jìn)行運(yùn)算來控制該預(yù)充電節(jié)點(diǎn)的狀態(tài)；一延時反向器，接收該時鐘信號，并提供一延時反向時鐘信號；以及一鎖存電路，耦接該動態(tài)電路和該延時反向器，以在開始于該時鐘信號的上升緣，而結(jié)束于該延時反向信號接下來的下降緣的一運(yùn)算周期內(nèi)，依據(jù)該預(yù)充電節(jié)點(diǎn)的狀態(tài)而決定一輸出節(jié)點(diǎn)的狀態(tài)，并在其它的時間控制該輸出節(jié)點(diǎn)的邏輯狀態(tài)為零。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實現(xiàn)。
前述的動態(tài)鎖存電路，其中所述的動態(tài)電路包括一上拉器件，耦接至一第一預(yù)充電節(jié)點(diǎn)，以在該時鐘信號變低時，對該第一預(yù)充電節(jié)點(diǎn)進(jìn)行預(yù)充電；一邏輯電路，耦接到該第一預(yù)充電節(jié)點(diǎn)，用以對該邏輯功能進(jìn)行運(yùn)算；以及一下拉器件，耦接到該邏輯電路，當(dāng)該時鐘信號變高時，使該邏輯電路對該邏輯功能進(jìn)行運(yùn)算。
前述的動態(tài)鎖存電路，其中所述的鎖存電路包括一過渡器件，當(dāng)該延時反向時鐘信號為高時，將一第二節(jié)點(diǎn)連接至該預(yù)充電節(jié)點(diǎn)；一第一上拉器件，當(dāng)該延時反向時鐘信號為低時，將該第二節(jié)點(diǎn)的狀態(tài)拉高；一第二上拉器件，當(dāng)該第二節(jié)點(diǎn)的狀態(tài)為低時，把該輸出節(jié)點(diǎn)的狀態(tài)拉高；以及一下拉器件，當(dāng)該第二節(jié)點(diǎn)的狀態(tài)為高時，把該輸出節(jié)點(diǎn)的狀態(tài)拉低。
前述的動態(tài)鎖存電路，其中所述的延時反向器是由多數(shù)個反向器串接而成。
前述動態(tài)鎖存電路，更包括一無足多米諾電路，是耦接該輸出節(jié)點(diǎn)，用以提供對應(yīng)的寄存器輸出。
前述的動態(tài)鎖存電路，更包括多數(shù)個動態(tài)電路，而每一個該些動態(tài)電路是分別對應(yīng)接收多個輸入信號其中之一，并分別對應(yīng)對多數(shù)個預(yù)充電節(jié)點(diǎn)其中之一預(yù)充電；以及多數(shù)個鎖存電路，而每一該些鎖存電路是分別對應(yīng)耦接至至該些動態(tài)電路其中之一，用以接收對應(yīng)的輸入信號，且每一該些鎖存電路的輸出都以“線或”的方式耦接到該輸出節(jié)點(diǎn)。
前述的動態(tài)鎖存電路，其中每一該些多個動態(tài)電路都包括一第一P溝道器件，其門極接收該時鐘信號，而其漏極和源極則耦接在一電壓源和對應(yīng)的預(yù)充電節(jié)點(diǎn)之間；一第一N溝道器件，其門極接收對應(yīng)的輸入信號，而其漏極和源極則耦接在對應(yīng)的預(yù)充電節(jié)點(diǎn)和多數(shù)個第一中間節(jié)點(diǎn)其中之一之間；以及一第二N溝道器件，其門極接收該時鐘信號，而其漏極和源極耦接在對應(yīng)的第一中間節(jié)點(diǎn)和地之間。
前述的動態(tài)鎖存電路，其中每一該些鎖存電路都包括一第三N溝道器件，其門極接收該延時反向時鐘信號，而其漏極和源極耦接動應(yīng)的預(yù)充電節(jié)點(diǎn)和多數(shù)個上拉控制節(jié)點(diǎn)其中之一之間；一第二P溝道器件，其門極接收該延時反向時鐘信號，而其漏極和源極耦接在開電壓源和對應(yīng)的上拉控制節(jié)點(diǎn)之間；一第三P溝道器件，其門極接收對應(yīng)的輸入信號，而漏極和源極耦接在該電壓源和多數(shù)個第二中間節(jié)點(diǎn)其中之一個之間；一第四P溝道器件，其門極耦接到對應(yīng)的預(yù)充電節(jié)點(diǎn)，而其漏極和源極耦接在對應(yīng)的第二中間節(jié)點(diǎn)和該輸出節(jié)點(diǎn)之間；一第四N溝道器件，其門極耦接到對應(yīng)的預(yù)充電節(jié)點(diǎn)，而漏極和源極是以一第一堆棧結(jié)構(gòu)耦接在該輸出節(jié)點(diǎn)和地之間；以及一第五N溝道器件，其門極接收對應(yīng)的輸入信號，而其漏極和源極是以一第二堆棧結(jié)構(gòu)耦接在該輸出節(jié)點(diǎn)和地之間。
前述的動態(tài)鎖存電路，其中所述的邏輯功能包括一異或邏輯功能。
本發(fā)明的目的及解決其技術(shù)問題還采用以下的技術(shù)方案來實現(xiàn)。依據(jù)本發(fā)明提出的一種動態(tài)邏輯歸零鎖存方法，其包括以下步驟當(dāng)一時鐘信號在一第一邏輯狀態(tài)時，預(yù)置一第一節(jié)點(diǎn)；當(dāng)該時鐘信號轉(zhuǎn)變到一第二邏輯狀態(tài)時，對一邏輯功能進(jìn)行動態(tài)運(yùn)算來控制該第一節(jié)點(diǎn)的邏輯狀態(tài)；延時和反向該時鐘信號，并提供一延時反向時鐘信號；依據(jù)在一運(yùn)算周期內(nèi)所決定的該第一節(jié)點(diǎn)的邏輯狀態(tài)鎖存該輸出節(jié)點(diǎn)的邏輯狀態(tài)，而該運(yùn)算周期開始于該時鐘信號轉(zhuǎn)變?yōu)樵摰诙壿嫚顟B(tài)時，且結(jié)束于對應(yīng)的下一該延時反向時鐘信號發(fā)生轉(zhuǎn)變時；以及在兩個運(yùn)算周期之間，將該輸出節(jié)點(diǎn)回復(fù)為低邏輯狀態(tài)。
本發(fā)明的目的及解決其技術(shù)問題還可采用以下技術(shù)措施進(jìn)一步實現(xiàn)。
前述的動態(tài)邏輯歸零鎖存方法，其中預(yù)置該第一節(jié)點(diǎn)的步驟，包括將第一節(jié)點(diǎn)預(yù)充電至高邏輯狀態(tài)。
前述的動態(tài)邏輯歸零鎖存方法，更包括增加一個鎖存多米諾電路至該輸出節(jié)點(diǎn)，以提供一寄存器輸出信號。
前述的動態(tài)邏輯歸零鎖存方法，其中鎖存該輸出節(jié)點(diǎn)的邏輯狀態(tài)的步驟，更包括下列步驟當(dāng)該延時反向時鐘信號為高邏輯狀態(tài)時，傳遞該第一節(jié)點(diǎn)的邏輯狀態(tài)到一上拉控制節(jié)點(diǎn)；當(dāng)該上拉控制節(jié)點(diǎn)為低邏輯狀態(tài)，則把該輸出節(jié)點(diǎn)拉至高邏輯狀態(tài)；以及當(dāng)該第一節(jié)點(diǎn)為高邏輯狀態(tài)，則把該輸出節(jié)點(diǎn)拉至低邏輯狀態(tài)。
前述的動態(tài)邏輯歸零鎖存方法，其中回復(fù)該輸出節(jié)點(diǎn)至低邏輯狀態(tài)包括的步驟，包括當(dāng)該延時反向時鐘信號為低邏輯狀態(tài)，且該時鐘信號也為低邏輯狀態(tài)時，保持該上拉控制節(jié)點(diǎn)為高邏輯狀態(tài)。
本發(fā)明與現(xiàn)有技術(shù)相比具有明顯的優(yōu)點(diǎn)和有益效果。由以上技術(shù)方案可知，為了達(dá)到前述發(fā)明目的，本發(fā)明的主要技術(shù)內(nèi)容如下本發(fā)明提供一種動態(tài)邏輯歸零鎖存器，其包括一響應(yīng)時鐘信號的互補(bǔ)運(yùn)算器件對，一動態(tài)運(yùn)算電路，一延時反向邏輯和一鎖存邏輯。其中，動態(tài)運(yùn)算電路是耦接互補(bǔ)運(yùn)算器件對之間的一預(yù)充電節(jié)點(diǎn)上，是依據(jù)至少一輸入數(shù)據(jù)信號來執(zhí)行一邏輯功能。延時反向邏輯是接收時鐘信號，并且將時鐘信號進(jìn)行延時和反向而輸出一運(yùn)算完成信號。而鎖存邏輯是響應(yīng)運(yùn)算完成信號和預(yù)充電節(jié)點(diǎn)的狀態(tài)，以在時鐘信號的有效緣和運(yùn)算完成信號的跳變緣間的運(yùn)算周期內(nèi)，依據(jù)預(yù)充電節(jié)點(diǎn)的狀態(tài)來決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，并且在兩個運(yùn)算周期之間將輸出節(jié)點(diǎn)歸零。
動態(tài)運(yùn)算電路的復(fù)雜程度可以從只包括一個簡單的器件到一個復(fù)雜的邏輯電路。延時反向電路可以以任何適當(dāng)?shù)姆绞絹韺崿F(xiàn)。在一個實施例中，延時反向邏輯電路是由幾個反向器串聯(lián)來實現(xiàn)。本發(fā)明的動態(tài)邏輯歸零鎖存器也可以包括一附加邏輯和一附加互補(bǔ)邏輯，是共同操作用來防止輸出節(jié)點(diǎn)的特定的狀態(tài)。而一無足鎖存多米諾電路或類似的電路，可以把歸零輸出信號變成寄存器輸出信號。
從另一觀點(diǎn)來看，本發(fā)明是提供一種動態(tài)鎖存電路，其包括一個動態(tài)電路，一延時反向器和一鎖存電路。其中，動態(tài)電路，在一時鐘信號為低時對至少一預(yù)充電節(jié)點(diǎn)進(jìn)行預(yù)充電，而在時鐘信號為高時，則對一邏輯功能進(jìn)行運(yùn)算，來控制預(yù)充電節(jié)點(diǎn)的狀態(tài)而延時反向器是接收時鐘信號，并且提供一延時反向時鐘信號。此外，鎖存電路是耦接動態(tài)電路和延時反向器，以在開始于時鐘信號的上升緣，而結(jié)束于延時反向信號接下來的下降緣的運(yùn)算周期內(nèi)，依據(jù)預(yù)充電節(jié)點(diǎn)的狀態(tài)而決定一輸出節(jié)點(diǎn)的狀態(tài)。而在其它的時間內(nèi)，控制輸出節(jié)點(diǎn)的邏輯狀態(tài)為零。同樣的，也可以增加一個無足鎖存多米諾電路或類似電路，來將歸零輸出轉(zhuǎn)變成寄存器輸出。
動態(tài)電路可以以多重動態(tài)電路來實現(xiàn)，每一動態(tài)電路都接收對應(yīng)的輸入信號，并對對應(yīng)的預(yù)充電節(jié)點(diǎn)充電。鎖存電路也可以以多重鎖存電路來實現(xiàn)，每一鎖存電路都與對應(yīng)的動態(tài)電路互相耦接，并接收對應(yīng)的輸入信號。此外，每一鎖存電路的輸出是以“線或”的方式耦接到輸出節(jié)點(diǎn)。藉由應(yīng)用多重動態(tài)電路和對應(yīng)的多重鎖存電路，就可以實現(xiàn)許多不同的邏輯功能，它們可以非常簡單，也可以非常復(fù)雜。在一個實施例中，可以實現(xiàn)一“異或”的邏輯功能。
從另一觀點(diǎn)來看，本發(fā)明提供一種動態(tài)邏輯歸零鎖存方法，其步驟是敘述如下。當(dāng)一時鐘信號在一第一邏輯狀態(tài)時，預(yù)置一第一節(jié)點(diǎn)。當(dāng)時鐘信號轉(zhuǎn)變到一第二邏輯狀態(tài)時，對一邏輯功能進(jìn)行動態(tài)運(yùn)算來控制第一節(jié)點(diǎn)的邏輯狀態(tài)。接著，延時和反向上述的時鐘信號，并且提供一延時反向時鐘信號。然后依據(jù)在一運(yùn)算周期內(nèi)所決定的第一節(jié)點(diǎn)的邏輯狀態(tài)鎖存輸出節(jié)點(diǎn)的邏輯狀態(tài)，而此運(yùn)算周期開始于時鐘信號轉(zhuǎn)變?yōu)榈诙壿嫚顟B(tài)時，并且結(jié)束于對應(yīng)的下一延時反向時鐘信號發(fā)生轉(zhuǎn)變時。最后，在兩個運(yùn)算周期之間，將輸出節(jié)點(diǎn)回復(fù)為低邏輯狀態(tài)。
本發(fā)明可以包括一附加在輸出節(jié)點(diǎn)上的鎖存多米諾電路來提供寄存器輸出信號。其步驟包括了當(dāng)延時反向時鐘信號為高邏輯狀態(tài)時，傳遞第一節(jié)點(diǎn)的邏輯狀態(tài)到一上拉控制節(jié)點(diǎn)。如果上拉控制節(jié)點(diǎn)為低邏輯狀態(tài)，則把輸出節(jié)點(diǎn)拉至高邏輯狀態(tài)，而若是第一節(jié)點(diǎn)為高邏輯狀態(tài)時，則把輸出節(jié)點(diǎn)拉至低邏輯狀態(tài)。
經(jīng)由上述可知，本發(fā)明是關(guān)于一種動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路，該動態(tài)邏輯歸零鎖存器，包括一響應(yīng)時鐘信號的互補(bǔ)運(yùn)算器件對，一動態(tài)運(yùn)算電路，一延時反向邏輯和一鎖存邏輯。其中，動態(tài)運(yùn)算電路是耦接互補(bǔ)運(yùn)算器件對之間的一預(yù)充電節(jié)點(diǎn)上，是依據(jù)至少一輸入數(shù)據(jù)信號來執(zhí)行一邏輯功能。延時反向邏輯是接收時鐘信號，并且將時鐘信號進(jìn)行延時和反向而輸出一運(yùn)算完成信號。而鎖存邏輯是響應(yīng)運(yùn)算完成信號和預(yù)充電節(jié)點(diǎn)的狀態(tài)，以在時鐘信號的有效緣和運(yùn)算完成信號的跳變緣間的運(yùn)算周期內(nèi)，依據(jù)預(yù)充電節(jié)點(diǎn)的狀態(tài)來決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，并且在兩個運(yùn)算周期之間將輸出節(jié)點(diǎn)歸零。
借由上述技術(shù)方案，本發(fā)明動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路至少具有下列優(yōu)點(diǎn)1、由于本發(fā)明所提供的動態(tài)邏輯歸零鎖存器具有延時反向邏輯，其可以將時鐘信號進(jìn)行延時反向，而提供了相對較短的運(yùn)算周期。因此，本發(fā)明的操作速度可以顯著地提高。
2、由于本發(fā)明提供的動態(tài)鎖存電路，是具有多重動態(tài)電路和對應(yīng)的多重鎖存電路。因此本發(fā)明可以實現(xiàn)不同的邏輯功能。
3、由于本發(fā)明所提供的動態(tài)邏輯歸零鎖存方法，可以在時鐘信號為高電位的期間，輸出會自動歸零，并且輸出會在時鐘信號變?yōu)榈碗娢粫r，繼續(xù)保持為零。因此，本發(fā)明可以提高系統(tǒng)的處理速度。
綜上所述，本發(fā)明特殊結(jié)構(gòu)的動態(tài)邏輯歸零鎖存器，可以提高系統(tǒng)的操作速度。本發(fā)明特殊結(jié)構(gòu)的動態(tài)鎖存電路，可以實現(xiàn)不同的邏輯功能。本發(fā)明特殊的動態(tài)邏輯歸零鎖存方法，同樣可以提高系統(tǒng)操作的速度。其具有上述諸多的優(yōu)點(diǎn)及實用價值，并在同類產(chǎn)品及方法中未見有類似的結(jié)構(gòu)設(shè)計及方法公開發(fā)表或使用而確屬創(chuàng)新，其不論在產(chǎn)品結(jié)構(gòu)、方法或功能上皆有較大的改進(jìn)，在技術(shù)上有較大的進(jìn)步，并產(chǎn)生了好用及實用的效果，且較現(xiàn)有的邏輯運(yùn)算電路具有增進(jìn)的多項功效，從而更加適于實用，而具有產(chǎn)業(yè)的廣泛利用價值，誠為一新穎、進(jìn)步、實用的新設(shè)計。
上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段，而可依照說明書的內(nèi)容予以實施，并為了讓本發(fā)明的上述和其他目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下特舉多個較佳實施例，并配合附圖，詳細(xì)說明如下。


圖1A是一種動態(tài)電路100的電路圖。
圖1B是動態(tài)電路100的時序圖。
圖2A是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零鎖存器的電路圖。
圖2B是動態(tài)邏輯寄存器200的操作時序圖。
圖2C是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零鎖存方法(例如圖2A)的步驟流程圖。；圖3是本發(fā)明另一實施例的一種動態(tài)邏輯歸零鎖存器的電路圖。
圖4是依照本發(fā)明的一較佳實施例的無足多米諾邏輯電路的詳細(xì)電路圖。
圖5是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零2輸入異或電路的電路圖。
圖6是動態(tài)邏輯歸零異或電路操作的時序圖。
具體實施例方式
為更進(jìn)一步闡述本發(fā)明為達(dá)成預(yù)定發(fā)明目的所采取的技術(shù)手段及功效，以下結(jié)合附圖及較佳實施例，對依據(jù)本發(fā)明提出的動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路其具體實施方式
、結(jié)構(gòu)、方法、步驟、特征及其功效，詳細(xì)說明如后。
本申請的發(fā)明人認(rèn)識到在速度成為重要因素的邏輯電路中需要提供鎖存輸出，因而開發(fā)出一種整合的歸零鎖存器，是用在依靠動態(tài)電路來提高運(yùn)行速度的復(fù)雜邏輯運(yùn)算電路中，在下面的圖1至圖6中將對其進(jìn)行進(jìn)一步解釋。在管道結(jié)構(gòu)中，主要是依靠鎖存器在各環(huán)節(jié)間傳遞數(shù)據(jù)，而本發(fā)明實施例中的動態(tài)邏輯歸零鎖存器可以顯著提高整個系統(tǒng)的運(yùn)行速度。
圖1A是一種動態(tài)電路100的電路圖，用它來說明動態(tài)電路的特性。動態(tài)電路100包括一輸入部分，是由堆棧的P溝道和N溝道器件P1，N1和N2所組成。P1和N2是一對互補(bǔ)的運(yùn)算器件，N1為運(yùn)算邏輯。P1的源極耦接到電源端VDD，漏極耦接到節(jié)點(diǎn)105，以提供信號HI。N1的漏極耦接到節(jié)點(diǎn)105，源極耦接至N2的漏極。N2的源極接地。輸入時鐘信號CLK通過節(jié)點(diǎn)101提供給P1和N2的門極。輸入數(shù)據(jù)信號DATA通過節(jié)點(diǎn)103提供給N1的門極。反向/緩沖器107的輸入端與節(jié)點(diǎn)105互相耦接，輸出端耦接至節(jié)點(diǎn)109，以提供輸出信號OUT。一弱保持電路111耦接至節(jié)點(diǎn)105。而此弱保持電路111包括第一反向器111a，其輸入是耦接節(jié)點(diǎn)105，以接收信號HI，而其輸出則耦接第二反向器111b的輸入111a111b而第二反向器111b的輸出則耦接至節(jié)點(diǎn)105。
圖1B是動態(tài)電路100的時序圖。請參閱圖1B所示，其中信號CLK，DATA，HI，OUT被以對照時間畫出來。在T0時，輸入時鐘信號CLK為低，N2為關(guān)閉而P1導(dǎo)通，信號HI被預(yù)充電至邏輯高電位，為在輸入時鐘信號CLK的上升緣上的信號DATA的運(yùn)算做準(zhǔn)備。在輸入時鐘信號CLK為低的半個周期內(nèi)，輸出信號OUT信號也被反向器107控制為低。在時鐘信號為低的半個周期內(nèi)，輸入數(shù)據(jù)信號DATA的典型值也為低，如圖中T1時刻狀態(tài)所示，這是因為圖1A所示的動態(tài)電路100的典型結(jié)構(gòu)，是以疊接結(jié)構(gòu)配置，以將前級電路的輸出信號OUT連接至后級電路的輸入數(shù)據(jù)信號DATA。這樣在T1時，由于輸入數(shù)據(jù)信號DATA為邏輯低電位，因此N1會被關(guān)閉。
接下來在T2時，時鐘信號CLK變高，而N2導(dǎo)通，P1關(guān)閉。由于數(shù)據(jù)信號DATA在T2時為低，而N1是關(guān)閉，導(dǎo)致信號HI不由輸入部分驅(qū)動。然而在這個時刻，保持電路111會維持信號HI的高電位不變，同時反向器107維持輸出信號OUT為低。如果在輸入時鐘信號CLK為高的半個周期內(nèi)，輸入數(shù)據(jù)信號DATA被驅(qū)動為邏輯高電位，如圖中T3時刻所示，N1和N2同時導(dǎo)通，而使得保持電路111失效，以致于信號HI被放電至邏輯低電位。反向器107會響應(yīng)驅(qū)動而使輸出信號OUT為高電位。
接下來在T4時，輸入時鐘信號CLK變低，輸入數(shù)據(jù)信號DATA也被驅(qū)動至低。因此信號HI再一次被P1預(yù)充電至高電位，輸出信號OUT同時被拉低。接下來在T5時，輸入時鐘信號CLK又變高，此時輸入數(shù)據(jù)信號DATA為低，以致于N2導(dǎo)通N1關(guān)閉。因此，信號HI沒有放電，并且輸出信號OUT保持低電位。然而熟習(xí)此技藝者應(yīng)當(dāng)知道，在T5后的輸入時鐘信號CLK的半個周期內(nèi)，驅(qū)動輸入數(shù)據(jù)信號DATA信號變高，會引起信號HI被放電和輸出信號OUT變低。
以圖1A中的動態(tài)電路100為例，動態(tài)電路比實現(xiàn)同樣邏輯運(yùn)算功能的其它電路(包括靜態(tài)電路)要快，因為動態(tài)電路的輸出已經(jīng)被預(yù)置(如預(yù)充電)為某個邏輯狀態(tài)。注意到在輸入時鐘信號CLK為低時，信號HI會被預(yù)充電至高，這樣輸出信號OUT就會被預(yù)充電至低。由于時鐘器件產(chǎn)生模塊(如P1，N2)是和運(yùn)算邏輯(如N1)結(jié)合在一起的，因此實際上也消除了數(shù)據(jù)設(shè)定時間。熟習(xí)此技藝者可以使用更復(fù)雜的邏輯運(yùn)算電路(如多輸入多任務(wù)器)來代替動態(tài)電路100中的簡單邏輯運(yùn)算器件N1而不影響系統(tǒng)的速度和功率消耗。
盡管動態(tài)電路速度快，然而至今還沒有在輸入數(shù)據(jù)信號DATA上配置鎖存器。如圖所繪示的T3期間，輸出信號OUT信號會從低變?yōu)楦?，以響?yīng)在一開始輸入時鐘信號CLK為低的半個周期之后，輸入數(shù)據(jù)信號DATA從低變?yōu)楦?。這至少是為什么管道邏輯設(shè)計者需要給現(xiàn)有的動態(tài)電路提供寄存器輸入的一個原因。
圖2A是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零鎖存器的電路圖。動態(tài)邏輯歸零鎖存器200的輸入部分和圖1A中的動態(tài)電路100的輸入部分類似，是由一P溝道器件P1和一N溝道器件N2配置成一對互補(bǔ)運(yùn)算器件對。P1的源極耦接到VDD，而漏極則耦接到預(yù)充電節(jié)點(diǎn)207，以提供信號TOP。動態(tài)電路100中的N溝道器件N1被一個動態(tài)運(yùn)算電路205代替，其耦接在節(jié)點(diǎn)207和N2的漏極之間，N2的源極接地。動態(tài)運(yùn)算電路205可以和N1一樣簡單也可以很復(fù)雜。在另外并且更復(fù)雜的實施例中，動態(tài)運(yùn)算電路205是由更復(fù)雜的運(yùn)算邏輯的結(jié)構(gòu)配置而成，此運(yùn)算邏輯是于輸入時鐘信號CLK在高電位時，把信號TOP拉低來實現(xiàn)運(yùn)算功能。同樣地，盡管單一數(shù)據(jù)信號(DATA)在進(jìn)行運(yùn)算，但是熟習(xí)此技藝者應(yīng)當(dāng)知道，在運(yùn)算過程中可以使用任何數(shù)量的數(shù)據(jù)信號。動態(tài)運(yùn)算電路205在執(zhí)行或是其它運(yùn)算一邏輯功能時，可以從最簡單排列至最復(fù)雜。
輸入時鐘信號CLK通過節(jié)點(diǎn)201提供到P1和N2的門極和一個延時反向電路209的輸入端。輸入數(shù)據(jù)信號DATA通過節(jié)點(diǎn)203提供到一個動態(tài)運(yùn)算電路205的輸入端。鎖存邏輯213包含P溝道器件P2和P3，以及N溝道器件N3和N4。延時反向電路209的輸出耦接節(jié)點(diǎn)215，以提供運(yùn)算完成信號EC。節(jié)點(diǎn)215同時也耦接P2和N3的門極。運(yùn)算完成信號EC也可以被理解為經(jīng)過延時和反向處理后的時鐘信號。P2和P3的源極耦接VDD。節(jié)點(diǎn)207與N溝道器件N3的源極互相耦接，N3的漏極耦接至上拉控制節(jié)點(diǎn)217以提供上拉控制信號PC。節(jié)點(diǎn)217同時又與P2的漏極和P3，N4的門極互相耦接。P3的漏極和N4的漏極在提供輸出信號Q的輸出(或預(yù)備輸出)節(jié)點(diǎn)219互相耦接。N4的源極接地。歸零電路通常會后接一個無足多米諾邏輯，如221所示，是用來將歸零輸出Q轉(zhuǎn)化成寄存器輸出信號，即圖中節(jié)點(diǎn)223處的QR。無足多米諾邏輯221的示例和工作原理將于后面闡述。
圖2B是動態(tài)邏輯寄存器200的操作時序圖。請參閱圖2B所示，其中信號CLK、EC、DATA、TOP、PC、Q、QB是對應(yīng)時間繪示。在T0時，輸入時鐘信號CLK信號為低，而與動態(tài)電路100的信號HI相似，信號TOP被預(yù)充電至高邏輯狀態(tài)。運(yùn)算完成信號EC就是經(jīng)過延時和反向處理的輸入時鐘信號CLK。在輸入時鐘信號CLK變低之前，運(yùn)算完成信號EC已經(jīng)是低了。因此，P2導(dǎo)通，N3和N4關(guān)閉，而上拉控制信號PC為高。運(yùn)算完成信號EC在輸入時鐘信號CLK變低后，被驅(qū)動至高邏輯狀態(tài)，以關(guān)閉P2，而導(dǎo)通N3和N4，因而通過N3把信號TOP傳遞過來維持上拉控制信號PC的高邏輯狀態(tài)。P3和N5關(guān)閉，以提供三態(tài)條件給輸出信號Q，以通過保持電路225維持輸出信號Q之前一個狀態(tài)不變。在這種情況下，輸出信號Q在T0時，一開始為高邏輯狀態(tài)，信號QB信號為低邏輯狀態(tài)。而輸入數(shù)據(jù)信號DATA如圖所示，初始為高邏輯狀態(tài)。
一個運(yùn)算周期從輸入時鐘信號CLK的上升緣開始到后面的運(yùn)算完成信號EC的下降緣結(jié)束。運(yùn)算周期的持續(xù)時間是由延時反向邏輯電路209的延時時間決定的。輸入時鐘信號CLK在T1時變高，而關(guān)閉P1，而導(dǎo)通N2，以開始第一個運(yùn)算周期，如231所示。運(yùn)算周期內(nèi)信號TOP的狀態(tài)是藉由動態(tài)運(yùn)算電路205對輸入數(shù)據(jù)信號DATA的運(yùn)算結(jié)果決定。在所示的動態(tài)電路205中，輸入數(shù)據(jù)信號DATA在T1時為高，而使動態(tài)電路205把信號TOP拉低。由于運(yùn)算完成信號EC在運(yùn)算周期231內(nèi)一直為高，因此信號TOP的狀態(tài)通過N3被傳到上拉控制信號PC，而使得上拉控制信號PC也會變低，并導(dǎo)通P3而關(guān)閉N4。輸出信號Q通過P3后會被VDD拉高，寄存器輸出信號QR相應(yīng)的也被拉高(或保持在高邏輯狀態(tài))。
在T2時，由延時反向邏輯209所形成的延時階段結(jié)束，因此運(yùn)算完成信號EC會變低，使N3和N4關(guān)閉，而使P2導(dǎo)通。在T2時，當(dāng)運(yùn)算完成信號EC信號變低時，運(yùn)算周期也就結(jié)束了。在T2之后的任何時刻，輸出數(shù)據(jù)信號DATA的變化將不會對動態(tài)邏輯歸零鎖存器200的輸出QB產(chǎn)生影響。同時，在T2時刻，上拉控制信號PC通過P2并藉由VDD再一次拉高，致使P3被關(guān)閉。在輸入時鐘信號CLK為高的半個時鐘周期的剩余時間內(nèi)，保持電路225維持信號Q為邏輯高，并且反向器223會維持信號QB為邏輯低。為了說明起見，圖2A中輸入數(shù)據(jù)信號DATA在T3時變低。由于N2依然導(dǎo)通，信號TOP的狀態(tài)暫時為不確定狀態(tài)或未知狀態(tài)，如陰影區(qū)域233所示。這段時間內(nèi)信號TOP的實際狀態(tài)由動態(tài)運(yùn)算電路205的內(nèi)部結(jié)構(gòu)來決定。接下來在T4時，輸入時鐘信號CLK的下降緣到來，因此N2會關(guān)閉，P1會導(dǎo)通，而信號TOP再一次通過P1并藉由VDD預(yù)充電。盡管從T3到T4的時間內(nèi)輸入數(shù)據(jù)信號DATA和信號TOP發(fā)生了變化，但由于運(yùn)算完成信號EC信號一直為低，而N3和N4仍處于關(guān)閉狀態(tài)，并且上拉控制信號PC被拉高以保持P3的關(guān)閉狀態(tài)不變，所以輸出信號Q和QB的狀態(tài)可以通過保持電路225和反向器223保持不變。
在T5時，延時反向邏輯電路209會使運(yùn)算完成信號EC信號變高，而使N3導(dǎo)通，以致于信號TOP的高邏輯狀態(tài)再一次通過器件N3傳到上拉控制信號PC，而維持上拉控制信號PC的狀態(tài)為高。此時，在CLK為低的半個周期剩下的時間內(nèi)，P3會維持關(guān)閉，而N4會導(dǎo)通，以使信號Q保持為低，QR保持為高。
在T6的時候輸入時鐘信號CLK的第二個上升緣開始，系統(tǒng)的運(yùn)行在本質(zhì)上開始重復(fù)。然而不同的是，在上一個時鐘上升緣已經(jīng)為高的輸入數(shù)據(jù)信號DTAT的狀態(tài)在這里幾乎和輸入時鐘信號CLK的狀態(tài)同時在T6的時候由低變?yōu)楦?。如圖中235所示，從T6到T7的第二個運(yùn)算周期內(nèi)，由于輸入數(shù)據(jù)信號DTAT保持為高，而當(dāng)運(yùn)算完成信號EC變?yōu)榈蜁r，動態(tài)運(yùn)算電路205就有足夠的時間對輸入數(shù)據(jù)信號DATA進(jìn)行正確的處理，以致于信號Q和信號QR也和前述一樣會有正確的狀態(tài)。采用上述的方法，熟習(xí)此技藝者可以很高興的看到，盡管輸入數(shù)據(jù)信號DATA和開始運(yùn)算周期的輸入時鐘信號CLK信號幾乎同時變動，邏輯功能還是可以被正確完成，而資料的設(shè)定時間實際上為零。
在如圖237所示的第三個運(yùn)算周期內(nèi)系統(tǒng)的操作和之前類似，而第三運(yùn)算周期是從T8的輸入時鐘信號CLK信號的上升緣開始，到之后T9的運(yùn)算完成信號EC信號的下降緣為止。有所不同的是，在此輸入數(shù)據(jù)信號DATA被置為邏輯低電位，以致于動態(tài)運(yùn)算電路205的運(yùn)算失效，并且信號TOP保持為高不變。由于運(yùn)算完成信號EC保持為高，因此N3導(dǎo)通，并且信號TOP的高邏輯狀態(tài)會傳到上拉控制信號PC，而使得P3關(guān)閉，N4導(dǎo)通。信號Q保持為低，而信號QR幾乎在T8同一時刻被無足多米諾電路221放電至低邏輯狀態(tài)。當(dāng)運(yùn)算完成信號EC信號在T9變低時，上拉控制信號PC信號會通過P2而藉由VDD拉高(或保持為高)，所以P3會保持關(guān)閉，N4保持為導(dǎo)通，以使信號Q下拉為低。只有在相對較短的運(yùn)算周期(如231，235，237，239)內(nèi)信號Q的狀態(tài)才允許被改變，此時的輸入時鐘信號CLK和運(yùn)算完成信號EC同時為高。
動態(tài)邏輯歸零鎖存器200提供了一個歸零鎖存器，是用來計算多個輸入，這個動態(tài)電路可以被靈活的修改來和別的電路進(jìn)行串連或并聯(lián)組合以完成復(fù)雜的運(yùn)算。動態(tài)邏輯歸零鎖存器200為實現(xiàn)更復(fù)雜的邏輯功能應(yīng)用了動態(tài)電路的快速性和可配置性。本發(fā)明所提供的動態(tài)邏輯歸零鎖存器200顯示了它的零輸入建立時間，非常短的輸入保持時間和正常的時鐘延遲時間，這使本發(fā)明比傳統(tǒng)結(jié)構(gòu)的邏輯電路更快。延時反向的輸入時鐘信號CLK和鎖存電路213配合，提供了一段非常短的時間到動態(tài)運(yùn)算電路的輸出(通過信號TOP)，而被允許傳送到輸出信號Q。在一時鐘周期的其它時間內(nèi)，信號Q會回到低邏輯狀態(tài)。
圖2C是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零鎖存方法的步驟流程圖，例如動態(tài)邏輯歸零鎖存器200的工作流程。系統(tǒng)運(yùn)行開始于第一個方塊251，當(dāng)時鐘信號在第一個狀態(tài)時，第一節(jié)點(diǎn)會被預(yù)置為某個狀態(tài)。在前面提到的實施例中，提供信號TOP的節(jié)點(diǎn)207在輸入時鐘信號CLK為低時，會被預(yù)充電至高邏輯狀態(tài)。接著在方塊235中，當(dāng)時鐘脈號轉(zhuǎn)變到第二狀態(tài)時，則進(jìn)行一邏輯功能來控制第一節(jié)點(diǎn)的狀態(tài)。也是前面的例子，當(dāng)時鐘信號變高時，動態(tài)運(yùn)算電路205是依據(jù)一個或多個輸入數(shù)據(jù)信號DATA來進(jìn)行邏輯功能。如果信號TOP被放電至低，就說邏輯功能已經(jīng)完成，反之如果信號TOP還是保持高，則說明邏輯功能失效。
在接下來的方塊255中，時鐘信號被延時和反向以提供出一延時反向時鐘信號。例如，延時反向邏輯209延時了時鐘信號CLK，而提供出運(yùn)算完成信號EC。時鐘延遲的時間，可以提供一個最低的延遲需求，來確證能夠完成邏輯功能。在同步管道結(jié)構(gòu)中，例如管道微處理器或其它類似的器件，每個階段的延時都會因為相應(yīng)的邏輯功能而有所改變。作為選擇地，一共同延時時間可以由所有階段中邏輯運(yùn)算耗時最長的階段所需的最小必要時間來決定。延時的時間確定了運(yùn)算周期，從時鐘信號的有效變動(如輸入時鐘信號CLK的上升源)開始，到相應(yīng)的延時反向時鐘信號的變動(如之后的運(yùn)算完成信號EC的下降緣)結(jié)束。
在接下來的方塊257中，在運(yùn)算周期內(nèi)是依據(jù)第一節(jié)點(diǎn)的邏輯狀態(tài)來決定輸出節(jié)點(diǎn)的邏輯狀態(tài)。請參趙動態(tài)邏輯歸零鎖存器200的例子，在運(yùn)算周期內(nèi)，如果信號TOP為高，輸出信號Q就為低；而如果信號TOP為低，則輸出信號Q就為高。在接下來的方塊259中，輸出節(jié)點(diǎn)(如輸出信號Q)的邏輯狀態(tài)會隨著每一個運(yùn)算周期的結(jié)束而被歸零，直到下一個運(yùn)算周期的開始。如果需要寄存器輸出，在接下來的方塊261中，會利用無足多米諾邏輯電路或類似的電路把歸零輸出轉(zhuǎn)變成寄存器輸出。在前面的例子中，無足多米諾邏輯電路221就是用來達(dá)到此一目的。采用這種方式，一旦輸出節(jié)點(diǎn)的邏輯狀態(tài)在運(yùn)算周期被確定，寄存器輸出的狀態(tài)會一直持續(xù)到下一個運(yùn)算周期而不發(fā)生變化，如此就保證了輸出的完整性，不再受輸入信號波動的影響。
圖3是本發(fā)明另一實施例的一種動態(tài)邏輯歸零鎖存器300的電路圖。動態(tài)邏輯歸零鎖存器300與動態(tài)邏輯歸零鎖存器200類似，二者中相同的部分會使用相同的標(biāo)號。動態(tài)邏輯歸零鎖存器300中包括了一附加邏輯功能301，是耦接在VDD和P3源極之間，并且還包括了一個與301互補(bǔ)的邏輯功能303，是耦接在節(jié)點(diǎn)219和接地之間。附加邏輯功能301和與它互補(bǔ)的303可以覆蓋或阻止輸出信號Q出現(xiàn)高邏輯狀態(tài)。附加邏輯功能301和303輸入數(shù)據(jù)的設(shè)定時間比輸入數(shù)據(jù)信號DATA通過動態(tài)運(yùn)算電路205，以及N3和P3到輸出Q所需的時間要短。
圖4是依照本發(fā)明的一較佳實施例的無足多米諾邏輯電路221的詳細(xì)電路圖，這個電路可以把歸零輸出信號Q轉(zhuǎn)化成寄存器輸出信號QR。輸入時鐘信號CLK會提供給P溝道員件P4和N溝道器件N6的門極。歸零輸出信號Q提供給N溝道道器件N5的門極。P4的源極耦接至VDD，其漏極和N5的漏極在節(jié)點(diǎn)401處互相耦接。N5的源極接地。保持電路403耦接到節(jié)點(diǎn)401，其包括第一反向器403a和第二反向器403b。其中，第一反向器403a的輸出耦接至節(jié)點(diǎn)401，輸入則耦接第二反向器403b的輸出，而403b的輸入是耦接至節(jié)點(diǎn)401。節(jié)點(diǎn)401是耦接到P溝道器件P5和N溝道器件N7的門極。P5，N6和N7是以疊接的方式配置在電源VDD和接地之間。其中，P5的源極耦接VDD，漏極和N6的漏極在輸出節(jié)點(diǎn)405處互相耦接并提供寄存器輸出信號QR。N6的源極接N7的漏極，而N7的源極接地。另一個保持電路407耦接在節(jié)點(diǎn)405，其同樣包括第一反向器407a和第二反向器407b。其中，第一反向器407a輸出耦接節(jié)點(diǎn)405，輸入則接第二反向器407b的輸出，而第二反向器407b的輸出是耦接至節(jié)點(diǎn)405。
保持電路403和407可以作為弱保持電路，以在沒有更強(qiáng)驅(qū)動信號的時候保持各自節(jié)點(diǎn)的狀態(tài)不變。例如，P4需要克服保持電路403，并且在輸入時鐘信號CLK為低時把節(jié)點(diǎn)401拉高，而當(dāng)信號Q為高時，N5需要克服保持電路403，并且將節(jié)點(diǎn)401拉低，反之在沒有P4和N5的驅(qū)動信號時，保持電路403會維持節(jié)點(diǎn)401的狀態(tài)。同理，當(dāng)節(jié)點(diǎn)401為低時，P5需要克服保持電路407，并且將節(jié)點(diǎn)405拉高，當(dāng)輸入時鐘信號CLK和節(jié)點(diǎn)401都高時，N6和N7需要克服保持電路407，并且將節(jié)點(diǎn)405拉低，反之在沒有P5和N6，N7的驅(qū)動信號時，保持電路407將保持節(jié)點(diǎn)405的狀態(tài)。
當(dāng)輸入時鐘信號CLK為低時，P4會導(dǎo)通而使節(jié)點(diǎn)401為高，并且進(jìn)而導(dǎo)通N7而使P5關(guān)閉。N6也處于關(guān)閉的狀態(tài)，以允許寄存器輸出信號QR通過保持電路407而保持前一個狀態(tài)。當(dāng)輸入時鐘信號CLK信號為高時，會使N6導(dǎo)通，如果這時輸出信號Q為低，則保持電路403會保持N7導(dǎo)通而關(guān)閉P5，以致于QR信號狀態(tài)不會改變。反之，如果Q為高，N5會把節(jié)點(diǎn)401放電至低電位，因而會關(guān)閉N7而導(dǎo)通P5。P5導(dǎo)通會將寄存器輸出信號QR被拉高。當(dāng)輸出信號Q回到零時，N5會關(guān)閉，而保持電路403在輸入時鐘信號CLK信號為高的半周的剩余時間內(nèi)，會使節(jié)點(diǎn)401的狀態(tài)保持在低，此時P5會導(dǎo)通而N7會關(guān)閉。當(dāng)輸入時鐘信號CLK接下來變?yōu)榈蜁r，P5和N6都會同時關(guān)閉，以致于保持電路407在輸入時鐘信號CLK為低的半周的剩余時間內(nèi)，保持寄存器輸出信號QR的狀態(tài)。
圖4所描述用于單一輸入Q的運(yùn)算邏輯N5是非常簡單，然而本發(fā)明的一個非常突出的特點(diǎn)是它可以在提供寄存器輸出QR的情況下實現(xiàn)比圖標(biāo)電路更復(fù)雜的邏輯功能。因此，圖4只是作為一個說明本發(fā)明的簡單例子。為提供更復(fù)雜的邏輯功能，可以用多個有相應(yīng)輸入的N溝道器件來代替N5，這些器件可以配置出滿足要求的復(fù)雜邏輯功能。例如，把這些N溝道器件并接來實現(xiàn)“或”的功能，或把這些N溝道器件串接來實現(xiàn)“及”的功能等等。
除了用更復(fù)雜的邏輯功能代替N5之外，也可以替換掉P5和N7來實現(xiàn)復(fù)雜的附加功能。為實現(xiàn)這些更復(fù)雜的邏輯功能，有必要配置出替代P5的P邏輯電路和相應(yīng)的替代N5的N邏輯電路。
圖5是依照本發(fā)明的一較佳實施例的一種動態(tài)邏輯歸零2輸入異或電路500的電路圖。異或電路500包括兩個并聯(lián)的動態(tài)邏輯運(yùn)算電路502和504，它們共享延時反向電路506。動態(tài)邏輯運(yùn)算電路502包括P溝道器件P10-P13和N溝道器件N10-N14，而動態(tài)邏輯運(yùn)算電路504包括P溝道器件P20-P23和N溝道器件N20-N24。輸入時鐘信號CLK在節(jié)點(diǎn)501被加入，其耦接至P10，N11，P20和N21的門極和延時反向電路506的輸入端。延時反向電路506包括了五個反向器506a-506e，是以串接方式彼此互相耦接在節(jié)點(diǎn)501和提供運(yùn)算完成信號EC的節(jié)點(diǎn)509之間，。兩個輸入信號A和B分別在節(jié)點(diǎn)503和505被引入。提供信號A的節(jié)點(diǎn)503是耦接N10，P23和N24的門極，而提供信號B的節(jié)點(diǎn)505則耦接N20，P13和N14的門極。
在動態(tài)運(yùn)算電路502中，P10的源極耦接電源VDD，漏極則與N10的漏極在提供信號TOP A的節(jié)點(diǎn)507互相耦接。N10的源極接N11的漏極，N11源極接地。節(jié)點(diǎn)507耦接N溝道過渡器件N12的源極，N12的門極耦接節(jié)點(diǎn)509來接收運(yùn)算完成信號EC信號，并且漏極耦接節(jié)點(diǎn)511，而節(jié)點(diǎn)511是提供一第一上拉控制信號PCA。P11的源極耦接電源VDD，而其漏極則耦接節(jié)點(diǎn)511，并且更耦接到P12和N13的門極。P13的源極接VDD，而其漏極則耦接P12的源極。P12的漏極耦接輸出節(jié)點(diǎn)513，以提供一個輸出信號OUT，而節(jié)點(diǎn)513還進(jìn)一步耦接N13的漏極。N13的源極是耦接N23的漏極，而N23的源極接地。N14的漏極耦接輸出節(jié)點(diǎn)513，而源極則耦接N24的漏極，并且N24的源極接地。
在動態(tài)運(yùn)算電路504中，P20的源極耦接電源VDD，而其漏極與N20的漏極在提供信號TOP B的節(jié)點(diǎn)515彼此互相耦接。N20的源極耦接N21的漏極，而N21的源極接地。節(jié)點(diǎn)515是耦接N溝道過渡器件N22的源極，而N22的門極是耦接節(jié)點(diǎn)509以接收運(yùn)算完成信號EC，并且N22的漏極是耦接接節(jié)點(diǎn)517，而節(jié)點(diǎn)517提供一第二上拉控制信號PCB。P21的源極接VDD，而漏極耦接節(jié)點(diǎn)517，并且更進(jìn)一步耦接到P22和N23的門極。。P23的源極耦接VDD，并且其漏極是耦接P22的源極。而P22的漏極是耦接輸出節(jié)點(diǎn)513。
和用前面描述的動態(tài)邏輯歸零鎖存器200一樣的方法，動態(tài)邏輯運(yùn)算器502對輸入信號A進(jìn)行運(yùn)算產(chǎn)生信號TOP A，而動態(tài)邏輯運(yùn)算器504則對輸入信號B進(jìn)行運(yùn)算并且產(chǎn)生信號TOP B。動態(tài)運(yùn)算電路502和504分別為單個的N溝道器件N10和N20。在每種情況下，如果當(dāng)對應(yīng)的輸入信號高于時鐘信號的上升緣時，運(yùn)算電路就進(jìn)行運(yùn)算。延時反向電路506是由一定數(shù)目的反向器串接而成，可以提供特定的運(yùn)算時間周期。在采用0.15微米制程的具體實施中，運(yùn)算周期可以達(dá)到大約為100ps。然而熟習(xí)此技藝者當(dāng)知，運(yùn)算周期的長短可以依據(jù)具體的應(yīng)用情況來進(jìn)行調(diào)整。如此就能理解，附加邏輯及其互補(bǔ)邏輯的加入并不會在設(shè)定時間和數(shù)據(jù)輸出時間上對系統(tǒng)產(chǎn)生任何顯著影響。兩個歸零寄存器502和504在輸出節(jié)點(diǎn)513同時也是P12和P22的漏極處以“線或”的方式耦接，并且通過N13和N23而同時對兩個運(yùn)算提供互補(bǔ)的下拉控制邏輯。值得注意的是，動態(tài)邏輯歸零異或電路500具備零設(shè)定時間，并且由于其輸入不需要反向，因此數(shù)據(jù)輸出時間也比傳統(tǒng)異或門短的多。
圖6是動態(tài)邏輯歸零異或電路500操作的時序圖。在此，信號CLK，ED，A，B，TOP A，TOP B，PCA，PCB，OUT是對照時間而畫出來。在T0時，時鐘信號CLK為低，運(yùn)算完成信號EC為高，因此信號TOP A和TOP B都被預(yù)充電至高電平，而上拉控制信號PCA和PCB被信號TOP A和TOP B通過過渡器件N12和N22分別拉高，并且輸出信號OUT會被N溝道器件N13和N23拉低。而信號A和B都被初始化為低。
在時間T1，當(dāng)運(yùn)算完成信號EC在經(jīng)過延時反向電路506的延時之后變低時，時鐘信號CLK會變高，以啟動從T1到T2的第一運(yùn)算周期601。在第一個運(yùn)算周期601內(nèi)，信號A和B會保持為低，以致于信號TOP A和TOP B保持為高。由于運(yùn)算完成信號EC信號也為高，因此信號TOP A和TOP B會被傳送給上拉控制信號PCA和PCB，而使后兩者也為高。因此，輸出信號OUT會保持為低。當(dāng)運(yùn)算完成信號EC在T2變低時，上拉控制信號PCA和PCB會同時通過P11和P21而被VDD分別拉高，以致于當(dāng)運(yùn)算完成信號EC為低時，輸出信號OUT會依然保持為低。在每一次運(yùn)算完成信號EC變低而結(jié)束對應(yīng)的運(yùn)算周期后，是依據(jù)歸零電路的操作，而使上拉控制信號PCA和PCB被拉高，并且輸出信號OUT會保持為低。在運(yùn)算周期結(jié)束后，當(dāng)時鐘信號CLK再變低時，信號TOP A和TOP B會被預(yù)充電至高電位，以致于當(dāng)運(yùn)算完成信號EC變高時，上拉控制信號PCA和PCB會被拉高，而使輸出信號OUT在本周期的剩余時間里被一直保持為低。
在T3時，時鐘信號CLK再一次變高，因而開始了第二運(yùn)算周期603，是從T3時刻到隨后運(yùn)算完成信號EC信號變低的T4時刻。在第二運(yùn)算周期內(nèi)，信號A保持為低但信號B則變?yōu)楦摺Ｐ盘朤OP A仍然為高，而信號TOP B會被N溝道器件N20和N21拉低。由于運(yùn)算完成信號EC也為高，因此信號TOP A和TOP B會傳給上拉控制信號PCA和PCB，以致于上拉控制信號PCA保持高而上拉控制信號PCB變?yōu)榈汀Ｓ捎谏侠刂菩盘朠CB和信號A都是低，因此輸出信號OUT信號會通過上拉器件P22和P23而被VDD在第二運(yùn)算周期603內(nèi)拉高。隨著運(yùn)算完成信號EC在T4時變低，輸出信號OUT又一次被拉低，并且在本周期剩余的時間內(nèi)保持為低。
在T5時，時鐘信號CLK再一次變高，因而開始了第三運(yùn)算周期605，是從T5到隨后運(yùn)算完成信號EC變低的T6時刻。在第三運(yùn)算周期內(nèi)，當(dāng)信號B為低的時候，信號A會變高。信號TOP A被下拉器件N10和N11拉低，而信號TOP B則保持為高。由于運(yùn)算完成信號EC也為高，因此信號TOP A和TOP B會傳送給上拉控制信號PCA和PCB，以致于當(dāng)上拉控制信號PCA被拉低時，上拉控制信號PCB會保持高的狀態(tài)。當(dāng)上拉控制信號PCA和B信號都為低時，輸出信號OUT會通過上拉器件P12和P13而被VDD在第三個運(yùn)算周期605內(nèi)拉高。隨著運(yùn)算完成信號EC接著在T6變低，輸出信號OUT信號又一次被拉低，并且在本周期剩余的時間內(nèi)保持為低。
在T7時刻，時鐘信號CLK再一次變高，開始了第四運(yùn)算周期607，是從T7到隨后運(yùn)算完成信號EC變低的T8時刻。在第四運(yùn)算周期內(nèi)，信號A和B都為高。信號TOP A和TOP B都被下拉器件N10、N11、N20和N21拉低，以至于上拉控制信號PCA和PCB都為低。盡管上拉器件P12和P22都導(dǎo)通，但由于信號A和B都為高，因此上拉器件P13和P23都是關(guān)閉的狀態(tài)。同時，下拉器件N14和N24都導(dǎo)通，以致于輸出信號OUT在第四運(yùn)算周期607內(nèi)保持為低。隨著運(yùn)算完成信號EC接著在T8時刻變低，輸出信號OUT又一次被拉低，并且在本周期剩余的時間內(nèi)保持為低。
輸出信號OUT被期望在運(yùn)算周期內(nèi)進(jìn)行異或操作，以響應(yīng)輸入信號A和B。如圖所示，當(dāng)輸入信號A和B在時鐘上升緣的邏輯狀態(tài)相同時，則輸出信號OUT為低；而當(dāng)輸入信號A和B的邏輯狀態(tài)不同時，則輸出信號OUT為高。依據(jù)歸零操作，輸出信號OUT在運(yùn)算周期結(jié)束后會回到邏輯零的狀態(tài)。異或電路500的一個顯著優(yōu)點(diǎn)，是兩個操作數(shù)都是真正的輸入信號，從而避免了在典型異或電路中，需要把其中一個操作數(shù)反向的操作。因為這個原因，省掉了輸入反向環(huán)節(jié)會使此異或電路速度更快。如前所述，輸出信號OUT可以藉由耦接在節(jié)點(diǎn)513處的無足多米諾邏輯(例如221)，而轉(zhuǎn)化為寄存器輸出。
本發(fā)明的實施例所提供的動態(tài)邏輯歸零鎖存器，為了或簡或繁的邏輯運(yùn)算功能提供了歸零輸出。被延時反向后的時鐘信號(例如運(yùn)算完成信號EC)，是提供了相對較短的運(yùn)算周期。本發(fā)明由于具有零設(shè)定時間，并且保持時間也很短，因此本發(fā)明的速度和現(xiàn)有的其它方式相比明顯要快。在運(yùn)算周期內(nèi)，輸出信號不會被鎖存住，取而代之的是為了反應(yīng)邏輯狀態(tài)的脈沖信號。在時鐘信號為高電位的期間，輸出會自動歸零，并且輸出會在時鐘信號變?yōu)榈碗娢粫r，繼續(xù)保持為零，以對信號TOP的節(jié)點(diǎn)進(jìn)行預(yù)充電。因此，就不需要為了預(yù)充電而在輸入端將時鐘信號耦接一個N溝道器件。一輸出鎖存電路，例如無足多米諾電路或其它相似的電路，可以將輸出信號轉(zhuǎn)化為寄存器輸出。因此，本發(fā)明使用這種方法來為復(fù)雜的動態(tài)電路提供鎖存器輸出和/或寄存器輸出。當(dāng)將本發(fā)明應(yīng)用于管道結(jié)構(gòu)中時，本發(fā)明可以顯著地提高系統(tǒng)的操作速度。在管道結(jié)構(gòu)中，由于設(shè)定時間為零，因而使決定系統(tǒng)運(yùn)算速度快慢的數(shù)據(jù)輸出時間也會顯著地降低。
盡管結(jié)合幾個代表性的例子已經(jīng)把本發(fā)明闡述的很詳細(xì)，但還是可能出現(xiàn)其它的變化。例如動態(tài)運(yùn)算電路可以依照實際上的需要，而設(shè)計得可簡單可復(fù)雜。附加邏輯功能和它的互補(bǔ)邏輯301和303可以被省略掉或用熟習(xí)此技藝者能夠理解的任何其它辦法來實現(xiàn)。另外，盡管在實施例中都采用金屬氧化物半導(dǎo)體(MOS)器件，其包括了互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)，如NMOS和PMOS，但同樣也可以采用別的技術(shù)和工藝，如雙極性器件等。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的方法及技術(shù)內(nèi)容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
權(quán)利要求
1.一種動態(tài)邏輯歸零(RTZ)鎖存器，其特征在于其包括一互補(bǔ)運(yùn)算器件對，用以響應(yīng)一時鐘信號；一動態(tài)運(yùn)算電路，耦接該互補(bǔ)運(yùn)算器件對之間的一預(yù)充電節(jié)點(diǎn)上，是依據(jù)至少一輸入數(shù)據(jù)信號來執(zhí)行一邏輯功能；一延時反向邏輯，是接收該時鐘信號，并將該時鐘信號進(jìn)行延時和反向而輸出一運(yùn)算完成信號；一鎖存邏輯，是響應(yīng)該運(yùn)算完成信號和該預(yù)充電節(jié)點(diǎn)的狀態(tài)，以在該時鐘信號的有效緣和該運(yùn)算完成信號的跳變緣間的一運(yùn)算周期內(nèi)，依據(jù)該預(yù)充電節(jié)點(diǎn)的狀態(tài)來決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，并且在兩個運(yùn)算周期之間將該輸出節(jié)點(diǎn)歸零。
2.根據(jù)權(quán)利要求1所述的動態(tài)邏輯歸零鎖存器，其特征在于其中所述的互補(bǔ)運(yùn)算器件對包括一P溝道器件，其門極耦接該時鐘信號，其漏極和源極是耦接在一電壓源和該預(yù)充電節(jié)點(diǎn)之間；以及一N溝道器件，其閘級是接收該時鐘信號，其漏極和源極則耦接在該動態(tài)運(yùn)算電路和接地之間。
3.根據(jù)權(quán)利要求1所述的動態(tài)邏輯歸零鎖存器，其特征在于其中所述的延時反向邏輯是由多數(shù)個反向器所串接而成。
4.根據(jù)權(quán)利要求1所述的動態(tài)邏輯歸零鎖存器，其特征在于其中所述的鎖存邏輯包括一N溝道過渡器件，其門極是接收該運(yùn)算完成信號，而其漏極和源極則耦接在該預(yù)充電節(jié)點(diǎn)和一上拉控制節(jié)點(diǎn)之間；第一P溝道上拉器件，其門極是接收該運(yùn)算完成信號，而其漏極和源極耦接在一電壓源和該上拉控制節(jié)點(diǎn)之間；第二P溝道上拉器件，其門極耦接該上拉控制節(jié)點(diǎn)，而其漏極和源極耦接在該電壓源和該輸出節(jié)點(diǎn)節(jié)點(diǎn)之間；以及一N溝道下拉器件，其門極耦接該上拉控制節(jié)點(diǎn)，而其漏極和源極則耦接在該上拉控制節(jié)點(diǎn)和接地之間。
5.根據(jù)權(quán)利要求4所述的動態(tài)邏輯歸零鎖存器，其特征在于更包括一附加邏輯和一附加互補(bǔ)邏輯，其中該附加邏輯耦接該電壓源和該第二P溝道上拉器件之間，而該附加互補(bǔ)邏輯耦接在該輸出節(jié)點(diǎn)和地之間，且該附加邏輯和該附加互補(bǔ)邏輯是共同操作用來防止該輸出節(jié)點(diǎn)的特定的狀態(tài)。
6.根據(jù)權(quán)利要求1所述的動態(tài)邏輯歸零鎖存器，其特征在于更包括一無足鎖存多米諾電路，其輸入是耦接該輸出節(jié)點(diǎn)和一寄存器輸出節(jié)點(diǎn)，用以提供一寄存器輸出信號。
7.根據(jù)權(quán)利要求6所述的動態(tài)邏輯歸零鎖存器，其特征在于其中所述的無足鎖存多米諾電路包括一第一P溝道器件，其門極耦接該時鐘信號，而其漏極和源極則耦接在一電壓源和一控制節(jié)點(diǎn)之間；一第一N溝道器件，其門極耦接該輸出節(jié)點(diǎn)，而其漏極和源極耦接在該控制節(jié)點(diǎn)和地之間；一第一保持電路，是耦接該控制節(jié)點(diǎn)；一第二P溝道器件，其門極耦接該控制節(jié)點(diǎn)，而漏極和源極耦接在該電壓源和該寄存器輸出節(jié)點(diǎn)之間；一第二保持電路，耦接該寄存器輸出節(jié)點(diǎn)；一第二N溝道器件，其門極接收該時鐘信號，而其漏極和源極則耦接在該寄存器輸出節(jié)點(diǎn)和一中間節(jié)點(diǎn)之間；以及一第三N溝道器件，其門極接該控制節(jié)點(diǎn)，而漏極和源極則耦接在該中間節(jié)點(diǎn)和地之間。
8.一種動態(tài)鎖存電路，其特征在于其包括一動態(tài)電路，在一時鐘信號為低時對至少一預(yù)充電節(jié)點(diǎn)進(jìn)行預(yù)充電，而在該時鐘信號為高時，對一邏輯功能進(jìn)行運(yùn)算來控制該預(yù)充電節(jié)點(diǎn)的狀態(tài)；一延時反向器，接收該時鐘信號，并提供一延時反向時鐘信號；以及一鎖存電路，耦接該動態(tài)電路和該延時反向器，以在開始于該時鐘信號的上升緣，而結(jié)束于該延時反向信號接下來的下降緣的一運(yùn)算周期內(nèi)，依據(jù)該預(yù)充電節(jié)點(diǎn)的狀態(tài)而決定一輸出節(jié)點(diǎn)的狀態(tài)，并在其它的時間控制該輸出節(jié)點(diǎn)的邏輯狀態(tài)為零。
9.根據(jù)權(quán)利要求8所述的動態(tài)鎖存電路，其特征在于其中所述的動態(tài)電路包括一上拉器件，耦接至一第一預(yù)充電節(jié)點(diǎn)，以在該時鐘信號變低時，對該第一預(yù)充電節(jié)點(diǎn)進(jìn)行預(yù)充電；一邏輯電路，耦接到該第一預(yù)充電節(jié)點(diǎn)，用以對該邏輯功能進(jìn)行運(yùn)算；以及一下拉器件，耦接到該邏輯電路，當(dāng)該時鐘信號變高時，使該邏輯電路對該邏輯功能進(jìn)行運(yùn)算。
10.根據(jù)權(quán)利要求8所述的動態(tài)鎖存電路，其特征在于其中所述的鎖存電路包括一過渡器件，當(dāng)該延時反向時鐘信號為高時，將一第二節(jié)點(diǎn)連接至該預(yù)充電節(jié)點(diǎn)；一第一上拉器件，當(dāng)該延時反向時鐘信號為低時，將該第二節(jié)點(diǎn)的狀態(tài)拉高；一第二上拉器件，當(dāng)該第二節(jié)點(diǎn)的狀態(tài)為低時，把該輸出節(jié)點(diǎn)的狀態(tài)拉高；以及一下拉器件，當(dāng)該第二節(jié)點(diǎn)的狀態(tài)為高時，把該輸出節(jié)點(diǎn)的狀態(tài)拉低。
11.根據(jù)權(quán)利要求8所述的動態(tài)鎖存電路，其特征在于其中所述的延時反向器是由多數(shù)個反向器串接而成。
12.根據(jù)權(quán)利要求8所述的動態(tài)鎖存電路，其特征在于更包括一無足多米諾電路，是耦接該輸出節(jié)點(diǎn)，用以提供對應(yīng)的寄存器輸出。
13.根據(jù)權(quán)利要求8所述的動態(tài)鎖存電路，其特征在于更包括多數(shù)個動態(tài)電路，而每一個該些動態(tài)電路是分別對應(yīng)接收多個輸入信號其中之一，并分別對應(yīng)對多數(shù)個預(yù)充電節(jié)點(diǎn)其中之一預(yù)充電；以及多數(shù)個鎖存電路，而每一該些鎖存電路是分別對應(yīng)耦接至至該些動態(tài)電路其中之一，用以接收對應(yīng)的輸入信號，且每一該些鎖存電路的輸出都以“線或”的方式耦接到該輸出節(jié)點(diǎn)。
14.根據(jù)權(quán)利要求13所述的動態(tài)鎖存電路，其特征在于其中每一該些多個動態(tài)電路都包括一第一P溝道器件，其門極接收該時鐘信號，而其漏極和源極則耦接在一電壓源和對應(yīng)的預(yù)充電節(jié)點(diǎn)之間；一第一N溝道器件，其門極接收對應(yīng)的輸入信號，而其漏極和源極則耦接在對應(yīng)的預(yù)充電節(jié)點(diǎn)和多數(shù)個第一中間節(jié)點(diǎn)其中之一之間；以及一第二N溝道器件，其門極接收該時鐘信號，而其漏極和源極耦接在對應(yīng)的第一中間節(jié)點(diǎn)和地之間。
15.根據(jù)權(quán)利要求14所述的動態(tài)鎖存電路，其特征在于其中每一該些鎖存電路都包括一第三N溝道器件，其門極接收該延時反向時鐘信號，而其漏極和源極耦接動應(yīng)的預(yù)充電節(jié)點(diǎn)和多數(shù)個上拉控制節(jié)點(diǎn)其中之一之間；一第二P溝道器件，其門極接收該延時反向時鐘信號，而其漏極和源極耦接在開電壓源和對應(yīng)的上拉控制節(jié)點(diǎn)之間；一第三P溝道器件，其門極接收對應(yīng)的輸入信號，而漏極和源極耦接在該電壓源和多數(shù)個第二中間節(jié)點(diǎn)其中之一個之間；一第四P溝道器件，其門極耦接到對應(yīng)的預(yù)充電節(jié)點(diǎn)，而其漏極和源極耦接在對應(yīng)的第二中間節(jié)點(diǎn)和該輸出節(jié)點(diǎn)之間；一第四N溝道器件，其門極耦接到對應(yīng)的預(yù)充電節(jié)點(diǎn)，而漏極和源極是以一第一堆棧結(jié)構(gòu)耦接在該輸出節(jié)點(diǎn)和地之間；以及一第五N溝道器件，其門極接收對應(yīng)的輸入信號，而其漏極和源極是以一第二堆棧結(jié)構(gòu)耦接在該輸出節(jié)點(diǎn)和地之間。
16.根據(jù)權(quán)利要求15所述的動態(tài)鎖存電路，其特征在于其中所述的邏輯功能包括一異或邏輯功能。
17.一種動態(tài)邏輯歸零鎖存方法，其特征在于其包括以下步驟當(dāng)一時鐘信號在一第一邏輯狀態(tài)時，預(yù)置一第一節(jié)點(diǎn)；當(dāng)該時鐘信號轉(zhuǎn)變到一第二邏輯狀態(tài)時，對一邏輯功能進(jìn)行動態(tài)運(yùn)算來控制該第一節(jié)點(diǎn)的邏輯狀態(tài)；延時和反向該時鐘信號，并提供一延時反向時鐘信號；依據(jù)在一運(yùn)算周期內(nèi)所決定的該第一節(jié)點(diǎn)的邏輯狀態(tài)鎖存該輸出節(jié)點(diǎn)的邏輯狀態(tài)，而該運(yùn)算周期開始于該時鐘信號轉(zhuǎn)變?yōu)樵摰诙壿嫚顟B(tài)時，且結(jié)束于對應(yīng)的下一該延時反向時鐘信號發(fā)生轉(zhuǎn)變時；以及在兩個運(yùn)算周期之間，將該輸出節(jié)點(diǎn)回復(fù)為低邏輯狀態(tài)。
18.根據(jù)權(quán)利要求17所述的動態(tài)邏輯歸零鎖存方法，其特征在于其中預(yù)置該第一節(jié)點(diǎn)的步驟，包括將第一節(jié)點(diǎn)預(yù)充電至高邏輯狀態(tài)。
19.根據(jù)權(quán)利要求17所述的動態(tài)邏輯歸零鎖存方法，其特征在于更包括增加一個鎖存多米諾電路至該輸出節(jié)點(diǎn)，以提供一寄存器輸出信號。
20.根據(jù)權(quán)利要求17所述的動態(tài)邏輯歸零鎖存方法，其特征在于其中鎖存該輸出節(jié)點(diǎn)的邏輯狀態(tài)的步驟，更包括下列步驟當(dāng)該延時反向時鐘信號為高邏輯狀態(tài)時，傳遞該第一節(jié)點(diǎn)的邏輯狀態(tài)到一上拉控制節(jié)點(diǎn)；當(dāng)該上拉控制節(jié)點(diǎn)為低邏輯狀態(tài)，則把該輸出節(jié)點(diǎn)拉至高邏輯狀態(tài)；以及當(dāng)該第一節(jié)點(diǎn)為高邏輯狀態(tài)，則把該輸出節(jié)點(diǎn)拉至低邏輯狀態(tài)。
21.根據(jù)權(quán)利要求20所述的動態(tài)邏輯歸零鎖存方法，其特征在于其中回復(fù)該輸出節(jié)點(diǎn)至低邏輯狀態(tài)包括的步驟，包括當(dāng)該延時反向時鐘信號為低邏輯狀態(tài)，且該時鐘信號也為低邏輯狀態(tài)時，保持該上拉控制節(jié)點(diǎn)為高邏輯狀態(tài)。
全文摘要
本發(fā)明是關(guān)于一種動態(tài)邏輯歸零鎖存器、鎖存方法與動態(tài)鎖存電路，該動態(tài)邏輯歸零鎖存器，包括一響應(yīng)時鐘信號的互補(bǔ)運(yùn)算器件對，一動態(tài)運(yùn)算電路，一延時反向邏輯和一鎖存邏輯。其中，動態(tài)運(yùn)算電路是耦接互補(bǔ)運(yùn)算器件對之間的一預(yù)充電節(jié)點(diǎn)上，是依據(jù)至少一輸入數(shù)據(jù)信號來執(zhí)行一邏輯功能。延時反向邏輯是接收時鐘信號，并且將時鐘信號進(jìn)行延時和反向而輸出一運(yùn)算完成信號。而鎖存邏輯是響應(yīng)運(yùn)算完成信號和預(yù)充電節(jié)點(diǎn)的狀態(tài)，以在時鐘信號的有效緣和運(yùn)算完成信號的跳變緣間的運(yùn)算周期內(nèi)，依據(jù)預(yù)充電節(jié)點(diǎn)的狀態(tài)來決定一輸出節(jié)點(diǎn)的邏輯狀態(tài)，并且在兩個運(yùn)算周期之間將輸出節(jié)點(diǎn)歸零。
文檔編號G06F15/00GK1617448SQ20041009658
公開日2005年5月18日 申請日期2004年12月3日 優(yōu)先權(quán)日2003年12月6日
發(fā)明者詹姆士R·藍(lán)佰格 申請人:智權(quán)第一公司