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      訪問存儲裝置時(shí)延滯控制的方法和電路的制作方法

      文檔序號:6447286閱讀:210來源:國知局
      專利名稱:訪問存儲裝置時(shí)延滯控制的方法和電路的制作方法
      技術(shù)領(lǐng)域
      本發(fā)命涉及存儲裝置,更具體地,涉及用于訪問存儲裝置時(shí)的延遲的方法和電路。
      背景技術(shù)
      由于半導(dǎo)體存儲裝置的運(yùn)行頻率已經(jīng)得到了很大的提高,使內(nèi)部信號與外部信號同步以及檢測/采樣/鎖存該內(nèi)部信號所需的定時(shí)裕量已逐漸減少。盡管例如雙數(shù)據(jù)速率(Dual Data-Rate DDR)存儲器之類的存儲器可以支持高速的連續(xù)運(yùn)行,但是在這樣的頻率下,提供功率的電路可能不能正常運(yùn)行。特別地,功率電平可能具有增加的干擾,或者在操作期間可能減少功率電平。功率噪聲的增加會加劇產(chǎn)生信號時(shí)延遲的變化(也就是信號的延遲變化寬度)。此問題可成為半導(dǎo)體存儲器的高頻運(yùn)行中的一個(gè)因素。
      特別地,在控制列地址選通(CAS)延滯(latency)時(shí)間的電路中(列地址選通延滯時(shí)間就是從輸入一個(gè)列地址到根據(jù)輸入的列地址輸出預(yù)定數(shù)據(jù)的時(shí)間間隔),信號延遲變化寬度的增加就成為導(dǎo)致數(shù)據(jù)輸出時(shí)序不正確運(yùn)行的一個(gè)因素。
      圖1是表示一傳統(tǒng)延滯控制電路的示意性方框圖。參照圖1,傳統(tǒng)延滯控制電路包括一命令編碼器100、一延滯信號產(chǎn)生器110,一切換單元120以及一輸出緩沖器130。命令編碼器100分析一內(nèi)部命令CMD,以便輸出一個(gè)與一外部時(shí)鐘ECLK同步的內(nèi)部激活命令PACT、一內(nèi)部讀命令PREAD或一內(nèi)部寫命令PWRITE。另外,延滯信號產(chǎn)生器110接收命令信號PACT、PREAD或PWRITE,以便根據(jù)模式寄存器組(Mode Register Set MRS)設(shè)置的延滯信息等等輸出延遲一預(yù)定時(shí)段的延滯信號。另外,切換單元120輸出一個(gè)與一內(nèi)部時(shí)鐘ICLK1同步的PTRST信號,該內(nèi)部時(shí)鐘ICLK1是延遲鎖定環(huán)(delay lockedloop DLL)的輸出。PTRST信號被用作用于激活輸出緩沖器130的信號。進(jìn)一步地,輸出緩沖器130由激活信號PTRST激活,并從一輸出鎖存器(outputlatch)中接收一內(nèi)部時(shí)鐘ICLK2和一輸出DO,以便輸出一輸出數(shù)據(jù)DOUT。
      圖2是一個(gè)表示傳統(tǒng)延滯控制電路的操作的時(shí)序圖。參照圖2,在時(shí)鐘CLK1的上升沿處檢測到的內(nèi)部命令信號READ1被命令解碼器100轉(zhuǎn)換成命令信號PREAD。在時(shí)鐘CLK4的上升沿處檢測到的內(nèi)部命令信號READ2被命令解碼器100轉(zhuǎn)換成命令信號PREAD。激活的命令信號PREAD被延滯信號產(chǎn)生器110延遲一預(yù)定時(shí)鐘,此后,將其作為延滯信號輸出。另外,由于第一延遲操作在基于內(nèi)部命令信號READ1的信號PREAD的上升期間進(jìn)行,所以功率噪聲相對不顯著。但是在基于內(nèi)部命令信號READ2的信號PREAD的上升期間,就產(chǎn)生了功率噪聲問題,以至于VDD和VCC線由于外部時(shí)鐘ECLK相對高的頻率,而不能支持延滯信號的上升。
      換句話說,讀操作之間的時(shí)間間隔可以很短,以至于VDD和VCC的電平可以被執(zhí)行寫操作的電路的高頻切換減少。由于延滯控制器210的電路的運(yùn)行速度可因VDD和VCC的影響而減少,所以延滯信號從非激活狀態(tài)到激活狀態(tài)的轉(zhuǎn)換速度可被降低。因此,延滯信號就被延遲了。由于延滯信號比內(nèi)部時(shí)鐘ICLK1信號經(jīng)過的存儲裝置電路多,因此延滯信號對功率噪聲更敏感。由于內(nèi)部時(shí)鐘ICLK1信號比延滯信號經(jīng)過的存儲裝置電路少,因此內(nèi)部時(shí)鐘ICLK1信號對功率噪聲不如延滯信號敏感。也就是,當(dāng)?shù)谝蛔x命令READ1被輸入到命令解碼器100中時(shí),功率噪聲的影響并不大,但是,由于延滯信號增加的延遲,當(dāng)?shù)诙x命令READ2被輸入到命令解碼器100中時(shí),功率噪聲的影響就很大了。
      這意味著至少在READ2期間從存儲器讀取的數(shù)據(jù)不必被延遲或者甚至丟失。例如,在正常操作中,在外部時(shí)鐘ECLK的時(shí)鐘CLK8的上升沿之后,可使延滯信號有效,但是由于功率噪聲引起的延遲,延滯信號在時(shí)鐘CLK9的上升沿之后可能才有效。
      被功率噪聲延遲的延滯信號被輸入到切換單元120中,并且切換單元120將延遲的延滯信號與內(nèi)部時(shí)鐘ICLK1同步,以產(chǎn)生作為輸出緩沖器激活信號的PTRST信號。根據(jù)第一內(nèi)部命令信號READ1產(chǎn)生的PTRST信號在時(shí)鐘CLK6的上升沿被激活。但是由于功率噪聲,根據(jù)內(nèi)部命令READ2產(chǎn)生的PTRST信號在時(shí)鐘CLK1O的上升沿被激活。根據(jù)PTRST信號激活輸出緩沖器130。在正常情況下,與內(nèi)部命令READ2相關(guān)的輸出數(shù)據(jù)DOUT被初始化,以便在時(shí)鐘CLK9的上升沿輸出。但是,實(shí)際上,初始化輸出數(shù)據(jù)DOUT,而在時(shí)鐘CLK10的上升沿處輸出。
      在圖2中,在輸入輸出數(shù)據(jù)時(shí)執(zhí)行的預(yù)先取出4位的DDR2模式運(yùn)行被作為例子解釋。但是,由于功率噪聲而導(dǎo)致的輸出數(shù)據(jù)延遲問題可在任何高頻運(yùn)行的存儲裝置中發(fā)生。

      發(fā)明內(nèi)容
      依據(jù)本發(fā)明的實(shí)施例可提供用于存儲裝置訪問中延滯控制的方法和電路。在本發(fā)明的一些實(shí)施例中,為訪問一存儲裝置提供延遲的方法可包括根據(jù)至少一個(gè)參數(shù),調(diào)整存儲器運(yùn)行時(shí)訪問數(shù)據(jù)的延遲,所述參數(shù)與提供給該存儲器的功率電平的減少有關(guān)。
      在本發(fā)明的一些實(shí)施例中,調(diào)整的步驟包括響應(yīng)于確定了要執(zhí)行的存儲器操作的減少頻率而增加延遲。響應(yīng)于確定了要執(zhí)行的存儲器操作的增加頻率而減少延遲。
      在本發(fā)明的一些實(shí)施例中,增加步驟可包括增加產(chǎn)生的延滯信號的載荷,而減少步驟包括減少產(chǎn)生的延滯信號的載荷。在本發(fā)明的一些實(shí)施例中,調(diào)整的步驟可包括向流水線延遲電路提供接收要執(zhí)行的存儲器操作的指示,并包括提供從流水線延遲電路的不同級到可變延遲電路的輸出,以便增加/減少延遲。
      在本發(fā)明的一些實(shí)施例中,該方法可進(jìn)一步包括根據(jù)流水線延遲電路的不同級的輸出,增加或減少可變延遲電路的輸出的載荷。在本發(fā)明的一些實(shí)施例中,提供指示的步驟可包括向不同的流水線延遲電路提供指示,其中每個(gè)流水線延遲電路都與不同類型的存儲器操作相關(guān)。
      在本發(fā)明的一些實(shí)施例中,向不同的流水線延遲電路提供指示的步驟可包括將該指示計(jì)時(shí)到不同流水線延遲電路每個(gè)的第一級,其中該流水線延遲電路與提供給不同流水線延遲電路每個(gè)的時(shí)鐘信號同步。在本發(fā)明的一些實(shí)施例中,向流水線延遲電路提供接收要執(zhí)行的存儲器操作的指示的步驟包括提供從不同流水線延遲電路的連續(xù)級到可變延遲電路的各個(gè)級的指示。
      在本發(fā)明的一些實(shí)施例中,增加或減少載荷的步驟可包括根據(jù)要執(zhí)行的存儲器操作的類型,增加或減少載荷的不同量。在本發(fā)明的一些實(shí)施例中,調(diào)整步驟可包括接收要執(zhí)行的存儲器操作的指示。該指示提供給不同流水線延遲電路以及可變延遲電路。該指示被計(jì)時(shí)到不同流水線延遲電路的輸入級,以便提供從那里的分級輸出。分級輸出被提供到可變延遲電路。一增加/減少的延遲可提供給延滯信號,其中該延滯信號根據(jù)分級輸出的狀態(tài)由可變延遲電路產(chǎn)生。
      在本發(fā)明的一些實(shí)施例中,為訪問一存儲裝置提供延時(shí)的方法可包括根據(jù)要在第一時(shí)間執(zhí)行的第一存儲器操作,為由可變延遲電路產(chǎn)生的一延滯信號提供一第一延遲。根據(jù)在第一時(shí)間后的第二時(shí)間要執(zhí)行的第二存儲器操作,該第一延遲可被減少為第二延遲,以便產(chǎn)生具有第二延遲的第二延滯信號。在本發(fā)明的一些實(shí)施例中,減少第一延遲的步驟可進(jìn)一步包括如果第一和第二存儲器操作在彼此的時(shí)間間隔內(nèi),那么就將第一延遲減少為第二延遲。
      在本發(fā)明的一些實(shí)施例中,在集成電路存儲裝置中用于為訪問一存儲裝置提供延遲的電路可包括一可變延遲電路,該可變延遲電路被配置為,根據(jù)至少一個(gè)與提供給該存儲器的電壓電平減少有關(guān)的參數(shù),調(diào)整在存儲器操作期間訪問一數(shù)據(jù)的延遲。在本發(fā)明的一些實(shí)施例中,該參數(shù)可以是要執(zhí)行的存儲器操作的類型、要執(zhí)行的存儲器操作的數(shù)量和/或要執(zhí)行的存儲器操作的頻率。
      在本發(fā)明的一些實(shí)施例中,可變延遲電路進(jìn)一步被配置為響應(yīng)于確定了要執(zhí)行的存儲操作的減少頻率而增加延遲,并且被配置為響應(yīng)于確定了要執(zhí)行的存儲器操作的增加頻率而減少延遲。
      在本發(fā)明的一些實(shí)施例中,可變延遲電路進(jìn)一步被配置為響應(yīng)于要執(zhí)行存儲器操作的頻率降低,增加產(chǎn)生的延滯信號的載荷,并且被進(jìn)一步配置為響應(yīng)于要執(zhí)行的存儲器操作的頻率增加,減少產(chǎn)生的延滯信號的載荷。


      圖1是表示一傳統(tǒng)延滯控制電路的方框圖。
      圖2是表示一傳統(tǒng)延滯控制電路的操作的時(shí)序圖。
      圖3是表示依據(jù)本發(fā)明一些實(shí)施例的可變延遲控制電路和方法的方框圖。
      圖4是表示依據(jù)本發(fā)明實(shí)施例的延遲控制器的電路圖。
      圖5是表示依據(jù)本發(fā)明實(shí)施例的可變延遲電路的電路圖。
      圖6是表示依據(jù)本發(fā)明實(shí)施例的可變延遲控制電路的操作的時(shí)序圖。
      具體實(shí)施例方式
      現(xiàn)在將在下文中參照附圖更完整地描述本發(fā)明,其中,附圖示出了本發(fā)明的示意性實(shí)施例。但是,本發(fā)明可以以各種形式實(shí)施,并不僅僅局限于在此提出的實(shí)施例;相反,這些實(shí)施例的提供使本發(fā)明更詳盡更完全,并且對于本領(lǐng)域的技術(shù)人員來說,完全表示了本發(fā)明的范圍。在整個(gè)說明書中,相似的數(shù)字表示相似的部件。這里所用的術(shù)語“和/或”包括一個(gè)或多個(gè)相關(guān)列出項(xiàng)的任何及所有的組合。
      應(yīng)當(dāng)理解的是,盡管術(shù)語第一和第二在此用于描述不同的元件,但是這些元件并不被這些術(shù)語所限制。這些術(shù)語僅僅用于將一個(gè)元件與另一個(gè)元件區(qū)分開來。因此,在不背離本說明書公開教導(dǎo)的情況下,下面討論的第一元件可被稱為第二元件,同樣的,第二元件可被稱為第一元件。
      在此使用專門術(shù)語的目的僅僅是描述特定實(shí)施例,而并不用于限制本發(fā)明。如這里所用的,單數(shù)形式“一”(a、an)和“該”(the)同樣意圖包括復(fù)數(shù)形式,除非其內(nèi)容清楚地表示了其含義。應(yīng)當(dāng)進(jìn)一步理解的是,當(dāng)在本說明書中使用術(shù)語“包含”(comprises)和/或“其包含”(comprising)時(shí),這些術(shù)語指明所述特征、整體、步驟、操作、元件和/或部件的存在,但不排除存在或附加一個(gè)或多個(gè)其它特征、整體、步驟、操作、元件、部件和/或組。
      除非特別定義,這里使用的所有術(shù)語(包括技術(shù)和科學(xué)術(shù)語)都與本發(fā)明所屬技術(shù)領(lǐng)域普通技術(shù)人員的一般理解具有相同的含義。應(yīng)當(dāng)進(jìn)一步理解的是,諸如在通用字典中定義了的術(shù)語都應(yīng)被解釋為都具有與相關(guān)技術(shù)領(lǐng)域中的含義相一致的含義,并且都不解釋為理想或過分正式(overly formal)的含義,除非其在此如此定義。
      圖3是示意性表示依據(jù)本發(fā)明一示例性實(shí)施例的可變延遲控制電路的功能方框圖。參照圖3,該可變延遲控制電路包括一命令解碼器200、一延帶控制器210、一延遲控制器、一可變延遲電路230、一切換單元240以及一輸出緩沖器250。
      命令解碼器200解碼一命令CMD,以產(chǎn)生一內(nèi)部命令。另外,該命令解碼器200通過分析一個(gè)行地址選通信號/RAS、一個(gè)列地址選通選通信號/CAS、一個(gè)寫使能信號/WE以及一個(gè)芯片選擇信號/CS,將該內(nèi)部命令與一外部時(shí)鐘ECLK同步,以便輸出以PREAD、PWRITE以及PACT等等。其中行地址選通信號/RAS、列地址選通選通信號/CAS、寫使能信號/WE以及芯片選擇信號/CS信號都是CMOS級的,并且從一個(gè)命令緩沖器(未示出)輸出,而信號名前的“/”表示負(fù)邏輯,在負(fù)邏輯中,當(dāng)信號為“低”電平時(shí),激活該信號。
      延滯控制器2lO將命令解碼器200輸出的內(nèi)部命令延遲一預(yù)定時(shí)鐘,以產(chǎn)生一延遲的內(nèi)部命令。
      延遲控制器電路220移動與外部時(shí)鐘ECLK同步的內(nèi)部命令。延遲控制器電路220包括一個(gè)用于移動內(nèi)部命令PREAD的第一移動路徑(或第一延遲流水線)、一個(gè)用于移動內(nèi)部命令PWRITE的第二移動路徑(或第二延遲流水線)以及一個(gè)用于移動內(nèi)部命令PACT的第三移動路徑(或第三延遲流水線)。每個(gè)移動路徑都包括多個(gè)觸發(fā)器(或其他狀態(tài)類型器件)。每個(gè)觸發(fā)器的輸出都控制該可變延遲電路230的運(yùn)行。
      根據(jù)延遲控制器電路220的一延遲控制信號,可變延遲電路230延遲該延遲的內(nèi)部命令以輸出一延滯信號,該延遲的內(nèi)部命令是由延滯控制器210輸出的。另外,可變延遲電路230包括多個(gè)串聯(lián)耦合的反相器以及與這些反相器的輸出端相耦合的延遲電路。該延遲電路包括三對晶體管和耦合在該晶體管和VDD或VSS端之間的電容器。
      切換單元240將延滯信號與延遲鎖定環(huán)(DLL)(未示出)輸出的內(nèi)部時(shí)鐘ICLK1同步,以輸出一個(gè)PTRST信號,該P(yáng)TRST信號是一個(gè)用于激活輸出緩沖器250的信號。輸出緩沖器250在激活信號PTRST被激活的期間,檢測輸出鎖存器(未示出)輸出的D0信號,以便輸出一個(gè)與內(nèi)部時(shí)鐘ICLK2同步的數(shù)據(jù)輸出DOUT。
      正如以上參照圖3所討論的,延遲控制器電路220包括用于要執(zhí)行的不同類型存儲器操作的流水線延遲電路。該流水線延遲電路可提供要執(zhí)行的存儲器操作的記錄以及過去已經(jīng)執(zhí)行的操作的記錄。延遲控制器電路220的分級輸出可用于調(diào)整由可變延遲電路230產(chǎn)生的延滯信號的延遲。在本發(fā)明的一些實(shí)施例中,根據(jù)至少一個(gè)與提供給存儲器的減少電壓電平有關(guān)的參數(shù),調(diào)整該延遲。例如,可變延遲電路230可產(chǎn)生一個(gè)包括一可調(diào)延遲的延滯信號,該可調(diào)延遲根據(jù)執(zhí)行的存儲器操作的頻率而增加或減少。以此方式,例如,當(dāng)存儲裝置以一較低頻率運(yùn)行時(shí),該延遲可被增加,而當(dāng)存儲裝置以一較高頻率運(yùn)行時(shí),該延遲可被減少。在較高頻率時(shí)延滯的減少可補(bǔ)償與功率電平減少有關(guān)的延遲,其中功率電平減少是伴隨高頻運(yùn)行而出現(xiàn)。因此,減少包含在延滯信號中的延遲可補(bǔ)償由于高頻運(yùn)行引起的延遲。在本發(fā)明的一些實(shí)施例中,通過增加可變延遲電路230中的輸出各級的載荷,可增加延遲。在本發(fā)明的一些實(shí)施例中,通過減少可變延遲電路230的各級的載荷,可減少延遲。
      在本發(fā)明的進(jìn)一步實(shí)施例中,可變延遲電路230可根據(jù)在第一時(shí)間執(zhí)行的第一存儲器操作,產(chǎn)生具有第一延遲的延滯信號。根據(jù)在第一時(shí)間之后的第二時(shí)間執(zhí)行的第二存儲器操作,可將該第一延遲減少為第二延遲,以便產(chǎn)生具有第二延遲的延滯信號。因此,可變延遲電路230可基于執(zhí)行存儲器操作的時(shí)間產(chǎn)生延滯信號,包括基于有關(guān)相對于當(dāng)前存儲器的操作來說在過去執(zhí)行的操作的可調(diào)延遲。
      圖4是表示依據(jù)本發(fā)明一些實(shí)施例的延遲控制器電路和方法的詳細(xì)電路圖。參照圖4,延遲控制器電路220包括第一移動路徑300(第一延遲流水線)、第二移動路徑310(第二延遲流水線)和第三移動路徑320(第三延遲流水線)。
      第一移動路徑300包括n個(gè)串聯(lián)耦合的觸發(fā)器(或其他狀態(tài)器件),其用于響應(yīng)于外部時(shí)鐘ECLK移動內(nèi)部命令PREAD,其中n是大于(或等于)1的整數(shù)。這里觸發(fā)器F/FR1在外部時(shí)鐘ECLK的上升沿檢測PREAD信號,以便向R1線輸出PREAD信號。將相位與R1線上的信號的相位相反的反相信號提供到R1B線。觸發(fā)器F/FR2在外部時(shí)鐘ECLK的上升沿檢測PREAD信號,以便向R2線和R2B線輸出PREAD信號。在觸發(fā)器F/FR1中根據(jù)外部時(shí)鐘ECLK的檢測操作的一個(gè)時(shí)鐘后,觸發(fā)器F/FR2檢測R1線上的數(shù)據(jù)。觸發(fā)器的第n觸發(fā)器F/FRn執(zhí)行與觸發(fā)器F/FR1和F/FR2相同的操作。但是與觸發(fā)器F/FR1中根據(jù)外部時(shí)鐘ECLK的檢測操作相比,該數(shù)據(jù)檢測操作是根據(jù)第n外部時(shí)鐘ECLK執(zhí)行的。
      第二移動路徑310包括n個(gè)串聯(lián)耦合的觸發(fā)器(或其他狀態(tài)器件),其用于響應(yīng)于外部時(shí)鐘ECLK移動內(nèi)部命令PWRITE。這里,觸發(fā)器F/FW1在外部時(shí)鐘ECLK的上升沿檢測PWRITE信號,以便向W1線輸出PWRITE信號。另外,將相位與W1線上的信號相位相反的反相信號提供給W1B線。觸發(fā)器F/FW2在外部時(shí)鐘ECLK的上升沿檢測PWRITE信號,以便向W2線和W2B線輸出PWRITE信號。在觸發(fā)器F/FW1根據(jù)外部時(shí)鐘ECLK的檢測操作的一個(gè)時(shí)鐘后,觸發(fā)器F/FW2檢測W1線上的數(shù)據(jù)。觸發(fā)器的第n觸發(fā)器F/FWn執(zhí)行與觸發(fā)器F/FW1和F/FW2相同的操作。但是與觸發(fā)器F/FW1根據(jù)外部時(shí)鐘ECLK的檢測操作相比,該數(shù)據(jù)檢測操作是根據(jù)第n外部時(shí)鐘ECLK執(zhí)行的。
      第三移動路徑320包括n個(gè)串聯(lián)耦合的觸發(fā)器,其用于響應(yīng)于外部時(shí)鐘ECLK移動內(nèi)部命令PACT,其中n是大于(或等于)1的整數(shù)。觸發(fā)器F/FA1在外部時(shí)鐘ECLK的上升沿檢測PACT信號,以便向A1線輸出PACT信號。將相位與A1線上的信號相位相反的反相信號提供給A1B線。觸發(fā)器F/FA2在外部時(shí)鐘ECLK的上升沿檢測PACT信號,以便向A2線和A2B線輸出PACT信號。在觸發(fā)器F/FA1根據(jù)外部時(shí)鐘ECLK的檢測操作的一個(gè)時(shí)鐘后,觸發(fā)器F/FA2檢測W1線上的數(shù)據(jù)。觸發(fā)器的第n觸發(fā)器F/FAn執(zhí)行與觸發(fā)器F/FA1和F/FA2相同的操作。但是與觸發(fā)器F/FA1根據(jù)外部時(shí)鐘ECLK的檢測操作相比,該數(shù)據(jù)檢測操作是根據(jù)第n外部時(shí)鐘ECLK執(zhí)行的。
      正如以上參照圖4的描述,延遲電路控制器220包括不同的流水線延遲電路,例如,用于要執(zhí)行的不同存儲器操作的每種類型的流水線延遲電路。要執(zhí)行的不同類型存儲器操作的指示被計(jì)時(shí)到不同的流水線延遲電路,用以提供一段有關(guān)時(shí)間的記錄,該記錄是關(guān)于哪個(gè)存儲器操作已經(jīng)被/將被執(zhí)行以便向可變延遲電路230提供分級輸出。特別的,流水線延遲電路的較低級提供了要執(zhí)行的存儲器操作的指示,而流水線延遲電路的較高級提供了在那些被計(jì)時(shí)到流水線延遲電路的較低級的存儲器操作之前,要執(zhí)行的存儲器操作的指示。
      圖5是表示依據(jù)本發(fā)明一些實(shí)施例的可變延遲電路和方法的電路圖。參照圖5,可變延遲電路230包括多個(gè)反相器和多個(gè)延遲電路。延滯控制器210輸出的延遲后的命令被輸入給可變延遲電路230的反相器I1,并輸出由第一延遲電路410的延遲操作所延遲的信號。
      第一延遲電路410根據(jù)R1、R1B、W1、W1B、A1和A1B線上的控制信號,控制延遲反相器I1的輸出信號的操作,其中這些線是延遲控制電路220的輸出線。第一延遲電路410包括三對晶體管以及耦合在晶體管和VDD或VSS終端之間電容器。
      第一晶體管對412包括一個(gè)PMOS晶體管QR1P和一個(gè)NMOS晶體管QR1N。R1是延遲控制器電路220的一條輸出線,其耦合到晶體管QR1P的柵極,晶體管QR1P的漏極耦合到反相器I1的輸出端,晶體管QR1P的源極耦合到電容器CR1的一端,電容器CR1的另一端耦合到VDD。R1B是延遲控制器電路220的輸出線,其耦合到晶體管QR1N的柵極,晶體管QR1N的漏極耦合到反相器I1的輸出端,晶體管QR1N的源極耦合到電容器CR1B的一端,而電容器CR1B的另一端耦合到VSS。
      第二晶體管對414包括一個(gè)PMOS晶體管QW1P和一個(gè)NMOS晶體管QW1N。W1是延遲控制器電路220的輸出線,其耦合到晶體管QW1P的柵極,晶體管QW1P的漏極耦合到反相器I1的輸出端,晶體管QW1P的源極耦合到電容器CW1的一端,電容器CW1的另一端耦合到VDD。W1B是延遲控制器電路220的輸出線,其耦合到晶體管QW1N的柵極,晶體管QW1N的漏極耦合到反相器I1的輸出端,晶體管QW1N的源極耦合到電容器CW1B的一端,而電容器CW1B的另一端耦合到VSS。
      第三晶體管對416包括一個(gè)PMOS晶體管QA1P和一個(gè)NMOS晶體管QA1N。A1是延遲控制器電路220的一條輸出線,其耦合到晶體管QA1P的柵極,晶體管QA1P的漏極耦合到反相器I1的輸出端,晶體管QA1P的源極耦合到電容器CA1的一端,電容器CA1的另一端耦合到VDD。A1B是延遲控制器電路220的輸出線,其耦合到晶體管QA1N的柵極,晶體管QA1N的漏極耦合到反相器I1的輸出端,晶體管QA1N的源極耦合到電容器CA1B的一端,而電容器CA1B的另一端耦合到VSS。
      在沒有命令輸入的情況下,由于內(nèi)部命令沒有被激活,所以R1、W1和A1線上的所有信號都為低電平,而R1B、W1B、A1B線上的所有信號都為高電平。因此,第一延遲電路410的所有晶體管都被接通,并且通過耦合第一延遲電路410中的所有電容器,反相器I1的輸出被最大地延遲。
      當(dāng)在外部時(shí)鐘ECLK的第一時(shí)鐘處激活命令PREAD時(shí),R1線上的信號具有高電平,R1B上的信號具有低電平,而來自延遲控制器電路220的剩余(remainder)輸入則分別處于上述參照無命令輸入而描述的各個(gè)狀態(tài)。結(jié)果,第一晶體管對412的晶體管就被關(guān)斷(并且剩余的被導(dǎo)通),反相器I1的輸出被延遲一個(gè)根據(jù)電容器CW1、CW1B、CA1和CA1B的值確定的時(shí)間,其中這些電容器與反相器I1的輸出耦合(減少了提供給反相器I1輸出的延遲)。此外,當(dāng)激活命令PWRITE時(shí),W1線上的信號具有高電平,而W1B線上的信號具有低電平,這樣第二晶體管對414的晶體管就被關(guān)斷(進(jìn)一步減少了提供給反相器I1輸出的延遲)。另外,當(dāng)激活命令PACT時(shí),A1線上的信號具有高電平,而A1B上的信號具有低電平,這樣第三晶體管對416的晶體管就被關(guān)斷(進(jìn)一步減少了提供給反相器I1的輸出的延遲)。
      反相器11的輸出信號被第一延遲電路410延遲,并被輸入給反相器I2。第二延遲電路420耦合到反相器I2的輸出端。第二延遲電路420包括三對晶體管和耦合在晶體管和VDD或VSS端之間的電容器。
      在第二延遲電路420中,第四晶體管對422包括一個(gè)響應(yīng)于R2線上的控制信號而運(yùn)行的晶體管QR2P,和一個(gè)響應(yīng)于R2B上的控制信號而運(yùn)行的晶體管QR2N。晶體管QR2P的漏極耦合到反相器I2的輸出端,并且晶體管QR2P的源極耦合到電容器CR2的一端。電容器CR2的另一端耦合到VDD。此外,晶體管QR2N的漏極耦合到反相器I2的輸出端,晶體管QR2N的源極耦合到電容器CR2B的一端。另外,電容器CR2B的另一端耦合到VSS。
      并且,第五晶體管對424包括一個(gè)響應(yīng)于W2線上的控制信號而運(yùn)行的晶體管QW2P,和一個(gè)響應(yīng)于W2B上的控制信號而運(yùn)行的晶體管QW2N。晶體管QW2P的漏極耦合到反相器I2的輸出端,并且晶體管QW2P的源極耦合到電容器CW2的一端。電容器CW2的另一端耦合到VDD。此外,晶體管QW2N的漏極耦合到反相器I2的輸出端,晶體管QW2N的源極耦合到電容器CW2B的一端。另外,電容器CW2B的另一端耦合到VSS。
      此外,第六晶體管對426包括一個(gè)響應(yīng)于A2線上的控制信號而運(yùn)行的晶體管QA2P,和一個(gè)響應(yīng)于A2B上的控制信號而運(yùn)行的晶體管QA2N。并且,晶體管QA2P的漏極耦合到反相器I2的輸出端,并且晶體管QA2P的源極耦合到電容器CA2的一端。電容器CA2的另一端耦合到VDD。此外,晶體管QA2N的漏極耦合到反相器I2的輸出端,晶體管QA2N的源極耦合到電容器CA2B的一端。另外,電容器CA2B的另一端耦合到VSS。響應(yīng)于延遲控制器電路220在外部時(shí)鐘ECLK的第二時(shí)鐘輸出的延遲控制信號,第二延遲電路420控制反相器I2的輸出信號的延遲。
      進(jìn)入反相器In的信號被反相,并被第n延遲電路430所延遲,該第n延遲電路430耦合到反相器In的輸出端。第n延遲電路430包括三對晶體管和耦合在晶體管和VDD或VSS端之間的電容器。在第n延遲電路430中,第七晶體管對432包括一個(gè)響應(yīng)于Rn線上的控制信號而運(yùn)行的晶體管QRnP,和一個(gè)響應(yīng)于RnB上的控制信號而運(yùn)行的晶體管QRnN。并且,晶體管QRnP的漏極耦合到反相器In的輸出端,并且晶體管QRnP的源極耦合到電容器CRn的一端。電容器CRn的另一端耦合到VDD。此外,晶體管QRnN的漏極耦合到反相器In的輸出端,晶體管QRnN的源極耦合到電容器CRnB的一端。另外,電容器CRnB的另一端耦合到VSS。
      第八晶體管對434包括一個(gè)響應(yīng)于Wn線上的控制信號而運(yùn)行的晶體管QWnP,和一個(gè)響應(yīng)于WnB上的控制信號而運(yùn)行的晶體管QWnN。晶體管QWnP的漏極耦合到反相器In的輸出端,并且晶體管QWnP的源極耦合到電容器CWn的一端。電容器CWn的另一端耦合到VDD。此外,晶體管QWnN的漏極耦合到反相器In的輸出端,晶體管QWnN的源極耦合到電容器CWnB的一端。另外,電容器CWnB的另一端耦合到VSS。
      此外,第九晶體管對436包括一個(gè)響應(yīng)于An線上的控制信號而運(yùn)行的晶體管QAnP,和一個(gè)響應(yīng)于AnB上的控制信號而運(yùn)行的晶體管QAnN。晶體管QAnP的漏極耦合到反相器In的輸出端,并且晶體管QAnP的源極耦合到電容器CAn的一端。電容器CAn的另一端耦合到VDD。此外,晶體管QAnN的漏極耦合到反相器In的輸出端,晶體管QAnN的源極耦合到電容器CAnB的一端。電容器CAnB的另一端耦合到VSS。
      在外部時(shí)鐘ECLK的第n時(shí)鐘,根據(jù)延遲控制器電路220輸出的延遲控制信號,第n延遲電路430控制從反相器In的輸出信號的延遲。例如,反相器In+1耦合到反相器In的輸出,從而減少或最小化對輸入延滯信號的切換單元240的輸入阻抗的影響。
      在本發(fā)明的一些實(shí)施例中,電容器的電容量可因存儲裝置的操作模式而不同。在本發(fā)明的一些實(shí)施例中,基于PACT信號激活操作時(shí)的電容量、基于PREAD信號的讀操作時(shí)的電容量以及基于PWRITE信號的寫操作時(shí)的電容量可以被設(shè)置為互不相同的值。另外,電容器的電容量可根據(jù)操作頻率而不同地設(shè)置。也就是,為了最小化或者減少由操作頻率導(dǎo)致的功率噪聲的影響,需要設(shè)置適當(dāng)?shù)碾娙萘俊?br> 如上參照圖5所述的,延遲控制器電路220的分級輸出被提供給可變延遲電路230的相應(yīng)級。特別的,將要執(zhí)行(以及已經(jīng)執(zhí)行)的存儲器操作的指示提供給延遲電路,以便增加/減少可變延遲電路230相應(yīng)級的輸出載荷。此外,如圖5所示,通過增加/減少可變延遲電路230的相應(yīng)級的電容載荷,分級輸出可用于調(diào)整可變延遲,其中增加/減少電容載荷是通過接通/關(guān)斷與VDD或VSS耦合的相應(yīng)晶體管對而進(jìn)行的。此外,在依據(jù)本發(fā)明實(shí)施例的操作中,延滯控制器電路210產(chǎn)生的信號通過可變延遲電路230,并根據(jù)要執(zhí)行的和/或已經(jīng)執(zhí)行的存儲器操作實(shí)施可調(diào)的延遲。應(yīng)當(dāng)理解的是,要執(zhí)行的存儲器操作可以被延遲控制器電路220中的流水線延遲電路的較低級輸出的分級輸出所證明(evidence),而已經(jīng)執(zhí)行的存儲器操作可被流水線延遲電路的較高級所證明。
      圖6是表示依據(jù)本發(fā)明一實(shí)施例的可變延遲控制電路的操作的時(shí)序圖。參照圖6,內(nèi)部激活命令PACT由外部時(shí)鐘ECLK的時(shí)鐘CLK0的上升沿處檢測到的激活命令A(yù)CT產(chǎn)生。在時(shí)鐘CLK1的上升沿處檢測內(nèi)部激活命令PACT,并將其輸入給圖4中所示的延遲控制器電路220的第三移動路徑。在時(shí)鐘CLK|的上升沿檢測的內(nèi)部激活命令PACT被輸出給A1線,該A1線是在第三移動路徑上的觸發(fā)器F/FA1的輸出線,并該內(nèi)部激活命令PACT被反相以便輸出到另一條輸出線A1B。
      觸發(fā)器F/FA1的輸出線A1上的信號被移到觸發(fā)器F/FA2。換句話說,在時(shí)鐘CLK2的上升沿檢測輸出線A1上的信號,以便將該信號輸出到輸出線A2上,并且該信號被反相,以便輸出到另一條輸出線A2B上。
      依據(jù)上述本發(fā)明的一些實(shí)施例的操作,延遲控制信號在時(shí)鐘CLK3的上升沿被輸出到觸發(fā)器F/FA3的輸出線A3和A3B,延遲控制信號在時(shí)鐘CLK4的上升沿被輸出到觸發(fā)器F/FA4的輸出線A4和A4B上,延遲控制信號在時(shí)鐘CLK5的上升沿被輸出到觸發(fā)器F/FA5的輸出線A5和A5B上,延遲控制信號在時(shí)鐘CLK6的上升沿被輸出到觸發(fā)器F/FA6的輸出線A6和A6B上。
      通過在外部時(shí)鐘ECLK的時(shí)鐘CLK4的上升沿處檢測到讀命令READ1,產(chǎn)生內(nèi)部激活命令PREAD1。內(nèi)部讀命令PREAD1在時(shí)鐘CLK5的上升沿處被檢測到,并被輸入到圖4的延遲控制器電路220的第一移動路徑。此外,在時(shí)鐘CLK5的上升沿檢測到的內(nèi)部讀命令PREAD1被輸出到R1線,該R1線是第一移動路徑上的觸發(fā)器F/FR1的輸出線,并且該內(nèi)部讀命令PREAD1被反相以便被輸出到另一條輸出線R1B。觸發(fā)器F/FR1的輸出線R1上的信號被移動到觸發(fā)器F/FR2。也就是說,在時(shí)鐘CLK6的上升沿檢測到輸出線R1上的信號,以便將其輸出到輸出線R2,并將該信號反相以便輸出給另一條輸出線R2B。
      延遲控制信號在時(shí)鐘CLK7的上升沿被輸出到觸發(fā)器F/FR3的輸出線R3和R3B,延遲控制信號在時(shí)鐘CLK8的上升沿被輸出到觸發(fā)器F/FR4的輸出線R4和R4B上,延遲控制信號在時(shí)鐘CLK9的上升沿被輸出到觸發(fā)器F/FR5的輸出線R5和R5B,延遲控制信號在時(shí)鐘CLK10的上升沿被輸出到觸發(fā)器F/FR6的輸出線R6和R6B上。
      此外,通過在外部時(shí)鐘ECLK的時(shí)鐘CLK7的上升沿處檢測到的讀命令READ2,產(chǎn)生內(nèi)部激活命令PREAD2。內(nèi)部讀命令PREAD2在時(shí)鐘CLK8的上升沿處被檢測到,并被輸入到圖4的延遲控制器電路220的第一移動路徑。此外,在時(shí)鐘CLK8的上升沿檢測到的內(nèi)部讀命令PREAD2被輸出到R1線,該R1線是第一移動路徑上的觸發(fā)器F/FR1的輸出線,并且該內(nèi)部讀命令PREAD2被反相以便被輸出到另一條輸出線R1B。觸發(fā)器F/FR1的輸出線R1上的信號被移動到觸發(fā)器F/FR2。也就是說,在時(shí)鐘CLK9的上升沿檢測輸出線R1上的信號,以便將其輸出到輸出線R2,并將該信號反相以便輸出給另一條輸出線R2B延遲控制信號在時(shí)鐘CLK10的上升沿被輸出到觸發(fā)器F/FR3的輸出線R3和R3B,延遲控制信號在時(shí)鐘CLK11的上升沿被輸出到觸發(fā)器F/FR4的輸出線R4和R4B上,延遲控制信號在時(shí)鐘CLK12的上升沿被輸出到觸發(fā)器F/FR5的輸出線R5和R5B,延遲控制信號在時(shí)鐘CLK13的上升沿被輸出到觸發(fā)器F/FR6的輸出線R6和R6B上。
      與外部時(shí)鐘ECLK同步的延遲控制信號控制可變延遲電路230的晶體管的導(dǎo)通-關(guān)斷操作。在外部時(shí)鐘ECLK的時(shí)鐘CLK6處,產(chǎn)生READ1的延滯信號。延滯信號就是由線A6和R2線上的控制信號控制的延遲操作。因此,READ1的延遲由兩個(gè)控制信號控制,這樣由于功率噪聲而產(chǎn)生的影響就會被最小化或減少。
      此外,用于第二次產(chǎn)生的延滯信號(即,用于READ2)的延遲操作由R1和R4線上的控制信號控制。如上所述,CAS延滯可由于存儲器裝置的類型而不同,并且延滯信號的延遲可根據(jù)存儲裝置的操作模式或操作頻率而被控制上面已經(jīng)如此描述了本發(fā)明的示例性實(shí)施例,應(yīng)當(dāng)理解的是,由所附權(quán)利要求限定的本發(fā)明并不局限于上述說明書所限定的特定細(xì)節(jié),因?yàn)樵诓槐畴x下面請求保護(hù)的精神和范圍的情況下,可以對其作出許多顯而易見的改變。
      權(quán)利要求
      1.一種為訪問存儲裝置提供延遲的方法,所述方法包括在存儲器操作期間,根據(jù)至少一個(gè)參數(shù)調(diào)整用于訪問數(shù)據(jù)的延遲,其中所述參數(shù)與提供給該存儲器的電壓電平的減少有關(guān)。
      2.根據(jù)權(quán)利要求1所述的方法,其中,所述調(diào)整步驟包括響應(yīng)于確定了要執(zhí)行的存儲器操作的減少頻率而增加延遲;以及響應(yīng)于確定了要執(zhí)行的存儲器操作的增加頻率而減少延遲。
      3.根據(jù)權(quán)利要求2所述的方法,其中,所述增加步驟包括增加產(chǎn)生的延滯信號的載荷;以及其中,所述減少包括減少所產(chǎn)生的所述延滯信號的載荷。
      4.根據(jù)權(quán)利要求1所述的方法,其中,所述調(diào)整步驟包括向流水線延遲電路提供接收要執(zhí)行的存儲器操作的指示;以及向一可變延遲電路提供來自所述流水線延遲電路的不同級的輸出,以便增加/減少所述延遲。
      5.根據(jù)權(quán)利要求4所述的方法,其進(jìn)一步包括根據(jù)所述流水線延遲電路的所述不同級的輸出,增加或減少所述可變延遲電路的輸出載荷。
      6.根據(jù)權(quán)利要求4所述的方法,其中,向流水線延遲電路提供接收要執(zhí)行的存儲器操作的指示的步驟包括向不同流水線延遲電路提供指示,其中每個(gè)流水線延遲電路與存儲器操作的不同類型有關(guān)。
      7.根據(jù)權(quán)利要求6所述的方法,其中,向不同流水線延遲電路提供指示的步驟包括將所述指示計(jì)時(shí)到每個(gè)所述不同流水線延遲電路的第一級,所述流水線延遲的電路與提供給每個(gè)所述不同流水線延遲電路的時(shí)鐘信號同步。
      8.根據(jù)權(quán)利要求4所述的方法,其中,向流水線延遲電路提供接收要執(zhí)行的存儲器操作的指示的步驟包括將來自所述不同流水線延遲電路的連續(xù)級的指示提供給所述可變延遲電路的各個(gè)級。
      9.根據(jù)權(quán)利要求5所述的方法,其中,所述增加或減少載荷的步驟包括根據(jù)要執(zhí)行的存儲器操作的類型,將載荷增加或減少不同的數(shù)量。
      10.根據(jù)權(quán)利要求1所述的方法,其中,所述調(diào)整步驟包括接收要執(zhí)行的存儲器操作的指示;將所述指示提供給不同的流水線延遲電路,以及將所述指示提供給一個(gè)可變延遲電路;將所述指示計(jì)時(shí)到所述不同流水線延遲電路的輸入級,以便從其提供分級輸出;將所述分級輸出提供給所述可變延遲電路;以及根據(jù)所述分級輸出的狀態(tài),增加或減少所述可變延遲電路產(chǎn)生的延滯信號的延遲。
      11.一種為訪問存儲裝置提供延遲的方法,所述方法包括根據(jù)要在第一時(shí)間執(zhí)行的第一存儲器操作,為一可變延遲電路產(chǎn)生的第一延滯信號提供第一延遲;以及根據(jù)在第一時(shí)間之后的第二時(shí)間要執(zhí)行的第二存儲器操作,將所述第一延遲減少為第二延遲,以便產(chǎn)生具有所述第二延遲的第二延滯信號。
      12.根據(jù)權(quán)利要求11所述的方法,其中所述減少第一延遲的步驟進(jìn)一步包括如果所述第一和第二存儲器操作在彼此的時(shí)間間隔內(nèi),那么將所述第一延遲減少為所述第二延遲。
      13.一種集成電路存儲裝置中的電路,所述電路用于為訪問所述存儲裝置提供延遲,所述電路包括一可變延遲電路,其被配置為在存儲器操作期間,根據(jù)至少一個(gè)參數(shù)調(diào)整用于訪問數(shù)據(jù)的延遲,其中所述參數(shù)與提供給所述存儲器的電壓電平的減少有關(guān)。
      14.如權(quán)利要求13所述的電路,其中所述至少一個(gè)參數(shù)包括要執(zhí)行的存儲器操作的類型、要執(zhí)行的存儲器操作的數(shù)量和/或要執(zhí)行的存儲器操作的頻率。
      15.如權(quán)利要求13所述的電路,其中所述可變延遲電路進(jìn)一步被配置為響應(yīng)于確定了要執(zhí)行的存儲器操作的減小頻率而增加延遲,以及響應(yīng)于確定了要執(zhí)行的存儲器操作的增加頻率而減少延遲。
      16.如權(quán)利要求15所述的電路,其中所述可變延遲電路進(jìn)一步被配置為響應(yīng)于要執(zhí)行的存儲器操作的頻率減少,增加產(chǎn)生的延滯信號的負(fù)載,并且被進(jìn)一步配置為響應(yīng)于要執(zhí)行的存儲器操作的頻率增加,減少產(chǎn)生的延滯信號的負(fù)載。
      17.一種用于控制可變延遲的電路,其包括一延滯控制器,其被配置為處理一內(nèi)部命令,以便輸出一延遲的命令;一延遲控制器,其被配置為處理所述內(nèi)部命令,以便產(chǎn)生至少兩個(gè)延遲控制信號;以及一可變延遲電路,其被配置為根據(jù)所述至少兩個(gè)延遲控制信號,產(chǎn)生一個(gè)延遲信號。
      18.根據(jù)權(quán)利要求17所述的電路,其中所述延遲控制器包括一第一移動路徑,其被配置為移動一內(nèi)部激活命令;一第二移動路徑,其被配置為移動一內(nèi)部寫命令;以及一第三移動路徑,其被配置為移動一內(nèi)部讀命令。
      19.根據(jù)權(quán)利要求18所述的電路,其中每個(gè)所述移動路徑包括n個(gè)串聯(lián)耦合的觸發(fā)器。
      20.根據(jù)權(quán)利要求19所述的電路,其中所述延遲控制信號由所述n個(gè)觸發(fā)器的每個(gè)產(chǎn)生。
      21.根據(jù)權(quán)利要求17所述的電路,其中所述可變延遲電路包括n個(gè)串聯(lián)耦合的反相器;以及n個(gè)延遲電路,其每個(gè)都被耦合到每個(gè)反相器的一輸出端。
      22.根據(jù)權(quán)利要求14所述的電路,其中所述可變延遲電路包括三對晶體管,其共同被耦合到所述n個(gè)反相器之一的所述輸出端;以及電容器,其耦合在所述晶體管的源極端和VDD端或VSS端之間。
      23.根據(jù)權(quán)利要求22所述的電路,其中所述三對晶體管包括第一晶體管對,其被配置為響應(yīng)于一個(gè)與一內(nèi)部寫命令有關(guān)的第一延遲控制信號而被控制;第二晶體管對,其被配置為響應(yīng)于一個(gè)與一內(nèi)部讀命令有關(guān)的第二延遲控制信號而被控制;第三晶體管對,其被配置為響應(yīng)于一個(gè)與一內(nèi)部激活命令有關(guān)的第三延遲控制信號而被控制。
      全文摘要
      為訪問一存儲器裝置而提供一延遲的方法可包括在存儲器操作期間,根據(jù)至少一個(gè)參數(shù)調(diào)整用于訪問數(shù)據(jù)的延遲,其中所述參數(shù)與提供給該存儲器的電壓電平的減少有關(guān)。同時(shí)公開了其相關(guān)電路。
      文檔編號G06F12/00GK1674153SQ200410103798
      公開日2005年9月28日 申請日期2004年12月15日 優(yōu)先權(quán)日2003年12月15日
      發(fā)明者李相普 申請人:三星電子株式會社
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