專(zhuān)利名稱(chēng)：具有容錯(cuò)地址和命令總線(xiàn)的高可靠性存儲(chǔ)器模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般地涉及具有容錯(cuò)地址和命令總線(xiàn)以便用作旨在實(shí)現(xiàn)自動(dòng)計(jì)算系統(tǒng)所需程度的容錯(cuò)和自我修復(fù)的主存儲(chǔ)器的高可靠性存儲(chǔ)器模塊。
背景技術(shù)：
存儲(chǔ)器模塊是現(xiàn)有技術(shù)所公知的并已經(jīng)和正在被用在諸如計(jì)算機(jī)和使用固態(tài)存儲(chǔ)器的其他設(shè)備之類(lèi)的實(shí)際應(yīng)用中。
一般地說(shuō)，現(xiàn)有主存儲(chǔ)器提供范圍從1.6到2.6GB/s的帶寬，盡管某些存儲(chǔ)器提供有限的數(shù)據(jù)路徑糾錯(cuò)，但是大多數(shù)存儲(chǔ)器沒(méi)有提供任何糾錯(cuò)裝置。此外，用于服務(wù)器產(chǎn)品的存儲(chǔ)器模塊通常包括用于地址和命令輸入的重新驅(qū)動(dòng)邏輯，以及時(shí)鐘再同步和重新驅(qū)動(dòng)電路以確保在存儲(chǔ)器組件上的每個(gè)器件處的準(zhǔn)確時(shí)鐘計(jì)時(shí)。盡管這些解決方案為系統(tǒng)提供了實(shí)現(xiàn)特定帶寬目標(biāo)的能力，但是由于添加的與每個(gè)存儲(chǔ)器器件關(guān)聯(lián)的電路，存儲(chǔ)器子系統(tǒng)之內(nèi)、數(shù)據(jù)路徑自身之外的故障的總量和類(lèi)型實(shí)際上是增加的。同時(shí)，隨著服務(wù)器被更加廣泛地用在商業(yè)中，很多服務(wù)器應(yīng)用程序完全不能接受由故障存儲(chǔ)器模塊造成的周期性計(jì)劃外系統(tǒng)運(yùn)行中斷。因此，對(duì)改進(jìn)的總體系統(tǒng)可靠性的側(cè)重和需要正在顯著地增加，并且需要同時(shí)包括高度的容錯(cuò)和總體可靠性的綜合系統(tǒng)解決方案。
本發(fā)明提供了這樣的綜合系統(tǒng)解決方案，該解決方案包括服務(wù)器市場(chǎng)中長(zhǎng)期以來(lái)所期望的高度的容錯(cuò)和總體差動(dòng)系統(tǒng)可靠性。
其他可能的解決方案(例如存儲(chǔ)器鏡像、符號(hào)限幅以及故障拒絕和冗余的擴(kuò)展形式)提供了增強(qiáng)的存儲(chǔ)器子系統(tǒng)可靠性，但是由于負(fù)面影響(例如增加的成本、功率以及降低的性能)，其被考慮僅用于價(jià)格并不非常重要的適當(dāng)應(yīng)用(因?yàn)閷?shí)現(xiàn)這些子系統(tǒng)質(zhì)量增強(qiáng)非常昂貴)。因此，適合于低端或中端服務(wù)器市場(chǎng)的解決方案還不存在。
因此，業(yè)界一直在尋求一種簡(jiǎn)單的、相對(duì)廉價(jià)且可靠的提供了不同產(chǎn)品質(zhì)量的解決方案，其通過(guò)使用減少功能的存儲(chǔ)器組件提供了不會(huì)危及系統(tǒng)可靠性的足夠程度的資產(chǎn)保護(hù)并且仍具有價(jià)格競(jìng)爭(zhēng)力。

發(fā)明內(nèi)容
本發(fā)明涉及高可靠性存儲(chǔ)器控制器/接口模塊，其具有高度符合工業(yè)標(biāo)準(zhǔn)的解決方案、能夠滿(mǎn)足預(yù)期性能和可靠性要求并與當(dāng)前可用的存儲(chǔ)器模塊以及現(xiàn)有或增強(qiáng)的支持設(shè)備相連系。本發(fā)明實(shí)現(xiàn)了所有這些目標(biāo)，形成低成本的增強(qiáng)可靠性的存儲(chǔ)器解決方案。
本發(fā)明的一個(gè)優(yōu)選實(shí)施例是28位1:2寄存器，旨在與其上具有動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器芯片的雙列直插存儲(chǔ)器模塊(DIMM)一起使用。所述寄存器添加有錯(cuò)誤校正代碼(ECC)邏輯以校正命令或地址總線(xiàn)上的單位錯(cuò)誤，并允許連續(xù)的存儲(chǔ)器操作，而與這些錯(cuò)誤的存在無(wú)關(guān)。
在本發(fā)明的另一個(gè)實(shí)施例中，這種DIMM包括錯(cuò)誤鎖存器和錯(cuò)誤報(bào)告模式，由此系統(tǒng)可以詢(xún)問(wèn)設(shè)備以確定錯(cuò)誤情況，從而允許準(zhǔn)確的故障判定和預(yù)防性維護(hù)-由此減少計(jì)劃外的系統(tǒng)運(yùn)行中斷。
在進(jìn)一步的實(shí)施例中，所有連接器/DIMM互連上都包括冗余觸點(diǎn)，所述連接器/DIMM互連否則將被看作單點(diǎn)故障，由此間歇的或永久的觸點(diǎn)故障將導(dǎo)致計(jì)劃外的系統(tǒng)運(yùn)行中斷。
優(yōu)選地，所述DIMM具備諸如芯片選擇關(guān)鍵輸入的選通和無(wú)選通輸入的可編程延遲之類(lèi)的關(guān)鍵操作功能，從而降低了模塊功率并提供了增加的操作靈活性。
本發(fā)明的進(jìn)一步目標(biāo)是提供一種DIMM，所述DIMM可以按照最適合市場(chǎng)需要的方式被容易地用在現(xiàn)有控制器中。
優(yōu)選地，所述DIMM使用與那些目前正在使用的連接器相類(lèi)似的連接器，以便現(xiàn)有技術(shù)的觸點(diǎn)、模型、輸送裝置以及相關(guān)生產(chǎn)工具可以繼續(xù)被使用，以便可以更廉價(jià)地生產(chǎn)具有附加密度的模塊，同時(shí)提供增值可靠性和其他增值屬性，例如，具有最小附加生產(chǎn)成本的更高的存儲(chǔ)器封裝密度。
本發(fā)明的DIMM優(yōu)選地包括一印刷電路板，所述印刷電路板具有正面和背面以及多個(gè)附加到所述正面和背面的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)或同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)。在所述板的所述正面的第一邊緣上提供了一百三十八(138)個(gè)觸點(diǎn)以便將所述插件外部的電路連接到SDRAM和所述DIMM上的相關(guān)器件，并且在所述插件的背面的相同第一邊緣上提供了另外一百三十八(138)個(gè)外部電路連接觸點(diǎn)，因此所述板上具有總共二百七十六(276)個(gè)外部電路連接觸點(diǎn)。在所述印刷電路插件的所述正面和背面上提供的觸點(diǎn)裝置以直接或間接的方式將所述外部電路電連接到所述SDRAM。
根據(jù)本發(fā)明的進(jìn)一步的方面，提供了一種服務(wù)器存儲(chǔ)器結(jié)構(gòu)，所述服務(wù)器存儲(chǔ)器結(jié)構(gòu)具有帶有選擇性冗余觸點(diǎn)的雙列直插存儲(chǔ)器模塊或DIMM、鎖相環(huán)、2或32K位串行電可擦寫(xiě)可編程只讀存儲(chǔ)器(EEPROM)和28位1-2寄存器(具有錯(cuò)誤校正代碼(ECC)，奇偶校驗(yàn)檢查)、多字節(jié)故障報(bào)告寄存器(通過(guò)獨(dú)立總線(xiàn)進(jìn)行讀取)以及用于可校正錯(cuò)誤和不可校正錯(cuò)誤情況的實(shí)時(shí)錯(cuò)誤線(xiàn)。更具體地，本發(fā)明的服務(wù)器包括新穎的DIMM，其具備新的和獨(dú)特的ECC/奇偶校驗(yàn)寄存器，所述寄存器連接到存儲(chǔ)器接口芯片18，芯片18依次又連接到存儲(chǔ)器控制器或處理器19，以便存儲(chǔ)器控制器通過(guò)地址/命令線(xiàn)將地址和命令信息以及用于錯(cuò)誤校正目的的校驗(yàn)位發(fā)送給ECC/奇偶校驗(yàn)寄存器。
優(yōu)選地，提供了一種用于檢測(cè)安裝在服務(wù)器中的模塊是否能夠監(jiān)視地址和控制總線(xiàn)完整性、校正地址和控制總線(xiàn)上的錯(cuò)誤、報(bào)告錯(cuò)誤以及記錄和計(jì)數(shù)錯(cuò)誤的技術(shù)。
優(yōu)選地，提供了奇偶校驗(yàn)錯(cuò)誤報(bào)告，其中奇偶校驗(yàn)信號(hào)在其所應(yīng)用的地址和命令之后一個(gè)周期被傳遞，并且錯(cuò)誤線(xiàn)在地址和命令位被從DIMM上的寄存器驅(qū)動(dòng)到DRAM之后兩個(gè)時(shí)鐘脈沖被驅(qū)動(dòng)到低電平。在保持錯(cuò)誤線(xiàn)為低電平僅兩個(gè)時(shí)鐘周期之后，驅(qū)動(dòng)器可以被禁用并且輸出被允許返回未驅(qū)動(dòng)狀態(tài)(高阻抗)，從而允許該線(xiàn)被多個(gè)模塊所共享。
本發(fā)明的更進(jìn)一步的方面提供了一種裝置和方法，所述裝置和方法用于調(diào)整未包括在ECC電路中的存儲(chǔ)器模塊上的信號(hào)的傳送延遲，以使所述信號(hào)可以在一個(gè)或兩個(gè)時(shí)鐘周期內(nèi)被有選擇地重新驅(qū)動(dòng)。
本發(fā)明的更進(jìn)一步的方面允許存儲(chǔ)器模塊運(yùn)行在奇偶校驗(yàn)?zāi)Ｊ?，以使未使用的ECC校驗(yàn)位輸入被保持在低電平，從而確保這些輸入處于已知和靜止?fàn)顟B(tài)。
本發(fā)明的更進(jìn)一步的方面通過(guò)從原有功能觸點(diǎn)提供選定信號(hào)且冗余觸點(diǎn)直接在所述DIMM的相對(duì)側(cè)上來(lái)降低單點(diǎn)故障的發(fā)生概率，由此降低導(dǎo)致計(jì)劃外系統(tǒng)運(yùn)行中斷的觸點(diǎn)故障的概率。
更進(jìn)一步地，本發(fā)明優(yōu)選地通過(guò)將/ECC模式控制引腳設(shè)置成高電平，從延遲路徑移除第二級(jí)寄存器(后ECC)來(lái)與傳統(tǒng)無(wú)ECC保護(hù)的模塊相一致地運(yùn)行本發(fā)明的模塊。
通過(guò)以下結(jié)合附圖的詳細(xì)描述，本發(fā)明的這些目標(biāo)、特征和優(yōu)點(diǎn)對(duì)本領(lǐng)域的技術(shù)人員將變得更加顯而易見(jiàn)。這些附圖是


圖1是典型的服務(wù)器存儲(chǔ)器布置的方塊圖；圖2是本發(fā)明的增強(qiáng)型服務(wù)器存儲(chǔ)器布置的方塊圖；圖3A和3B分別是本發(fā)明的二百七十六(276)引腳的雙列直插存儲(chǔ)器模塊(DIMM)的正面和背面的平面圖；圖4A和4B是圖3A中示出的ECC/奇偶校驗(yàn)寄存器的示意圖；圖5是圖4B的單錯(cuò)誤校正/雙錯(cuò)誤檢測(cè)錯(cuò)誤校正代碼(SEC/DEDECC)電路的方塊圖；圖6以H-矩陣的形式描述了選定用于圖3的模塊的優(yōu)選ECC代碼；圖7A、7B和7C示出了用于圖3A和3B的DIMM的指定觸點(diǎn)或引腳連接；以及圖8示出了本發(fā)明使用的時(shí)間圖。
具體實(shí)施例方式
通過(guò)參考附圖(尤其是以下附圖)可以最佳地獲得對(duì)本發(fā)明的特征和優(yōu)點(diǎn)的全面理解，其中圖1是典型的服務(wù)器存儲(chǔ)器布置的方塊圖；圖2是本發(fā)明的增強(qiáng)型服務(wù)器存儲(chǔ)器布置的方塊圖；圖3A和3B分別是本發(fā)明的276觸點(diǎn)的雙列直插存儲(chǔ)器模塊(DIMM)的正面和背面的平面圖；圖4A和4B是圖3A和3B中所示的寄存器、奇偶校驗(yàn)和錯(cuò)誤校正電路的示意圖；圖5是圖4B的單錯(cuò)誤校正/雙錯(cuò)誤檢測(cè)錯(cuò)誤校正代碼(SEC/DEDECC)電路的方塊圖；圖6以H-矩陣的形式描述了選定用于圖3的模塊的優(yōu)選ECC代碼；圖7A、7B和7C示出了用于圖3A和3B的DIMM的指定引腳連接；以及圖8示出了本發(fā)明使用的時(shí)間圖。
圖1以示意圖的形式示出了可以在任何現(xiàn)有服務(wù)器(其可以采用多個(gè)雙列直插存儲(chǔ)器模塊(DIMM))中找到的典型服務(wù)器存儲(chǔ)器布置的方塊圖。應(yīng)當(dāng)理解，在實(shí)際操作中將使用許多這樣的DIMM，但為了說(shuō)明方便，圖1中僅示出了一個(gè)現(xiàn)有技術(shù)的DIMM 10。DIMM 10是一個(gè)印刷電路插件，其上提供了多個(gè)同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器或動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器電路11(以下總稱(chēng)為DRAM)。DIMM 10上的每個(gè)DRAM 11都具有多個(gè)輸出引腳，這些引腳通過(guò)DIMM上的印刷電路被連接到DIMM上的觸點(diǎn)，這些觸點(diǎn)通過(guò)數(shù)據(jù)線(xiàn)15被進(jìn)一步連接到存儲(chǔ)器接口芯片18以及存儲(chǔ)器控制器或處理器19。DIMM上的每個(gè)DRAM進(jìn)一步通過(guò)這樣的DIMM觸點(diǎn)被連接到DIMM上的寄存器12和鎖相環(huán)電路14。鎖相環(huán)14(PLL)通過(guò)時(shí)鐘線(xiàn)17與存儲(chǔ)器接口芯片18相連。寄存器12也通過(guò)地址和命令(cmd)總線(xiàn)16與存儲(chǔ)器接口芯片18相連。存儲(chǔ)器接口芯片18通過(guò)數(shù)據(jù)線(xiàn)15、地址和命令線(xiàn)16以及時(shí)鐘線(xiàn)17與存儲(chǔ)器控制器19相連。應(yīng)當(dāng)理解，盡管圖中僅示出了一個(gè)這樣的DIMM，但實(shí)際的服務(wù)器將包含許多這樣的DIMM。其他此類(lèi)DIMM將以類(lèi)似的方式通過(guò)數(shù)據(jù)、地址和命令線(xiàn)與存儲(chǔ)器接口芯片18和存儲(chǔ)器控制器19相連。因?yàn)榇祟?lèi)服務(wù)器及其運(yùn)行是如此為本領(lǐng)域的技術(shù)人員所公知，進(jìn)一步描述此類(lèi)服務(wù)器及其運(yùn)行不被認(rèn)為是必要的。
現(xiàn)在轉(zhuǎn)到圖2、3A、3B、4A、4B、5和8，將描述本發(fā)明的增強(qiáng)型服務(wù)器存儲(chǔ)器布置。
圖2以示意圖的形式示出了采用本發(fā)明的服務(wù)器存儲(chǔ)器布置的方塊圖。在圖2中，所述服務(wù)器包括新穎的DIMM 20，其具備新穎的ECC/奇偶校驗(yàn)寄存器芯片21，所述芯片21與存儲(chǔ)器接口芯片18相連，存儲(chǔ)器接口芯片18進(jìn)而與存儲(chǔ)器控制器或處理器19相連。應(yīng)當(dāng)理解，芯片21無(wú)需同時(shí)包括ECC功能和奇偶校驗(yàn)功能。例如，芯片21可以只具有ECC功能或只具有奇偶校驗(yàn)功能并仍然按照本發(fā)明來(lái)運(yùn)行。更具體地，如圖2所示，存儲(chǔ)器接口芯片18通過(guò)數(shù)據(jù)線(xiàn)15發(fā)送和接收來(lái)自DIMM的數(shù)據(jù)，并通過(guò)線(xiàn)16發(fā)送地址和命令。然后，存儲(chǔ)器接口芯片18通過(guò)線(xiàn)15將數(shù)據(jù)發(fā)送給DRAM或從DRAM接收數(shù)據(jù)，通過(guò)地址/命令線(xiàn)16將地址和命令信息發(fā)送給寄存器芯片21并通過(guò)線(xiàn)25將用于錯(cuò)誤校正目的的校驗(yàn)位發(fā)送給ECC/奇偶校驗(yàn)寄存器芯片21。
圖3A和3B分別示出了本發(fā)明的新穎的DIMM 20的正視圖和后視圖。一般地說(shuō)，DIMM是設(shè)計(jì)成其上帶有多個(gè)DRAM 22的印刷電路插件，并且DRAM輸出引腳(未示出)通過(guò)印刷電路與沿著所述插件的正面和背面的邊緣的選定連接器23相連，并且通常在連接器邊緣上具有單個(gè)指示鍵或凹槽9。這種DIMM的使用和制造是公知的并且無(wú)需在此進(jìn)一步地描述。但是，本發(fā)明的DIMM是新穎的并被設(shè)計(jì)成對(duì)現(xiàn)有技術(shù)DIMM中遇到的計(jì)劃外的和經(jīng)常是災(zāi)難性的系統(tǒng)運(yùn)行中斷做出若干顯著貢獻(xiàn)。尤其是通過(guò)將DIMM 20的長(zhǎng)度增大到149毫米與153毫米之間來(lái)實(shí)現(xiàn)本發(fā)明的DIMM的改進(jìn)。標(biāo)稱(chēng)上，DIMM 20長(zhǎng)151.35毫米(5.97英寸)并且寬43.1毫米(1.2英寸)。DIMM的寬度并不是關(guān)鍵的，DIMM只需寬到足以容納其上安裝的DRAM。但是，DIMM的長(zhǎng)度必須使DIMM 20可以容納額外的信號(hào)觸點(diǎn)(最多138個(gè))，以及容納最多三十六個(gè)DRAM 26(尺寸最大為14毫米乘21毫米)，并且具有定位鍵或凹槽9(距離在82.675毫米(到DIMM的一端)與68.675毫米(到DIMM的另一端)之間)，如圖所示。此外，應(yīng)當(dāng)理解，這些尺寸是標(biāo)稱(chēng)的，在各種實(shí)施方式中可以在正負(fù)3毫米之間變動(dòng)。所述DIMM在每一側(cè)(即，DIMM 20的較短邊沿)上還可以帶有額外的凹槽9a和9b。這些尺寸長(zhǎng)度使得本發(fā)明的DIMM允許在正面放置最多十八個(gè)DRAM并且在背面放置最多十八個(gè)附加的此類(lèi)DRAM。進(jìn)而，如圖3A所示，在每個(gè)DIMM 20的正面，除DRAM之外，還布置有鎖相環(huán)芯片24和本發(fā)明的新穎ECC/奇偶校驗(yàn)寄存器芯片21。將結(jié)合圖4A和4B在下面對(duì)此新穎的ECC/奇偶校驗(yàn)寄存器芯片21進(jìn)行進(jìn)一步的詳細(xì)描述。應(yīng)當(dāng)理解，如果在寄存器芯片21上提供了鎖相環(huán)芯片電路，則鎖相環(huán)芯片可以被去除。
圖3A和3B中所示的新的、改進(jìn)的、更大尺寸的DIMM 20在互連故障率方面也實(shí)現(xiàn)了進(jìn)一步的顯著改進(jìn)，因?yàn)楦蟪叽绲哪K允許連接器系統(tǒng)容納二百七十六個(gè)觸點(diǎn)或引腳23。如圖7a、7b和7c所示，這些引腳被編號(hào)并與各自的輸入端相連。一(1)號(hào)觸點(diǎn)或引腳被標(biāo)識(shí)并在圖3A中示為觸點(diǎn)23A，其在DIMM 20的正面的左手側(cè)，并被布置在距DIMM 20的左側(cè)邊緣大約5.175毫米而距凹槽9的中心77.5毫米處。一百三十八(138)號(hào)觸點(diǎn)或引腳被標(biāo)識(shí)并在圖3A中示為觸點(diǎn)23B，其在DIMM 20的正面的右手側(cè)，并被布置在距DIMM 20的右側(cè)邊緣大約5.175毫米而距凹槽9的中心大約63.5毫米處。一百三十九(139)號(hào)觸點(diǎn)或引腳被標(biāo)識(shí)并在圖3B中示為觸點(diǎn)23C，其與一號(hào)觸點(diǎn)23A直接相對(duì)，同樣被布置在距DIMM 20的左側(cè)邊緣大約5.175毫米而距凹槽9的中心77.5毫米處。二百七十六(276)號(hào)觸點(diǎn)或引腳被標(biāo)識(shí)并在圖3B中示為觸點(diǎn)23D，其與一百三十八號(hào)觸點(diǎn)23B直接相對(duì)，同樣被布置在距DIMM 20的右側(cè)邊緣大約5.175毫米而距凹槽9的中心63.5毫米處。更大尺寸的此DIMM 20還可以容納本發(fā)明所需的新的更大的ECC/奇偶校驗(yàn)寄存器21。由于在此更大的DIMM上的二百七十六個(gè)觸點(diǎn)或引腳23超出了DIMM上所有電路的需要，所以這意味著該DIMM提供了額外的或冗余的觸點(diǎn)。這些額外的或冗余的觸點(diǎn)或引腳23現(xiàn)在可被用來(lái)為某些選定信號(hào)或電壓線(xiàn)(對(duì)于它們來(lái)說(shuō)，錯(cuò)誤校正是不可能的)提供額外的保護(hù)。通過(guò)提供此類(lèi)冗余觸點(diǎn)，本發(fā)明有效地消除了對(duì)諸如時(shí)鐘輸入、CS、CKE以及ODT輸入、Verf輸入以及未被ECC保護(hù)的其他信號(hào)上的觸點(diǎn)故障的擔(dān)心。其他好處包括消除或減少了對(duì)電源噪聲和/或壓降(由于數(shù)據(jù)區(qū)域中電壓(VDD)觸點(diǎn)的不足所造成)的擔(dān)心，并在DIMM 20上的地址/控制區(qū)域中提供了額外的接地引腳。本發(fā)明的更多的觸點(diǎn)數(shù)還允許DIMM 20被這樣布線(xiàn)使得其與現(xiàn)有技術(shù)DIMM相一致。額外的觸點(diǎn)23還允許包括與地址和命令輸入關(guān)聯(lián)的ECC校驗(yàn)位，這允許與這些輸入關(guān)聯(lián)的故障的實(shí)時(shí)系統(tǒng)監(jiān)視，以及故障計(jì)數(shù)和故障屬性的系統(tǒng)詢(xún)問(wèn)。在使用更小的現(xiàn)有技術(shù)DIMM的傳統(tǒng)的現(xiàn)有技術(shù)系統(tǒng)中，這些故障將導(dǎo)致災(zāi)難性的系統(tǒng)運(yùn)行中斷。
應(yīng)當(dāng)理解，盡管圖1和2中僅示出了一個(gè)DIMM 21，但是在實(shí)際中，服務(wù)器將包含許多這樣的DIMM。如上所述，本發(fā)明的DIMM 21具有多個(gè)SDRAM 22、鎖相環(huán)電路24以及ECC/奇偶校驗(yàn)寄存器21。DIMM 20上的ECC/奇偶校驗(yàn)寄存器21包括獨(dú)特的錯(cuò)誤校正代碼(ECC)電路，該電路通過(guò)線(xiàn)25與存儲(chǔ)器接口芯片18相連以對(duì)此類(lèi)服務(wù)器提供更顯著的可靠性增強(qiáng)。包括此新的、改進(jìn)的錯(cuò)誤校正代碼(ECC)電路導(dǎo)致了互連故障顯著減少。
圖4A和4B共同包括DIMM 20上的新穎的ECC/奇偶校驗(yàn)寄存器21的示意圖，其中為了說(shuō)明的清晰，其被示為包括兩個(gè)不同的部分21a和21b。圖4A示出了本發(fā)明的增強(qiáng)功能的28位1:2寄存器部分21a，而圖4B示出了錯(cuò)誤校正代碼電路部分21b。圖4B中示出的錯(cuò)誤校正代碼電路ECC部分21b校正單位錯(cuò)誤，從而允許連續(xù)的存儲(chǔ)器操作，與這些錯(cuò)誤的存在無(wú)關(guān)。此ECC部分還包括奇偶校驗(yàn)運(yùn)行模式電路和錯(cuò)誤報(bào)告電路。DIMM 20上的新穎的ECC/奇偶校驗(yàn)寄存器21因此提供了不同于現(xiàn)有技術(shù)且現(xiàn)有技術(shù)所不能提供的前沿性能、可靠性以及關(guān)鍵運(yùn)行特征，同時(shí)保留了通常與JEDEC 14位1:2 DDR II寄存器相一致的定時(shí)要求。
更具體地，寄存器部分21a包含多個(gè)所謂的差動(dòng)位接收器40a到40e、41、42a到42n、43、44、45a、45b、46a和46b以及單個(gè)放大器47。這些差動(dòng)接收器40a到40e、41、42a到42n、43、44、45a、45b、46a和46b中的每一個(gè)差動(dòng)接收器都具有兩個(gè)輸入端和一個(gè)單個(gè)輸出端。每個(gè)差動(dòng)接收器40a到40e、41、42a到42n、43、44、45a、45b、46a和46b的輸入端中的一個(gè)輸入端與基準(zhǔn)電壓源28相連。每個(gè)差動(dòng)接收器40a到40e、41、42a到42n、43、44、45a、45b、46a和46b的第二輸入端被連接到各自的輸入端30a到30e、31、32a到32n、33a、33b、34、35a、35b、36a和36b。
接收器集合40a到40e包括五個(gè)接收器，其中僅示出了第一個(gè)和最后一個(gè)接收器40a和40e。接收器40a到40e分別使其第二輸入端連接到各自的校驗(yàn)位線(xiàn)30a到30e，并且通過(guò)各自的主多路復(fù)用器60a到60e使其輸出端連接到各自的主鎖存器70a到70e的輸入端。通常，校驗(yàn)位線(xiàn)包含在這樣的總線(xiàn)中該總線(xiàn)包含五條此類(lèi)校驗(yàn)位線(xiàn)的集合。但是，只是為了簡(jiǎn)化附圖和便于描述，圖4a僅示出了集合中的第一條和最后一條校驗(yàn)位線(xiàn)30a和30e以及接收器40a到40e中的第一個(gè)和最后一個(gè)接收器?？梢岳斫?，集合40a到40e中的每個(gè)接收器都將其各自輸入端中的一個(gè)輸入端連接到校驗(yàn)位輸入線(xiàn)30a到30e的集合中的一個(gè)相應(yīng)校驗(yàn)位輸入線(xiàn)，并且將其輸出端連接到三輸入端多路復(fù)用器的集合中的一個(gè)相應(yīng)多路復(fù)用器，并且由此連接到三輸入端主鎖存器的集合中的一個(gè)相應(yīng)主鎖存器。
差動(dòng)接收器41的第二輸入端被連接到檢驗(yàn)位0/奇偶校驗(yàn)輸入信號(hào)線(xiàn)30。
接收器集合42a到42n包括二十二個(gè)連接到數(shù)據(jù)線(xiàn)總線(xiàn)的接收器，該數(shù)據(jù)線(xiàn)總線(xiàn)通常包含二十二條數(shù)據(jù)線(xiàn)32a到32n。但是，只是為了簡(jiǎn)化附圖和便于描述，圖4a僅示出了集合中的第一條和最后一條數(shù)據(jù)線(xiàn)32a和32n，并且圖中僅示出了接收器42a到42n中的第一個(gè)和最后一個(gè)接收器。第一個(gè)接收器42a被示出為將其第一輸入端連接到數(shù)據(jù)位線(xiàn)32a并將其輸出端連接到多路復(fù)用器62a(其輸出端被連接到主鎖存器72a的第一輸入端)的第一輸入端，而最后一個(gè)接收器42n被示出為將其第一輸入端連接到數(shù)據(jù)位線(xiàn)32n并將其輸出端連接到多路復(fù)用器62n(其輸出端被連接到主鎖存器72n的第一輸入端)的第一輸入端。集合42a到42n中的每個(gè)相應(yīng)接收器都將輸入端連接到集合32a到32n中的一個(gè)相應(yīng)數(shù)據(jù)線(xiàn)，并且通過(guò)相應(yīng)的主多路復(fù)用器42a到42n將其輸出端連接到相應(yīng)的主鎖存器62a到62n的輸入端。集合42a到42n中的所有主多路復(fù)用器和鎖存器都與示出的連接到接收器42a到42n的那些主多路復(fù)用器和鎖存器相同。因此，集合中的每個(gè)接收器都將其相應(yīng)輸出端中的一個(gè)輸出端連接到數(shù)據(jù)位輸入線(xiàn)集合中的一個(gè)相應(yīng)數(shù)據(jù)位輸入線(xiàn)，并且將其輸出端連接到兩輸入端多路復(fù)用器集合中的一個(gè)相應(yīng)多路復(fù)用器，并且由此連接到主鎖存器集合中的一個(gè)相應(yīng)主鎖存器。從圖2中的存儲(chǔ)器接口芯片18輸入這些信號(hào)，并且只有當(dāng)一個(gè)或多個(gè)輸入端33a、33b或34為低電平時(shí)，才重新驅(qū)動(dòng)這些信號(hào)。
如上所述，差動(dòng)接收器41的第二輸入端被連接到檢驗(yàn)位0/奇偶校驗(yàn)輸入信號(hào)線(xiàn)30。差動(dòng)接收器41的輸出端被連接到多路復(fù)用器61(其輸出端與主鎖存器71相連)的輸入端。檢驗(yàn)位0/奇偶校驗(yàn)輸入信號(hào)被解釋為來(lái)自存儲(chǔ)器控制器的ECC校驗(yàn)位或被解釋為奇偶校驗(yàn)位，這取決于ECC模式輸入136(圖4B)的設(shè)置。時(shí)鐘輸入131被提供給所有主鎖存器70a到70e、71、72a到72n、73、74、75a、75b、76a和76b。當(dāng)寄存器工作在奇偶校驗(yàn)?zāi)Ｊ綍r(shí)，在輸入端30a到30e處的校驗(yàn)位1-5處于無(wú)需關(guān)心的狀態(tài)并將被保持為低電平。當(dāng)這些輸入端工作在奇偶校驗(yàn)?zāi)Ｊ綍r(shí)，在輸入端131處的時(shí)鐘信號(hào)(CK)的上升沿(緊隨與關(guān)聯(lián)的數(shù)據(jù)輸入端32a到32n同時(shí)出現(xiàn)的時(shí)鐘131的上升沿)，將在檢驗(yàn)位0/奇偶校驗(yàn)輸入信號(hào)線(xiàn)30上提供一個(gè)奇偶校驗(yàn)輸入信號(hào)并在輸入端32a到32n間維持奇校驗(yàn)。
差動(dòng)接收器43和44的第二輸入端被分別連接到芯片選擇線(xiàn)/CS0和/CS1，并且差動(dòng)接收器43和44的輸出端被分別連接到主鎖存器73和74的第一輸入端以及被連接到三輸入端選擇“與非”門(mén)63的第一和第二輸入端。“與非”門(mén)63的輸出端與多路復(fù)用器60a到60e、61和62a到62n的選擇輸入端相連。這些線(xiàn)初始化DRAM地址/命令解碼，并因此當(dāng)出現(xiàn)有效的地址/命令信號(hào)時(shí)，至少一條線(xiàn)將為低電平，并且當(dāng)至少一個(gè)芯片選擇輸入端(CS0、/CS1)33a、33b為低電平時(shí)，寄存器可以被編程以重新驅(qū)動(dòng)所有數(shù)據(jù)輸入端。此“與非”門(mén)63的第三輸入端被連接到CS門(mén)啟用電路34，該電路34可以被設(shè)置為低電平，使得多路復(fù)用器60a到60e傳遞來(lái)自接收器32a到32n的信號(hào)，而與輸入端33a和33b上的電平無(wú)關(guān)。
差動(dòng)接收器43和44的輸出端還分別通過(guò)線(xiàn)172和174被連接到“與”門(mén)175(圖4B)，“與”門(mén)175的輸出端被連接到錯(cuò)誤邏輯電路100(也在圖4b中示出)。
接收器45a具有連接到時(shí)鐘啟用信號(hào)源35a(CKE0)的輸入端和連接到主鎖存器75a的輸出端。
接收器45b具有連接到時(shí)鐘啟用信號(hào)源35b(CKE1)的輸入端和連接到主鎖存器75b的輸出端。
接收器46a具有連接到片上終結(jié)(on die termination)線(xiàn)信號(hào)輸入線(xiàn)36a(ODT0)的輸入端和連接到主鎖存器76a的輸出端。
接收器46b具有連接到片上終結(jié)線(xiàn)信號(hào)線(xiàn)36b(ODT1)的輸入端和連接到主鎖存器76b的輸出端。
接收器47具有連接到重置(/RST)信號(hào)線(xiàn)37的輸入端。輸入端35a和35b(CKE0、CKE1)、36a和36b(ODT0、ODT1)是從存儲(chǔ)器接口芯片18提供的并且與芯片選擇(CS)輸入端33a和33b不相關(guān)聯(lián)，并且來(lái)自源37(/RST)的驅(qū)動(dòng)放大器47的信號(hào)是異步重置輸入，當(dāng)該信號(hào)為低電平時(shí)，將重置所有主鎖存器70a到70e、71、72a到72n、73、74、75a、75b、76a、76b以及所有第二級(jí)鎖存器92a到92n、93、94、95a、95b、96a和96b，由此強(qiáng)制輸出端為低電平。來(lái)自源37(/RST)的此信號(hào)還重置來(lái)自錯(cuò)誤邏輯電路100的錯(cuò)誤總線(xiàn)寄存器和錯(cuò)誤線(xiàn)。
連接到圖4A的上述寄存器的是圖4B的獨(dú)特錯(cuò)誤校正代碼電路布置。
在圖4B中，模塊位置標(biāo)識(shí)被提供給錯(cuò)誤邏輯電路100，該電路100將在以下結(jié)合圖6被更全面地描述。該模塊位置標(biāo)識(shí)通過(guò)接收器79a、79b和79c被提供給錯(cuò)誤邏輯電路100，所述接收器的輸入端與DIMM地址輸入范圍源(SA0、SA1、SA2)78a、78b和78c相連，而其輸出端與錯(cuò)誤邏輯電路100相連。來(lái)自源(SA0、SA1、SA2)78a、78b和78c的信號(hào)確定了DIMM地址，當(dāng)系統(tǒng)請(qǐng)求時(shí)，將在錯(cuò)誤總線(xiàn)上報(bào)告該地址。當(dāng)DRAM芯片選擇信號(hào)源(/CS0)33a和(/CS1)33b中的任何一個(gè)有效時(shí)，此錯(cuò)誤邏輯電路100由來(lái)自“與非”門(mén)175的信號(hào)來(lái)控制。錯(cuò)誤邏輯電路100進(jìn)一步具有連接到其的重置信號(hào)源180。
還包括在圖4b的錯(cuò)誤校正代碼電路中的是SEC/DED ECC電路90，結(jié)合下面的圖5對(duì)其進(jìn)行了更全面的描述。連接到此SEC/DED ECC電路的是主鎖存器70a到70e、71和72a到72n的輸出端。此SEC/DED ECC電路90提供了三個(gè)輸出端109、110和111到錯(cuò)誤邏輯電路100。這些輸出端是被提供給錯(cuò)誤邏輯電路100的可校正錯(cuò)誤(CE)線(xiàn)109、不可校正錯(cuò)誤(UE)線(xiàn)110以及奇偶校驗(yàn)錯(cuò)誤位線(xiàn)111，錯(cuò)誤邏輯電路100提供與輸出線(xiàn)120和121上的可校正和不可校正錯(cuò)誤有關(guān)的輸出。當(dāng)錯(cuò)誤線(xiàn)(CE)109或不可校正錯(cuò)誤線(xiàn)(UE)110中的任何一個(gè)為低電平時(shí)，這指示錯(cuò)誤被標(biāo)識(shí)為與地址和/或命令輸入相關(guān)聯(lián)(可校正或不可校正)。當(dāng)工作在ECC模式時(shí)，與重新驅(qū)動(dòng)地址/命令數(shù)據(jù)同時(shí)，錯(cuò)誤線(xiàn)120、121將保持有效(即，低電平)兩個(gè)時(shí)鐘周期，或者當(dāng)工作在奇偶校驗(yàn)?zāi)Ｊ綍r(shí)，錯(cuò)誤線(xiàn)120、121將延遲兩個(gè)時(shí)鐘周期。邏輯錯(cuò)誤電路100還提供了錯(cuò)誤總線(xiàn)(內(nèi)部集成電路或IIC)122，以便從外部采集錯(cuò)誤信息(例如，錯(cuò)誤類(lèi)型、DIMM地址、錯(cuò)誤計(jì)數(shù)以及在第一次故障時(shí)28個(gè)輸入和內(nèi)部生成的出錯(cuò)位的狀態(tài))。所述信息保持被鎖存，直到重置命令被寫(xiě)入到總線(xiàn)122或/RST輸入37轉(zhuǎn)換到低電平為止。選定的IIC協(xié)議允許對(duì)九個(gè)寄存器進(jìn)行唯一的字節(jié)尋址，這與用于串行程序解碼電可擦可編程只讀存儲(chǔ)器(SPDEEPROM)的現(xiàn)行工業(yè)標(biāo)準(zhǔn)協(xié)議相一致并且是本領(lǐng)域所公知的。
此SEC/DED ECC電路90還具有數(shù)據(jù)位輸出端，其通過(guò)第二級(jí)鎖存器92a到92n被連接到所有輸出或第二級(jí)多路復(fù)用器102a到102n的第一輸入端。標(biāo)有“旁路”的寄存器鎖存器72a到72n的輸出端被直接連接到輸出或第二級(jí)多路復(fù)用器102a到102n的第二輸入端，由此允許根據(jù)ECC模式輸入123來(lái)旁路SEC/DED ECC電路90。
主鎖存器或寄存器鎖存器73、74、75a、75b、76a和76b的輸出端全部被連接到第二級(jí)鎖存器或輸出鎖存器93、94、95a、95b、96a和96b的第一輸入端并通過(guò)這些第二級(jí)鎖存器93、94、95a、95b、96a和96b被連接到輸出或第二級(jí)多路復(fù)用器103、104、105a、105b、106a和106b的第一輸入端。主鎖存器73、74、75a、75b、76a和76b的輸出端被直接連接到輸出或第二級(jí)多路復(fù)用器103、104、105a、105b、106a和106b的第二輸入端，由此允許根據(jù)/延遲CKE輸入124和/ECC模式輸入123來(lái)旁路第二級(jí)鎖存器93、94、95a、95b、96a和96b。
控制電路包括差動(dòng)寄存器130，其第一輸入端被連接到CK信號(hào)輸入131，第二輸入端被連接到/CK信號(hào)輸入132，并且其輸出端被連接到所有主鎖存器70a到70e、71、72a到72n、73、74、75a、75b、76a以及76b的第二輸入端和所有輸出或第二級(jí)鎖存器92a到92n、93、94、95a、95b、96a和96b的第二輸入端，并且通過(guò)線(xiàn)88被連接到錯(cuò)誤邏輯電路100。/ECC模式信號(hào)源135被連接到第二級(jí)多路復(fù)用器102a到102n、103和104的選擇第三輸入端和錯(cuò)誤邏輯電路100。輸出或第二級(jí)多路復(fù)用器105a、105b、106a和106b將其選擇輸入端連接到/延遲，CKE_ODT信號(hào)的源124。
為此模塊選擇的ECC代碼是單錯(cuò)誤校正/雙錯(cuò)誤檢測(cè)(SEC/DED)代碼并在圖6的H矩陣中示出。此SEC/DED代碼的使用確保了所有與地址和控制位關(guān)聯(lián)的單錯(cuò)誤都被檢測(cè)和校正，并且所有雙位錯(cuò)誤都被檢測(cè)到。應(yīng)當(dāng)指出，互連故障幾乎全部作為單點(diǎn)故障開(kāi)始，其他故障可能隨著時(shí)間而出現(xiàn)(與初始故障的根本原因相關(guān)或無(wú)關(guān))。
概括地說(shuō)，本發(fā)明描述了獨(dú)特的DIMM，其具有增強(qiáng)的28位1:2寄存器且附加的錯(cuò)誤校正代碼邏輯(ECC)被包含在該寄存器中以便校正單位錯(cuò)誤，同時(shí)允許連續(xù)的存儲(chǔ)器運(yùn)行，而與這些錯(cuò)誤的存在無(wú)關(guān)。還提供了奇偶校驗(yàn)工作模式，其與錯(cuò)誤報(bào)告電路結(jié)合以允許系統(tǒng)詢(xún)問(wèn)設(shè)備以便確定錯(cuò)誤情況。
本發(fā)明的上述28位1:2寄存器提供了關(guān)鍵運(yùn)行特征，其不同于旨在用于存儲(chǔ)器模塊應(yīng)用的現(xiàn)有寄存器設(shè)計(jì)，包括錯(cuò)誤檢測(cè)和關(guān)鍵輸入的采集；非選通輸入端的可編程延遲；奇偶校驗(yàn)?zāi)Ｊ?；重置電路；錯(cuò)誤報(bào)告和標(biāo)識(shí)以及DIMM地址的報(bào)告。
關(guān)鍵輸入的CS選通(例如/CS0和/CS1)被提供為降低內(nèi)部鎖存器的器件功率的裝置，只有在系統(tǒng)時(shí)鐘的上升邊沿，一個(gè)或兩個(gè)芯片選擇(CS)輸入端為有效低電平(并且芯片選擇門(mén)啟用被限制為高電平)時(shí)，所述內(nèi)部鎖存器才被更新。與此功能相關(guān)聯(lián)的二十二個(gè)芯片選擇選通信號(hào)包括根據(jù)芯片選擇的狀態(tài)，在每個(gè)時(shí)鐘的上升邊沿被連續(xù)地重新驅(qū)動(dòng)的地址。但是，通過(guò)將芯片選擇門(mén)啟用輸入端限制為低電平，可以禁用芯片選擇選通功能，由此使所有內(nèi)部鎖存器在時(shí)鐘的每個(gè)上升邊沿可以被更新。
非選通輸入端(/延遲CKE-ODT)的可編程延遲與CKE和ODT(DRAM信號(hào))相關(guān)聯(lián)，所述輸入端將在時(shí)鐘信號(hào)(CLK)的每個(gè)上升邊沿被鎖存和重新驅(qū)動(dòng)，與芯片選擇(CS)信號(hào)的狀態(tài)無(wú)關(guān)。但是，由于某些控制器可能被設(shè)計(jì)成在這些信號(hào)(芯片選擇(CS)、地址(Addr)、行地址選通(RAS)、列地址選通(CAS)以及寫(xiě)入允許(WE))的延遲方面具有有限的靈活性，當(dāng)錯(cuò)誤校正代碼電路(ECC)啟用時(shí)，可以選擇延遲塊來(lái)重新調(diào)整定時(shí)關(guān)系(其被偏移1個(gè)時(shí)鐘)。
ECC模式(/ECC模式為低電平)對(duì)于所有由CS選通的輸入端，片上SEC/DED ECC邏輯被啟用，并且當(dāng)/ECC模式輸入端為低電平時(shí)，在CHK 0/奇偶校驗(yàn)輸入上接收的信號(hào)被接收為校驗(yàn)位0。此ECC邏輯將在28個(gè)輸入端(22個(gè)“CS選通的”輸入端和6個(gè)校驗(yàn)位)之間工作，并且將校正所述二十二個(gè)芯片選擇選通數(shù)據(jù)輸入端上存在的所有單位錯(cuò)誤以及檢測(cè)所有雙位錯(cuò)誤。如果檢測(cè)到可校正錯(cuò)誤，并且如果其是自重置出現(xiàn)以來(lái)的第一個(gè)錯(cuò)誤，則/錯(cuò)誤(CE)將被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘，并且錯(cuò)誤將被計(jì)數(shù)并鎖存在用于28個(gè)輸入端的錯(cuò)誤總線(xiàn)寄存器中。任何雙位錯(cuò)誤也將被檢測(cè)(以及許多不可校正的其他錯(cuò)誤)，并且如果該錯(cuò)誤是自重置出現(xiàn)以來(lái)的第一個(gè)錯(cuò)誤，則將在/錯(cuò)誤(UE)錯(cuò)誤線(xiàn)(被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘)上報(bào)告該錯(cuò)誤并將其鎖存在錯(cuò)誤總線(xiàn)寄存器中。盡管CS0-1并未包括在ECC邏輯中，CS輸出信號(hào)的傳送延遲將跟蹤包括在ECC邏輯中的信號(hào)(延遲額外的1個(gè)時(shí)鐘)。
除了以上ECC模式之外，相同的二十二個(gè)芯片選擇選通數(shù)據(jù)信號(hào)可以工作在“奇偶校驗(yàn)”模式(/ECC模式為高電平)，由此在CHK0/奇偶校驗(yàn)輸入線(xiàn)上接收的信號(hào)被接收為到寄存器的奇偶校驗(yàn)(在芯片選擇選通數(shù)據(jù)輸入端之后的一個(gè)時(shí)鐘)。然后，將接收到的奇偶校驗(yàn)位與由寄存器奇偶校驗(yàn)邏輯在這些相同輸入端之間所計(jì)算的奇偶校驗(yàn)進(jìn)行比較，以驗(yàn)證信息未被破壞。所述二十二個(gè)芯片選擇選通數(shù)據(jù)信號(hào)將在第一個(gè)時(shí)鐘脈沖被鎖存和重新驅(qū)動(dòng)，并且任何錯(cuò)誤將在兩個(gè)時(shí)鐘脈沖之后通過(guò)不可校正/錯(cuò)誤(UE)線(xiàn)(被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘脈沖)被報(bào)告并被鎖存在錯(cuò)誤總線(xiàn)寄存器中。在此模式中，不會(huì)完成錯(cuò)誤的校正。在此應(yīng)用中，奇偶校驗(yàn)的慣例是奇校驗(yàn)(數(shù)據(jù)中奇數(shù)的1并且奇偶校驗(yàn)輸入等于有效的奇偶校驗(yàn))。
/RST信號(hào)輸入端被用來(lái)清除所有內(nèi)部鎖存器(包括錯(cuò)誤寄存器)，并且除了將被驅(qū)動(dòng)為高電平的錯(cuò)誤線(xiàn)，所有輸出端都將被快速地驅(qū)動(dòng)為低電平。
錯(cuò)誤報(bào)告電路被包括以允許外部監(jiān)視DIMM運(yùn)行。提供兩個(gè)漏極開(kāi)路輸出端以允許多個(gè)模塊共享公共的信號(hào)線(xiàn)，以便報(bào)告在有效命令(/CS＝低電平)周期(與重新驅(qū)動(dòng)信號(hào)相一致)期間出現(xiàn)的錯(cuò)誤。這兩個(gè)輸出端被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘以允許存儲(chǔ)器控制器有時(shí)間讀出所述錯(cuò)誤。/錯(cuò)誤(CE)指示發(fā)生了可校正錯(cuò)誤并由ECC邏輯來(lái)校正，/錯(cuò)誤(UE)指示發(fā)生了不可校正的ECC錯(cuò)誤并且取決于所選擇的模式，其是不可校正的ECC錯(cuò)誤或奇偶校驗(yàn)錯(cuò)誤。注意在奇偶校驗(yàn)?zāi)Ｊ脚cECC模式中，/錯(cuò)誤(UE)的定時(shí)是不同的。
此外，提供了錯(cuò)誤總線(xiàn)(通過(guò)IIC總線(xiàn)可以讀取和重置9個(gè)寄存器)以允許設(shè)備被詢(xún)問(wèn)其他錯(cuò)誤信息，例如錯(cuò)誤類(lèi)型(可校正、不可校正或奇偶校驗(yàn)錯(cuò)誤)、錯(cuò)誤計(jì)數(shù)和存儲(chǔ)器插件位置(通過(guò)SAO-2地址引腳，所述引腳通常僅被連線(xiàn)到單獨(dú)的串行程序解碼(SPD)電可擦可編程只讀存儲(chǔ)器(EEPROM))。還可以提供其他信息以用于診斷，例如當(dāng)芯片選擇(CS)為有效的低電平時(shí)由寄存器接收到的信號(hào)(地址/命令、控制信號(hào)、校驗(yàn)位、奇偶校驗(yàn)位)和相關(guān)聯(lián)的出錯(cuò)位，以便它們可以被解碼以確定28個(gè)輸入信號(hào)(22個(gè)“CS選通”加上6個(gè)校驗(yàn)位)或內(nèi)部ECC邏輯中的哪些發(fā)生了故障。這些寄存器將包含關(guān)于第一次故障的信息，并且錯(cuò)誤計(jì)數(shù)器將持續(xù)遞增，直到其被重置或達(dá)到最大計(jì)數(shù)(64K)。通過(guò)在IIC總線(xiàn)上寫(xiě)入重置錯(cuò)誤總線(xiàn)命令或通過(guò)/RST引腳，所有寄存器都可以被重置。
除了使用以上定義的ECC結(jié)構(gòu)(同時(shí)包括在存儲(chǔ)器接口芯片和DIMM上的寄存器中)，冗余觸點(diǎn)被包括在模塊引腳輸出上以有效地消除互連系統(tǒng)中其他可能的SPOF(單點(diǎn)故障)影響。由于各種原因，不能由上述ECC結(jié)構(gòu)保護(hù)的觸點(diǎn)包括電壓基準(zhǔn)(Vref)、時(shí)鐘、芯片選擇(CS)、CKE、ODT、VSS/VDD觸點(diǎn)或引腳、錯(cuò)誤線(xiàn)、IIC總線(xiàn)上的數(shù)據(jù)輸入(SDA)、IIC總線(xiàn)上的數(shù)據(jù)時(shí)鐘(SCL)和相關(guān)信號(hào)。在本發(fā)明中，這些觸點(diǎn)中的每一個(gè)觸點(diǎn)都具備在DIMM的第一面上的第一觸點(diǎn)和在DIMM的相對(duì)面上與所述第一觸點(diǎn)直接相對(duì)的冗余觸點(diǎn)。例如，如果電壓基準(zhǔn)源28通過(guò)DIMM正面的觸點(diǎn)或引腳1被施加，其也通過(guò)DIMM背面的觸點(diǎn)或引腳139被施加(觸點(diǎn)1與觸點(diǎn)139直接相對(duì))。類(lèi)似地，SDA信號(hào)通過(guò)DIMM正面的觸點(diǎn)或引腳135被施加，其還通過(guò)DIMM背面的觸點(diǎn)或引腳273被施加，并且SCL信號(hào)通過(guò)DIMM正面的觸點(diǎn)或引腳136被施加，其還通過(guò)DIMM背面的觸點(diǎn)或引腳274被施加。圖7A、7B和7C示出了對(duì)本發(fā)明的觸點(diǎn)或引腳分配矩陣的完整描述。特定觸點(diǎn)布置被選擇以最大化容錯(cuò)。由于提供了這種相對(duì)的冗余觸點(diǎn)，例如由DIMM的輕微彎曲引起的問(wèn)題將導(dǎo)致DIMM一側(cè)觸點(diǎn)上的低壓力而在相對(duì)觸點(diǎn)上產(chǎn)生高壓力。在這種情況下，如以上所討論的，當(dāng)使用了這種冗余和相對(duì)觸點(diǎn)時(shí)，將始終確保良好的信號(hào)流。因?yàn)榇私鉀Q方案還允許嵌入式布線(xiàn)，通過(guò)最小化布線(xiàn)擁擠，這些相對(duì)和冗余觸點(diǎn)還將有助于電路板布線(xiàn)。下表是若干這些觸點(diǎn)的DIMM位置的列表


ECC功能將單個(gè)時(shí)鐘脈沖延遲(以計(jì)劃的工作頻率)添加到DIMM寄存器性能，這可能關(guān)系到某些性能最優(yōu)化的應(yīng)用。這樣，兩種額外的模式被包括在模塊中，允許系統(tǒng)用戶(hù)在性能與可靠性之間進(jìn)行權(quán)衡。在奇偶校驗(yàn)?zāi)Ｊ街?，結(jié)合將完整的地址和命令區(qū)段提供給模塊，存儲(chǔ)器接口芯片或控制器將生成單個(gè)奇偶校驗(yàn)位。所述模塊將在下一個(gè)周期中將地址和命令位重新驅(qū)動(dòng)到DRAM，而不是添加ECC模式所需的額外周期。地址和命令總線(xiàn)上的任何錯(cuò)誤都將在以后的時(shí)間被報(bào)告給系統(tǒng)，并且從故障恢復(fù)的可能性很小，因此，此選擇對(duì)于很多應(yīng)用來(lái)說(shuō)不夠理想。最后的模式將只是使存儲(chǔ)器工作在沒(méi)有奇偶校驗(yàn)位和ECC位的模式中，既沒(méi)有由于ECC而添加的延遲，也沒(méi)有任何檢測(cè)地址/命令總線(xiàn)上的故障(按照這些模塊現(xiàn)在所使用的現(xiàn)有技術(shù)慣例)的裝置。
圖5是圖4B的SEC/DED ECC電路的方塊圖。經(jīng)由二十二個(gè)鎖存器72a到72n和線(xiàn)82a到82n，二十二個(gè)數(shù)據(jù)輸入端32a到32n被同時(shí)提供給校驗(yàn)位生成器電路230和奇偶校驗(yàn)生成器/校驗(yàn)器電路231的第一輸入端。奇偶校驗(yàn)生成器/校驗(yàn)器電路231進(jìn)一步具有通過(guò)主鎖存器71和輸出線(xiàn)81連接到奇偶校驗(yàn)輸入信號(hào)源31的第二輸入端，并且取決于輸入端31上的奇偶校驗(yàn)輸入信號(hào)的狀態(tài)，在輸出線(xiàn)111上將奇偶校驗(yàn)錯(cuò)誤信號(hào)(PERR)發(fā)送到錯(cuò)誤邏輯電路100。
同時(shí)，校驗(yàn)位生成器電路230將二十二個(gè)輸入的數(shù)據(jù)信號(hào)傳輸?shù)匠鲥e(cuò)位生成器232的第一輸入端，出錯(cuò)位生成器232的第二輸入端通過(guò)來(lái)自主鎖存器70a到70e的線(xiàn)80a到80e與校驗(yàn)位輸入端30a到30e相連。
然后，出錯(cuò)位生成器232將二十二個(gè)數(shù)據(jù)信號(hào)傳輸?shù)匠鲥e(cuò)位解碼器的第一輸入端，并將六個(gè)校驗(yàn)位傳輸?shù)藉e(cuò)誤生成器235，錯(cuò)誤生成器235判定在接收到的數(shù)據(jù)中是否存在可校正或不可校正的錯(cuò)誤，并通過(guò)線(xiàn)109或110將合適的可校正錯(cuò)誤或不可校正錯(cuò)誤信號(hào)提供給錯(cuò)誤邏輯電路100。出錯(cuò)位解碼器現(xiàn)在解碼二十二個(gè)數(shù)據(jù)位并將它們傳輸?shù)綌?shù)據(jù)校正電路234。在所述校正電路中，與圖6所示的H矩陣相一致，出錯(cuò)位被有選擇地與數(shù)據(jù)輸入端“異或”，同時(shí)數(shù)據(jù)區(qū)段中的任何單位錯(cuò)誤被翻轉(zhuǎn)以校正錯(cuò)誤。
錯(cuò)誤邏輯塊100包括三個(gè)主要的部分(未示出)，它們是錯(cuò)誤計(jì)數(shù)器、狀態(tài)寄存器塊(包含多個(gè)狀態(tài)寄存器)以及IIC邏輯塊，所有這些部分都通過(guò)公共邏輯電路互連在一起。所有這些塊以及互連邏輯電路都是本領(lǐng)域技術(shù)人員公知的常用的和可以容易地獲得的電路。
更具體地，所述錯(cuò)誤計(jì)數(shù)器是16位計(jì)數(shù)器，當(dāng)其接收到來(lái)自SEC/DEDECC 90的錯(cuò)誤輸入(CE、UE或奇偶校驗(yàn))時(shí)將遞增。即使當(dāng)狀態(tài)寄存器正在被從IIC總線(xiàn)上讀出時(shí)，此錯(cuò)誤計(jì)數(shù)器也繼續(xù)計(jì)數(shù)錯(cuò)誤(直到達(dá)到其最大計(jì)數(shù)為止)。
在當(dāng)前情況下，狀態(tài)寄存器塊包括九個(gè)八位寄存器集(0-8)，其包含以下信息數(shù)據(jù)輸入(D0-21)信號(hào)、校驗(yàn)位信號(hào)(C0-5和奇偶校驗(yàn)輸入)、從存儲(chǔ)器控制器19接收的信號(hào)以及來(lái)自存儲(chǔ)器模塊20(FCC/奇偶校驗(yàn)?zāi)Ｊ?，SAO-2)的信號(hào)、錯(cuò)誤計(jì)數(shù)以及由SEC/DED ECC 90計(jì)算的出錯(cuò)位(S0-5)。
所述IIC邏輯塊包括必需的邏輯以支持“IIC總線(xiàn)規(guī)范，版本2.1，2000年1月，標(biāo)準(zhǔn)”。在此情況下，寄存器從屬于IIC，其中寄存器由DIMM地址輸入范圍源(SA0、SA1、SA2)78a、78b和78c來(lái)尋址，并響應(yīng)若干ICC總線(xiàn)命令-重置、從九(9)個(gè)狀態(tài)寄存器讀取和測(cè)試模式。
互連上述錯(cuò)誤計(jì)數(shù)器、狀態(tài)寄存器塊和IIC邏輯塊的各種邏輯電路包括被設(shè)計(jì)成從外部重置信號(hào)(/RST)源37或內(nèi)部接通電源重置來(lái)重置錯(cuò)誤計(jì)數(shù)器和九(9)個(gè)狀態(tài)寄存器的邏輯電路，以便當(dāng)發(fā)生IIC總線(xiàn)讀取時(shí)，加載IIC邏輯將在IIC總線(xiàn)上發(fā)送出的九個(gè)狀態(tài)寄存器的內(nèi)容和邏輯(包括一組影子寄存器)，并一起加載某些控制邏輯以驅(qū)動(dòng)可校正錯(cuò)誤(CE)和不可校正錯(cuò)誤(UE)線(xiàn)(如果出現(xiàn)此類(lèi)錯(cuò)誤)。
包括九(9)個(gè)寄存器(可以通過(guò)IIC總線(xiàn)來(lái)讀取和重置)的錯(cuò)誤總線(xiàn)允許設(shè)備被詢(xún)問(wèn)額外的錯(cuò)誤信息，例如錯(cuò)誤類(lèi)型(可校正、不可校正或奇偶校驗(yàn)錯(cuò)誤)、錯(cuò)誤計(jì)數(shù)和存儲(chǔ)器插件位置(通過(guò)SA0-2地址引腳，也被單獨(dú)的SPD EPROM所共享)。還可提供其他信息用于診斷，例如由與CS(為有效的低電平)關(guān)聯(lián)的寄存器(地址/命令、控制信號(hào)、校驗(yàn)位、奇偶校驗(yàn)位)接收的信號(hào)和出錯(cuò)位，以便它們可以被解碼以確定(在發(fā)生故障的情況下)28個(gè)輸入信號(hào)(22個(gè)“CS選通”加上6個(gè)校驗(yàn)位)中的哪些發(fā)生了故障。這些寄存器將包含有關(guān)第一次故障的信息，并且錯(cuò)誤計(jì)數(shù)器將持續(xù)遞增，直到其被重置或達(dá)到最大計(jì)數(shù)(64K)。通過(guò)在IIC總線(xiàn)上寫(xiě)入重置錯(cuò)誤總線(xiàn)命令，所有寄存器都可以被重置。
字節(jié)0狀態(tài)寄存器是通用狀態(tài)位寄存器，其可以被讀取以確定錯(cuò)誤類(lèi)型、模式和DIMM地址(與DIMM SPD地址相同)。
字節(jié)0狀態(tài)寄存器位7位6位5位4位3位2位1 位0RFUDIMM DIMM DIMM 模式 奇偶校驗(yàn) ECC錯(cuò)誤 ECC錯(cuò)誤地址 地址 地址 1＝ECC 錯(cuò)誤 1＝UE1＝CE0 SA2SA1SA00＝Pty 1＝PERR
字節(jié)1和2錯(cuò)誤計(jì)數(shù)器16位錯(cuò)誤計(jì)數(shù)器將基于任何錯(cuò)誤(CE、UE或奇偶校驗(yàn)錯(cuò)誤)來(lái)計(jì)數(shù)最多64K個(gè)錯(cuò)誤(十六進(jìn)制的FFFF)。字節(jié)1是錯(cuò)誤計(jì)數(shù)器的LSB而字節(jié)2是錯(cuò)誤計(jì)數(shù)器的MSB。一旦16位計(jì)數(shù)器計(jì)數(shù)到全部為1，其將停留在全部為1，直到錯(cuò)誤總線(xiàn)被重置。在IIC讀取操作期間，錯(cuò)誤計(jì)數(shù)器寄存器將不會(huì)遞增，但如果錯(cuò)誤出現(xiàn)，則將繼續(xù)計(jì)數(shù)錯(cuò)誤。
字節(jié)1(LSB)位7位6位5位4位3位2位1位0E7 E6 E5 E4 E3 E2 E1 E0字節(jié)2(MSB)位7位6位5位4位3位2位1位0E15E14E13E12E11E10E9 E8字節(jié)3-7數(shù)據(jù)寄存器字節(jié)3-7示出了在第一次故障時(shí)接收的全部28個(gè)地址和命令信號(hào)的極性以及校驗(yàn)位和奇偶校驗(yàn)位。
字節(jié)3數(shù)據(jù)寄存器A(D0-7)位7位6位5位4位3位2位1位0D7 D6 D5 D4 D3 D2 D1 D0字節(jié)4數(shù)據(jù)寄存器B(D8-15)位7位6位5位4位3位2位1位0D15D14D13D12D11D10D9 D8字節(jié)5數(shù)據(jù)寄存器C(D16-21、CS0-1)

字節(jié)6數(shù)據(jù)寄存器D(CKE0-1、ODT0-1)位7位6位5位4位3位2位1位0RFURFURFURFUODT1 ODT0 CKE1 CKE00 0 0 0字節(jié)7校驗(yàn)位(C0-5)和奇偶校驗(yàn)寄存器位7位6位5位4位3位2位1位0RFURFU校驗(yàn) 校驗(yàn) 校驗(yàn) 校驗(yàn) 校驗(yàn) 校驗(yàn)位 位 位 位 位 位0/Pty0 0 5 4 3 2 1In字節(jié)8出錯(cuò)寄存器字節(jié)8示出了與第一次錯(cuò)誤相關(guān)聯(lián)的出錯(cuò)位。這些出錯(cuò)位可以被解碼以確定22個(gè)“CS-選通”信號(hào)或6個(gè)校驗(yàn)位中的哪些引起了故障。字節(jié)3-7示出了故障時(shí)的所有輸入信號(hào)的極性。
圖8示出了用于本發(fā)明的時(shí)間圖。
字節(jié)8出錯(cuò)位(0-5)寄存器位7位6位5位4位3位2位1位0RFURFU出錯(cuò) 出錯(cuò) 出錯(cuò) 出錯(cuò) 出錯(cuò) 出錯(cuò)0 0 位5位4位3位2位1位0本領(lǐng)域技術(shù)人員設(shè)計(jì)此錯(cuò)誤邏輯塊100所需的全部信息都包括在圖6所示的H矩陣中，其中D0到D21指數(shù)據(jù)位、C0到C5指校驗(yàn)位，S0到S5指出錯(cuò)位。
為了檢測(cè)安裝在服務(wù)器中的模塊是否能夠正確地監(jiān)視地址和控制總線(xiàn)完整性、校正地址和控制總線(xiàn)上的錯(cuò)誤、報(bào)告錯(cuò)誤并記錄和計(jì)數(shù)錯(cuò)誤，需要DIMM錯(cuò)誤總線(xiàn)是可以使用的并使用工業(yè)IIC協(xié)議和SA0-1位對(duì)其進(jìn)行正確評(píng)估，以使DIMM可以提供包括上述字節(jié)0的數(shù)據(jù)字節(jié)。這可以通過(guò)回送字節(jié)0的位4、5和6上的SA0-1位并使位3(ECC標(biāo)志位)為“1”或高電平來(lái)實(shí)現(xiàn)。這證明了唯一的簽名。如果匹配沒(méi)有出現(xiàn)，則模塊不能夠監(jiān)視地址和控制總線(xiàn)完整性、校正地址和控制總線(xiàn)上的錯(cuò)誤、報(bào)告錯(cuò)誤并記錄和計(jì)數(shù)檢測(cè)到的錯(cuò)誤。
本發(fā)明中的奇偶校驗(yàn)錯(cuò)誤報(bào)告是通過(guò)以下方式實(shí)現(xiàn)的如果檢測(cè)到錯(cuò)誤，在奇偶校驗(yàn)信號(hào)所應(yīng)用的地址和命令之后一個(gè)周期傳遞奇偶校驗(yàn)信號(hào)，并在地址和命令位被從存儲(chǔ)器接口芯片驅(qū)動(dòng)到DRAM之后兩個(gè)時(shí)鐘周期將錯(cuò)誤線(xiàn)驅(qū)動(dòng)為低電平，即“0”。在保持錯(cuò)誤線(xiàn)為低電平僅兩個(gè)時(shí)鐘周期之后，驅(qū)動(dòng)器將被禁用并且輸出被允許返回未驅(qū)動(dòng)狀態(tài)(高阻抗)，從而允許該線(xiàn)被多個(gè)模塊所共享。
本發(fā)明還提供了一種裝置和方法，所述裝置和方法用于調(diào)整未包括在ECC電路中的存儲(chǔ)器模塊上的信號(hào)的傳送延遲，以使所述信號(hào)可以在一個(gè)或兩個(gè)時(shí)鐘周期內(nèi)被有選擇地重新驅(qū)動(dòng)。這導(dǎo)致模塊運(yùn)行速度顯著增加。
此外，通過(guò)使存儲(chǔ)器模塊運(yùn)行在奇偶校驗(yàn)?zāi)Ｊ剑词褂玫腅CC校驗(yàn)位輸入端可以被保持在低電平，即“0”，從而確保這些輸入端處于已知和靜止?fàn)顟B(tài)。
最后，通過(guò)有效地從延遲路徑移除第二級(jí)寄存器(后ECC)(通過(guò)將/ECC模式控制引腳設(shè)置成高電平，即“1”)，可以如同其是傳統(tǒng)無(wú)ECC保護(hù)的模塊那樣來(lái)運(yùn)行本發(fā)明的模塊。
概括地說(shuō)，本發(fā)明是一種增強(qiáng)功能28位1:2寄存器，旨在用于主存儲(chǔ)器模塊。本發(fā)明的寄存器添加了ECC邏輯以校正單位錯(cuò)誤并允許連續(xù)的存儲(chǔ)器運(yùn)行，而與這些錯(cuò)誤的存在無(wú)關(guān)。還提供了奇偶校驗(yàn)工作模式，其與錯(cuò)誤報(bào)告電路結(jié)合以允許系統(tǒng)詢(xún)問(wèn)設(shè)備以便確定錯(cuò)誤情況。
本發(fā)明還提供了關(guān)鍵輸入的CS選通(/CS0、CS1、CS門(mén)啟用)。作為降低器件功率的裝置，只有在時(shí)鐘的上升邊沿，一個(gè)或兩個(gè)CS輸入端為有效低電平(并且CS門(mén)啟用被限制為高電平)時(shí)，寄存器的內(nèi)部鎖存器才會(huì)被更新。與此功能相關(guān)聯(lián)的22個(gè)“CS-選通”信號(hào)包括地址(地址0:15、BA 0:2)。RAS、CAS、WE-以及其余信號(hào)(CS、CKE、ODT)在每個(gè)時(shí)鐘的上升邊沿繼續(xù)被重新驅(qū)動(dòng)，因?yàn)樗鼈兣cCS無(wú)關(guān)。通過(guò)將CS門(mén)啟用限制為低電平，可以禁用CS選通功能，使得所有內(nèi)部鎖存器在時(shí)鐘的每個(gè)上升邊沿可以被更新。
還提供了用于非選通輸入端(/延遲CKE-ODT)的可編程延遲。對(duì)于與CKE和ODT(DRAM信號(hào))相關(guān)聯(lián)的引腳，輸入端將在時(shí)鐘的每個(gè)上升邊沿被鎖存和重新驅(qū)動(dòng)，而與芯片選擇(CS)的狀態(tài)無(wú)關(guān)。但是，由于某些控制器可能被設(shè)計(jì)成在這些信號(hào)(CS、Addr、RAS、CAS以及WE)的延遲方面具有有限的靈活性，當(dāng)錯(cuò)誤校正代碼被啟用時(shí)，可以選擇延遲塊來(lái)重新調(diào)整定時(shí)關(guān)系(其被偏移1個(gè)時(shí)鐘)。
此外，對(duì)于所有由CS選通的輸入端，片上SEC/DED ECC邏輯被啟用，并且通過(guò)編程引腳在CHK 0/奇偶校驗(yàn)輸入上接收的信號(hào)被接收為校驗(yàn)位0(ECC模式為低電平)。此ECC邏輯將在28個(gè)輸入端(22個(gè)CS選通輸入端和6個(gè)校驗(yàn)位)之間工作，并且將校正所述22個(gè)CS選通輸入端上存在的所有單位錯(cuò)誤。/錯(cuò)誤(CE)將被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘，并且錯(cuò)誤將被計(jì)數(shù)并鎖存在用于28個(gè)輸入端的錯(cuò)誤總線(xiàn)寄存器中。任何雙位錯(cuò)誤也將被檢測(cè)(以及任何不可校正的錯(cuò)誤)，并且將在/錯(cuò)誤(UE)錯(cuò)誤線(xiàn)(被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘)上報(bào)告該錯(cuò)誤并將其鎖存在錯(cuò)誤總線(xiàn)寄存器中。盡管CS0-1并未包括在ECC邏輯中，CS輸出信號(hào)的傳送延遲將跟蹤包括在ECC邏輯中的信號(hào)(延遲額外的1個(gè)時(shí)鐘)。
除了以上ECC模式之外，相同的22個(gè)“CS選通的”信號(hào)可以工作在“奇偶校驗(yàn)”模式(/ECC模式為高電平)，由此在CHK0/奇偶校驗(yàn)輸入上接收的信號(hào)被接收為到寄存器的奇偶校驗(yàn)(在“CS選通的”輸入端之后的一個(gè)時(shí)鐘)。然后，將接收到的奇偶校驗(yàn)位與由寄存器奇偶校驗(yàn)邏輯在這些相同輸入端之間所計(jì)算的奇偶校驗(yàn)進(jìn)行比較，以驗(yàn)證信息未被破壞。所述22個(gè)“CS選通的”信號(hào)將在第一個(gè)時(shí)鐘被鎖存和重新驅(qū)動(dòng)，并且任何錯(cuò)誤將在兩個(gè)時(shí)鐘之后通過(guò)/錯(cuò)誤(UE)線(xiàn)(被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘)被報(bào)告并被鎖存在錯(cuò)誤總線(xiàn)寄存器中。在此模式中，不會(huì)完成錯(cuò)誤的校正。奇偶校驗(yàn)的慣例是奇校驗(yàn)(數(shù)據(jù)中奇數(shù)的1并且奇偶校驗(yàn)輸入等于有效的奇偶校驗(yàn))。
/RST引腳被用來(lái)清除所有內(nèi)部鎖存器(包括錯(cuò)誤寄存器)，并且除了將被驅(qū)動(dòng)為高電平的錯(cuò)誤線(xiàn)，所有輸出端都將被快速地驅(qū)動(dòng)為低電平。
本發(fā)明的錯(cuò)誤報(bào)告電路被包括以允許外部監(jiān)視設(shè)備運(yùn)行。提供兩個(gè)漏極開(kāi)路輸出端以允許多個(gè)模塊共享公共的信號(hào)引腳，以便報(bào)告在有效命令(/CS＝低電平)周期(與重新驅(qū)動(dòng)信號(hào)相一致)期間出現(xiàn)的錯(cuò)誤。這兩個(gè)輸出端被驅(qū)動(dòng)為低電平兩個(gè)時(shí)鐘以允許存儲(chǔ)器控制器有時(shí)間讀出所述錯(cuò)誤。/錯(cuò)誤(CE)指示發(fā)生了可校正錯(cuò)誤并由ECC邏輯來(lái)校正，/錯(cuò)誤(UE)指示發(fā)生了不可校正的錯(cuò)誤并且取決于所選擇的模式，其是不可校正的ECC錯(cuò)誤或奇偶校驗(yàn)錯(cuò)誤。注意在奇偶校驗(yàn)?zāi)Ｊ脚cECC模式中，UE的定時(shí)是不同的。
此外，提供了錯(cuò)誤總線(xiàn)(通過(guò)IIC總線(xiàn)可以讀取和重置的上述九個(gè)寄存器)以允許設(shè)備被詢(xún)問(wèn)其他錯(cuò)誤信息，例如錯(cuò)誤類(lèi)型(可校正、不可校正或奇偶校驗(yàn)錯(cuò)誤)、錯(cuò)誤計(jì)數(shù)和存儲(chǔ)器插件位置(通過(guò)SAO-2地址引腳，其還被單獨(dú)的SPD EPROM所共享)。還可以提供其他信息以用于診斷，例如當(dāng)CS為有效的低電平時(shí)由寄存器接收到的信號(hào)(地址/命令、控制信號(hào)、校驗(yàn)位、奇偶校驗(yàn)位)和出錯(cuò)位，以便它們可以被解碼以確定28個(gè)輸入信號(hào)(22個(gè)“CS選通”加上6個(gè)校驗(yàn)位)中的哪些發(fā)生了故障。這些寄存器將包含關(guān)于第一次故障的信息，并且錯(cuò)誤計(jì)數(shù)器將繼續(xù)遞增，直到其被重置或達(dá)到最大計(jì)數(shù)(64K)。通過(guò)在IIC總線(xiàn)上寫(xiě)入重置錯(cuò)誤總線(xiàn)命令，所有寄存器都可以被重置。
這完成了對(duì)本發(fā)明的優(yōu)選實(shí)施例的描述。因?yàn)榭梢詫?duì)上述結(jié)構(gòu)做出更改而不偏離此處描述的本發(fā)明的范圍，包含在以上描述中或在附圖中示出的所有內(nèi)容應(yīng)在示例性而不是限制性的意義上被解釋。因此對(duì)于本領(lǐng)域的技術(shù)人員，在不偏離如以下權(quán)利要求說(shuō)明的本發(fā)明的精神和范圍的情況下，其他替換和修改現(xiàn)在將變得顯而易見(jiàn)。
權(quán)利要求
1.一種具有容錯(cuò)地址和命令總線(xiàn)以便用作主存儲(chǔ)器的高可靠性存儲(chǔ)器布置，所述存儲(chǔ)器布置包括存儲(chǔ)器控制器；以及雙列直插存儲(chǔ)器模塊，所述雙列直插存儲(chǔ)器模塊具有通過(guò)地址/命令線(xiàn)與所述存儲(chǔ)器控制器相連的寄存器以及用于錯(cuò)誤校正的校驗(yàn)位，以使所述存儲(chǔ)器控制器通過(guò)所述地址/命令線(xiàn)將地址和命令信息發(fā)送給所述寄存器并將用于錯(cuò)誤校正目的的校驗(yàn)位發(fā)送給所述寄存器。
2.根據(jù)權(quán)利要求1的存儲(chǔ)器，所述雙列直插存儲(chǔ)器模塊(DIMM)包括矩形印刷電路板，所述印刷電路板具有第一面和第二面，長(zhǎng)度在149與153毫米之間，并且第一和第二端具有小于所述長(zhǎng)度的寬度；第一多個(gè)連接器位置，所述連接器位置在所述第一面上沿所述板的第一邊緣延伸，所述板的第一邊緣沿所述板的長(zhǎng)度延伸；第二多個(gè)連接器位置，所述連接器位置在所述第二面上沿所述板的所述第一邊緣延伸；定位鍵，所述定位鍵使其中心位于所述第一邊緣上，距所述插件的所述第一端82到86毫米，距所述插件的所述第二端66到70毫米。
3.根據(jù)權(quán)利要求2的存儲(chǔ)器，其中在所述第一面上進(jìn)一步提供有多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)；鎖相環(huán)電路；以及28位1到2寄存器電路，所述寄存器電路具有在數(shù)據(jù)輸入端之間的錯(cuò)誤校正代碼(ECC)以及實(shí)時(shí)錯(cuò)誤線(xiàn)，所述實(shí)時(shí)錯(cuò)誤線(xiàn)用于報(bào)告安裝在所述板的所述第一面上的可校正錯(cuò)誤和不可校正錯(cuò)誤情況。
4.根據(jù)權(quán)利要求3的存儲(chǔ)器，所述28位1到2寄存器電路額外地具有奇偶校驗(yàn)檢查。
5.根據(jù)權(quán)利要求3的存儲(chǔ)器，其中有22個(gè)數(shù)據(jù)輸入端到所述寄存器ECC電路。
6.根據(jù)權(quán)利要求2的存儲(chǔ)器，其中所述多個(gè)DRAM的輸出引腳被連接到所述板上的所述連接器位置中的選定位置。
7.根據(jù)權(quán)利要求2的存儲(chǔ)器，其中所述板的所述第一面的所述第一邊緣具有一百三十八(138)個(gè)連接器位置，并且在所述板的所述第二面的所述第一邊緣上具有同樣多個(gè)連接器位置，在所述板上總共具有二百七十六(276)個(gè)觸點(diǎn)。
8.根據(jù)權(quán)利要求2的存儲(chǔ)器，其中所述第一面上的選定觸點(diǎn)被連接到所述第二面上的選定觸點(diǎn)，以便為發(fā)送到和接收自所述DRAM、所述寄存器芯片、所述EEPROM和/或所述鎖相環(huán)的選定信號(hào)提供冗余觸點(diǎn)。
9.根據(jù)權(quán)利要求2的存儲(chǔ)器模塊，其中選定觸點(diǎn)CS1、CKE0、CKE1、RAS、CAS、WE、CK0以及CK0B被布置在距所述DIMM的所述第一邊緣上的所述鍵的選定標(biāo)稱(chēng)距離處，如下表所示
10.一種服務(wù)器，所述服務(wù)器包括存儲(chǔ)器接口芯片；存儲(chǔ)器控制器；以及多個(gè)雙列直插存儲(chǔ)器模塊(DIMM)，每個(gè)雙列直插存儲(chǔ)器模塊上都具有鎖相環(huán)電路芯片、錯(cuò)誤校正代碼/奇偶校驗(yàn)寄存器芯片和多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)芯片；以及所述存儲(chǔ)器控制器和所述存儲(chǔ)器接口芯片通過(guò)數(shù)據(jù)線(xiàn)、時(shí)鐘線(xiàn)以及地址總線(xiàn)和命令總線(xiàn)被連接到所述多個(gè)雙列直插存儲(chǔ)器模塊。
11.根據(jù)權(quán)利要求10的服務(wù)器，其中所述寄存器芯片是28位12寄存器，該寄存器包含錯(cuò)誤校正代碼電路(ECC)以校正所述命令總線(xiàn)或地址總線(xiàn)上的單位錯(cuò)誤，并允許連續(xù)的存儲(chǔ)器運(yùn)行而與這些錯(cuò)誤的存在無(wú)關(guān)。
12.根據(jù)權(quán)利要求10的服務(wù)器，其中所述寄存器芯片是奇偶校驗(yàn)寄存器。
13.根據(jù)權(quán)利要求10的服務(wù)器，其中所述寄存器進(jìn)一步包括用于對(duì)22個(gè)數(shù)據(jù)位線(xiàn)進(jìn)行奇偶校驗(yàn)檢查的裝置、錯(cuò)誤鎖存器以及錯(cuò)誤報(bào)告模式，由此系統(tǒng)可以詢(xún)問(wèn)設(shè)備以確定錯(cuò)誤情況，從而允許準(zhǔn)確的故障判定和預(yù)防性維護(hù)，由此減少計(jì)劃外的系統(tǒng)運(yùn)行中斷。
14.根據(jù)權(quán)利要求10的服務(wù)器，其中提供有在每個(gè)所述DIMM上的錯(cuò)誤校正代碼奇偶校驗(yàn)寄存器芯片；以及這樣的裝置，所述裝置用于在所述DIMM上的DRAM與所述存儲(chǔ)器接口之間傳送數(shù)據(jù)，所述存儲(chǔ)器接口帶有存儲(chǔ)器接口芯片，所述芯片通過(guò)地址命令線(xiàn)將地址和命令信息發(fā)送給所述寄存器并通過(guò)用于讀取所述多字節(jié)故障報(bào)告寄存器總線(xiàn)的獨(dú)立總線(xiàn)裝置發(fā)送用于錯(cuò)誤校正目的的校驗(yàn)位；以及實(shí)時(shí)錯(cuò)誤線(xiàn)，用于報(bào)告可校正錯(cuò)誤和不可校正錯(cuò)誤情況。
15.一種錯(cuò)誤校正代碼寄存器，所述寄存器包括28位12寄存器段；以及錯(cuò)誤校正代碼電路和錯(cuò)誤邏輯電路，所述錯(cuò)誤校正代碼電路和錯(cuò)誤邏輯電路用于報(bào)告錯(cuò)誤和校正單位錯(cuò)誤，以便允許連續(xù)的存儲(chǔ)器運(yùn)行而與單位錯(cuò)誤的存在無(wú)關(guān)；所述寄存器段包括連接到校驗(yàn)位總線(xiàn)的差動(dòng)接收器的第一集合、連接到數(shù)據(jù)線(xiàn)總線(xiàn)的差動(dòng)接收器的第二集合以及多個(gè)輸入差動(dòng)位接收器和鎖存器選擇輸入差動(dòng)接收器；所述差動(dòng)接收器中的每個(gè)差動(dòng)接收器都具有兩個(gè)輸入端和一個(gè)輸出端；多個(gè)輸入多路復(fù)用器、多個(gè)主鎖存器、多個(gè)第二級(jí)多路復(fù)用器以及多個(gè)第二級(jí)鎖存器；所述差動(dòng)接收器的第一集合、所述差動(dòng)接收器的第二集合以及所述多個(gè)輸入差動(dòng)位接收器中的每個(gè)差動(dòng)接收器的第一輸入端都被連接到基準(zhǔn)電壓源，并且每個(gè)差動(dòng)接收器的第二輸入端都被連接到來(lái)自所述存儲(chǔ)器接口芯片的相應(yīng)輸入端；所述第一集合中的每個(gè)接收器都具有輸入端和相應(yīng)的輸出端，所述輸入端分別被連接到所述校驗(yàn)位線(xiàn)集合中的相應(yīng)校驗(yàn)位線(xiàn)，所述輸出端通過(guò)相應(yīng)的校驗(yàn)位輸入多路復(fù)用器和相應(yīng)的輸入鎖存器被連接到單位錯(cuò)誤校正/雙位錯(cuò)誤檢測(cè)電路；所述第二集合中的每個(gè)接收器都具有輸入端和輸出端，所述輸入端分別被連接到所述數(shù)據(jù)線(xiàn)集合中的相應(yīng)數(shù)據(jù)線(xiàn)，所述輸出端通過(guò)相應(yīng)的數(shù)據(jù)主多路復(fù)用器和相應(yīng)的主鎖存器、單位錯(cuò)誤校正/雙位錯(cuò)誤檢測(cè)電路、相應(yīng)的第二級(jí)多路復(fù)用器和第二級(jí)鎖存器被連接到輸出線(xiàn)；第一輸入差動(dòng)接收器，所述差動(dòng)接收器具有連接到校驗(yàn)位0信號(hào)線(xiàn)的輸入端，以及通過(guò)主多路復(fù)用器和主鎖存器連接到單位錯(cuò)誤校正/雙位錯(cuò)誤檢測(cè)電路的輸出端；第二和第三輸入差動(dòng)接收器，所述第二和第三輸入差動(dòng)接收器使其第二輸入端分別連接到芯片選擇線(xiàn)/CS0和/CS1，并且使其輸出端分別連接到一對(duì)主鎖存器的第一輸入端以及輸入選擇“與非”門(mén)的第一和第二輸入端；所述“與非”門(mén)的輸出端被連接到所述主多路復(fù)用器的選擇輸入端；第四差動(dòng)接收器，所述差動(dòng)接收器具有連接到第一時(shí)鐘啟用信號(hào)源(CKE0)的輸入端和連接到相應(yīng)的主鎖存器的輸出端；第五差動(dòng)接收器，所述差動(dòng)接收器具有連接到第二時(shí)鐘啟用信號(hào)源(CKE1)的輸入端和連接到相應(yīng)的主鎖存器的輸出端；第六接收器，所述接收器具有連接到第一片上終結(jié)線(xiàn)信號(hào)線(xiàn)(ODT0)的輸入端和連接到相應(yīng)的主鎖存器的輸出端；第七接收器，所述接收器具有連接到第二片上終結(jié)線(xiàn)信號(hào)線(xiàn)(ODT1)的輸入端和連接到相應(yīng)的主鎖存器的輸出端；以及接收器，所述接收器具有連接到重置(/RST)信號(hào)線(xiàn)的輸入端和連接到所有所述主鎖存器和第二級(jí)鎖存器的重置輸入端的輸出端。
16.根據(jù)權(quán)利要求15的錯(cuò)誤校正代碼寄存器，其中所述“與非”門(mén)的第三輸入端被連接到芯片選擇(CS)門(mén)啟用電路，該電路可以被設(shè)置為低電平，使連接到所述第一集合的所述主多路復(fù)用器傳遞來(lái)自所述差動(dòng)接收器的第一集合的信號(hào)，而與所述差動(dòng)接收器對(duì)的輸入端上的電平無(wú)關(guān)。
17.根據(jù)權(quán)利要求16的錯(cuò)誤校正代碼寄存器，其中進(jìn)一步提供了錯(cuò)誤邏輯電路，該錯(cuò)誤邏輯電路包括在其接收到來(lái)自所述錯(cuò)誤校正代碼電路的錯(cuò)誤輸入時(shí)遞增的16位計(jì)數(shù)器、包含多個(gè)狀態(tài)寄存器的狀態(tài)寄存器塊以及IIC邏輯塊，所述16位計(jì)數(shù)器、狀態(tài)寄存器塊以及IIC邏輯塊通過(guò)邏輯電路彼此互連，由此即使當(dāng)所述狀態(tài)寄存器正在被從IIC總線(xiàn)上讀出時(shí)，所述錯(cuò)誤計(jì)數(shù)器也繼續(xù)計(jì)數(shù)錯(cuò)誤。
18.一種運(yùn)行服務(wù)器以便檢測(cè)插入其中的DIMM的狀態(tài)以確保所述DIMM可以監(jiān)視地址和控制總線(xiàn)完整性、校正地址和控制總線(xiàn)上的錯(cuò)誤、報(bào)告錯(cuò)誤以及記錄和計(jì)數(shù)錯(cuò)誤的方法，所述方法包括以下步驟使用工業(yè)標(biāo)準(zhǔn)IIC協(xié)議和地址輸入范圍源(SA0、SA1、SA2)來(lái)存取所述DIMM；啟動(dòng)所述DIMM以產(chǎn)生包括字節(jié)0的內(nèi)容的數(shù)據(jù)字節(jié)，即，
激勵(lì)所述DIMM以回送所述字節(jié)0的位四、五和六上的所述輸入范圍源(SA0、SA1、SA2)；以及將高信號(hào)電平(“1”)施加到位3上以在位四、五和六上提供唯一的簽名，以便判定該簽名是否與被發(fā)送給所述DIMM的代碼相匹配。
全文摘要
一種高可靠性雙列直插存儲(chǔ)器模塊，其具有容錯(cuò)地址和命令總線(xiàn)以便用在服務(wù)器中。所述存儲(chǔ)器模塊是長(zhǎng)約151.35毫米或5.97英寸的插件，該插件具有多個(gè)觸點(diǎn)(其中某些觸點(diǎn)是冗余的)、多個(gè)DRAM、鎖相環(huán)、2或32K位串行EEPROM以及28位和1到2寄存器(具有錯(cuò)誤校正代碼(ECC)、奇偶校驗(yàn)檢查)、通過(guò)獨(dú)立總線(xiàn)讀取的多字節(jié)故障報(bào)告電路以及實(shí)時(shí)錯(cuò)誤線(xiàn)，所述實(shí)時(shí)錯(cuò)誤線(xiàn)被連接到所述服務(wù)器的存儲(chǔ)器接口芯片和存儲(chǔ)器控制器或處理器并用于判定和報(bào)告可校正錯(cuò)誤和不可校正錯(cuò)誤情況，以使所述存儲(chǔ)器控制器通過(guò)地址/命令線(xiàn)將地址和命令信息發(fā)送給所述寄存器并將用于錯(cuò)誤校正目的的校驗(yàn)位發(fā)送給所述ECC/奇偶校驗(yàn)寄存器。通過(guò)使所述模塊具備容錯(cuò)地址和命令總線(xiàn)，實(shí)現(xiàn)了與工業(yè)標(biāo)準(zhǔn)兼容的自動(dòng)計(jì)算系統(tǒng)所需的容錯(cuò)和自我修復(fù)方面。所述存儲(chǔ)器模塊糾正所述命令或地址總線(xiàn)上的單位錯(cuò)誤并允許連續(xù)的存儲(chǔ)器運(yùn)行而與這些錯(cuò)誤的存在無(wú)關(guān)，并且可以判定任何雙位錯(cuò)誤情況。所述模塊上的冗余觸點(diǎn)防止了否則將為單點(diǎn)故障的故障。
文檔編號(hào)G06F11/10GK1768330SQ200480008495
公開(kāi)日2006年5月3日 申請(qǐng)日期2004年4月13日 優(yōu)先權(quán)日2003年4月14日
發(fā)明者K·高爾, B·黑茲爾澤特, M·凱洛格, D·佩爾曼 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司