專利名稱：在具有等待信息的存儲系統(tǒng)上的回聲時鐘的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及集成電路存儲裝置，特別是涉及以脈沖串訪問模式(“脈沖串PSRAM”)工作的偽靜態(tài)隨機存取存儲器(PSRAM)裝置。
背景技術(shù)：
在諸如手提/無線裝置的移動應(yīng)用中，使用低能耗的存儲器是必要的。PSRAM裝置能同時滿足低能耗和高密度的需求。PSRAM，類似于常規(guī)動態(tài)隨機存儲器(DRAM)，包含動態(tài)存儲單元，但由于接口和封裝的原因，其具有靜態(tài)隨機存取存儲器(SRAM)的外觀。在PSRAM中，通常需要用于維持動態(tài)存儲單元中保存的信息的刷新操作由于使用內(nèi)部裝置而變得容易，且同樣地，刷新操作對于存儲器系統(tǒng)控制器是透明的。另外，PSRAM可以以脈沖串模式運行。脈沖串模式提高了存儲和檢索信息(或者“數(shù)據(jù)”)的速度。在脈沖串模式中，具體的功能必須以預(yù)定順序產(chǎn)生。這些功能通常響應(yīng)由PSRAM裝置的系統(tǒng)控制器所產(chǎn)生的命令信號執(zhí)行。命令信號的時序由時鐘信號(CLK)來確定，并被對齊至?xí)r鐘信號邊緣，或者在邊緣之后的預(yù)定時間出現(xiàn)。為了進一步提升數(shù)據(jù)傳輸速率，當(dāng)內(nèi)部地址計數(shù)器增加初始地址來產(chǎn)生串行列位置時，PSRAN裝置可以以脈沖串模式運行。此外，在脈沖串模式中，脈沖串PSRAM裝置可以固定和可變等待時間模式下運行，其中等待時間的值確定了在有效數(shù)據(jù)輸出出現(xiàn)在數(shù)據(jù)總線上之前所經(jīng)過的時鐘周期的最小數(shù)。
在單數(shù)據(jù)率(SDR)脈沖串PSRAM裝置中，時鐘信號的上升沿或者下降沿可以作為讀和寫操作的數(shù)據(jù)觸發(fā)點。這里，這些操作示意性地與時鐘信號上升沿同步。為了得到高數(shù)據(jù)傳輸率，需要提高時鐘頻率或者擴展脈沖串PSRAM裝置的系統(tǒng)總線的寬度。在固定的等待時間模式下，脈沖串PSRAM總在被編程的等待時間中產(chǎn)生有效數(shù)據(jù)，而不管裝置的內(nèi)部條件如何。在可變等待時間模式下，脈沖串PSRAM裝置使用WAIT信號指示系統(tǒng)控制器讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上并且寫周期中存儲器何時準(zhǔn)備接收數(shù)據(jù)。如果讀或?qū)懼芷谂c內(nèi)部刷新操作相沖突，則脈沖串PSRAM聲明幾個時鐘周期的WAIT狀態(tài)直至刷新操作完成為止。否則，讀或者寫訪問在最快的時間內(nèi)發(fā)生。WAIT信號允許數(shù)據(jù)輸出和數(shù)據(jù)輸入功能在最佳的時間發(fā)生，并且同樣地，提高脈沖串PSRAM裝置的操作速度。
圖8描述了一系列說明性的信號時序圖，這些信號可能于讀周期中出現(xiàn)在運作在可變等待時間模式下的SDR脈沖串PSRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上。在圖8中，等待時間示意性地等于3個時鐘周期。子系列802和804包括CLK信號、地址信號、地址有效(ADV)信號、和芯片選擇(CS)信號的軌跡，且其分別涉及規(guī)則的讀周期和刷新操作后執(zhí)行的讀周期。
在雙數(shù)據(jù)率(DDR)SDRAM裝置中，時鐘信號的上升沿和下降沿都是讀和寫操作的觸發(fā)點。DDR DRAM裝置使得用同一時鐘頻率的可比信號數(shù)據(jù)率(SDR)SDRAM裝置的峰值數(shù)據(jù)率加倍。為了解決增加的時序精確度要求，在DDR SDRAM裝置中使用差分時鐘方案。DDR SDRAM使用DQS信號，其切換相位在讀周期中與數(shù)據(jù)輸出邊沿對準(zhǔn)，在寫周期中與數(shù)據(jù)輸入中心對準(zhǔn)來作為有效數(shù)據(jù)的時序言號。
圖9和10描述了一系列的示范性信號時序圖，在讀和寫周期中，該信號可能出現(xiàn)在以固定等待時間模式下運作的DDR SDRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上。在圖9和10中，等待時間示例性地為3個時鐘周期，互補時鐘信號用虛線表示，NOP，tDQSS(nom)和DM分別相當(dāng)于“無操作”。DQS信號的上升沿和下降沿分別在讀周期中與數(shù)據(jù)輸出的邊沿、以及在寫周期中與數(shù)據(jù)輸入的中心對準(zhǔn)。在第一有效數(shù)據(jù)輸入或輸出之前，以及在最后數(shù)據(jù)輸入或輸出之后，DQS信號聲明邏輯低狀態(tài)，并在存儲器或者系統(tǒng)控制器中準(zhǔn)備緩沖器以便接收數(shù)據(jù)。
為了通過使用WAIT信號有助于能夠在可變等待時間模式下工作的存儲器裝置中的DDR特性，例如PSRAM，存儲器裝置需要可以聲明DQS信號的功能性的信號。但是，附加DQS信號增加了存儲器和系統(tǒng)控制器的管腳數(shù)量以及系統(tǒng)總線的寬度，同時可能犧牲了數(shù)據(jù)選通信號和該數(shù)據(jù)之間的時序關(guān)系。
因此，現(xiàn)有技術(shù)需要一個改進的方法和電路配置，以此在以可變等待時間模式運行的存儲器裝置中實現(xiàn)雙倍數(shù)據(jù)率特性，例如脈沖串PSRAM裝置。

發(fā)明內(nèi)容
一種在讀周期中以可變等待時間模式、在寫周期以固定等待時間模式、或者在讀和寫周期中以可變等待時間模式運行雙數(shù)據(jù)率(DDR)脈沖串PSRAM存儲器裝置的方法。該方法使用結(jié)合了數(shù)據(jù)接通(DQS)信號和WAIT信號功能的WAIT DQS信號，其中WAIT信號指示DDR脈沖串PSRAM存儲器裝置的系統(tǒng)控制器在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上以及在寫周期中存儲器何時準(zhǔn)備好接收數(shù)據(jù)。
本方法的一個實施例中，WAIT_DQS信號在可變等待時間模式的讀周期中由存儲器啟動，在固定等待時間模式寫周期中由系統(tǒng)控制器啟動。
本方法的另一個實施例中，可變等待時間模式的寫周期中，存儲器和系統(tǒng)控制器依次地啟動WAIT_DQS信號。
在另一個實施例中，運行DDR脈沖串PSRAM存儲器裝置的電路配置包含存儲器、系統(tǒng)控制器、數(shù)據(jù)總線和存儲器和系統(tǒng)控制器之間的系統(tǒng)總線，其中系統(tǒng)總線包含傳輸WAIT_DQS的雙向線。


通過考慮以下結(jié)合相關(guān)圖的詳細說明，本發(fā)明的示教可以易于理解，其中圖1描述了根據(jù)本發(fā)明一個實施例的簡化的DDR脈沖串PSRAM裝置的功能框圖；圖2描述了圖1中DDR脈沖串PSRAM裝置的一部分系統(tǒng)總線；圖3描述了一系列說明性信號時序圖，在可變等待時間模式的讀周期中，其可能出現(xiàn)在圖1的DDR脈沖串PSRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上；圖4描述了一系列說明性信號時序圖，在固定等待時間模式的寫周期中，其可能出現(xiàn)在圖1的DDR脈沖串PSRAM裝置系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上；圖5描述了一系列說明性信號時序圖，在本發(fā)明一個實施例中的可變等待時間模式的寫周期中，其可能出現(xiàn)在圖1的DDR脈沖串PSRAM裝置系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上；圖6描述了一系列說明性信號時序圖，在本發(fā)明另一個實施例的可變等待時間模式的寫周期中，其可能出現(xiàn)在圖1的DDR脈沖串PSRAM裝置系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上；和圖7描述了一系列說明性信號時序圖，在本發(fā)明又一個實施例中的可變等待時間模式工作的寫周期中，其可能出現(xiàn)在圖1的DDR脈沖串PSRAM裝置系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上；圖8描述了一系列說明性信號時序圖，其可能出現(xiàn)于在可變等待時間模式下工作的SDR脈沖串PSRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上的讀周期中；圖9描述了一系列說明性信號時序圖，其可能出現(xiàn)于在固定等待時間模式下工作的DDR SDRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上的讀周期中；和圖10描述了一系列說明性信號時序圖，其可能出現(xiàn)于在固定等待時間模式下工作的DDR SDRAM裝置的系統(tǒng)和數(shù)據(jù)總線的相應(yīng)傳輸線上的寫周期中。
為了便于理解，使用了同一的參考號，可以使得其代表圖中通用的同一元素。
然而需要指出，附加圖只是闡述了本發(fā)明的示范實施例，因此不能認(rèn)為以此限制了發(fā)明的范圍，因為本發(fā)明允許其他等效的實施例。
具體實施例方式
本發(fā)明通常提供了在讀和/或?qū)懼芷谥锌晒ぷ饔诳勺兊却龝r間模式下的存儲裝置中，諸如脈沖串PSRAM裝置中，用于實現(xiàn)雙倍數(shù)據(jù)率特性的方法或者電路配置。
圖1描述了使用脈沖串PSRAM裝置104的系統(tǒng)100的一個簡化功能性方框圖。在一個實施例中，系統(tǒng)100通常包括系統(tǒng)控制器102，存儲器104，地址/命令(也就是系統(tǒng))總線106，和數(shù)據(jù)(也就是DQ)總線108。存儲器104可以包含一個或者多個組件存儲器(將在下面參考圖2進行討論)，其中每個組件存儲器都與總線106和108耦合。系統(tǒng)總線106可包含單向和雙向傳輸線，而DQ總線包含雙向傳輸線。系統(tǒng)控制器102典型地通過使用專用接口112與外部電子裝置(如計算機，蜂窩電話等等)的處理器110相耦合。
在本發(fā)明的一個實施例中，系統(tǒng)總線106包含傳遞WAIT_DQS信號的雙向線114(如假想所示)和傳播常規(guī)控制和命令信號的多條單向傳輸線。這些常規(guī)控制和命令信號包括，尤其是這樣的信號，時鐘(CLK)信號，地址(如21比特地址字A20-A0)信號，地址有效(ADV)信號，寫使能(WE)信號，和芯片選擇(CS)信號(所有這些都參考圖3-7加以討論)。
在一個實施例中，WAIT_DQS信號是3態(tài)數(shù)字信號，其結(jié)合了WAIT信號和數(shù)據(jù)選通(DQS)信號的功能。在脈沖串存儲器裝置中，WAIT信號用于指示系統(tǒng)控制器102在讀周期中有效數(shù)據(jù)何時出現(xiàn)在DQ總線108上，以及在寫周期中存儲器104何時準(zhǔn)備好接收來自DQ總線108的數(shù)據(jù)。相應(yīng)地，DQS信號在讀和寫周期中用于雙倍數(shù)據(jù)率(DDR)SDRAM裝置中，以作為DQ總線108上有效數(shù)據(jù)的時序信號。在本發(fā)明中，WAIT和DQS信號是禁用的或者不提供給系統(tǒng)總線106。
為了減小系統(tǒng)總線106的寬度(也就是傳輸線的數(shù)量)，雙向線114可替代否則可被用于傳輸WAIT信號的線。雙向線114可替代傳輸WAIT信號的線和傳輸DQS信號的線。
在一個實施例中，選擇雙向線114的負(fù)載條件以與DQ總線108的負(fù)載條件相匹配，并且在操作中，促進WAIT_DQS信號和數(shù)據(jù)之間匹配的時序關(guān)系。當(dāng)使用最初設(shè)計用來傳輸WAIT信號的傳輸線來傳輸WAIT_DQS信號時，對于該傳輸線不需要負(fù)載條件的任何改變。
圖2描述了系統(tǒng)100的一部分系統(tǒng)總線106，其中存儲器104示例性地包含多個組件存儲器200。在圖2中，使用同樣的附圖標(biāo)記加以識別單個組件存儲器，除了下標(biāo)“K”已經(jīng)被添加以在組件存儲器之間進行區(qū)分，其中K是從1至N的整數(shù)。雙向線114分別耦合到系統(tǒng)控制器102和組件存儲器200K的端子202和204K。在一個示例實施例中，雙向線114也提供了系統(tǒng)控制器102和組件存儲器200K之間的連線邏輯OR連接。示意性地，可以使用與系統(tǒng)100的電源線208耦合的上拉電阻206以有助于該連線邏輯OR連接。在另一示例性實施例中，端子202和204K可以替代禁用或者未提供的WAIT和DQS信號的端子。
圖3-7描述了一系列說明性信號時序圖，在可變等待時間模式的讀周期中，以及在固定和可變等待時間模式的寫周期中，其可能出現(xiàn)在圖1的DDRSDRAM裝置的系統(tǒng)總線106和數(shù)據(jù)總線108的相應(yīng)傳輸線上。為了說明的目的，在圖3-7中示出了時鐘(CLK)、地址(A20-A0)、地址有效(ADV#)、寫使能(WE#)和芯片選擇(CS#)信號(分別由圖1，2，3，4，5表示)之間的相同常規(guī)時序關(guān)系。這里的符號“#”表示在活動狀態(tài)下，信號聲明了邏輯低狀態(tài)。在系統(tǒng)總線106上已提供對于一個時鐘周期聲明帶有地址(Ai)的活動(也就是邏輯低)狀態(tài)的ADV#、WE#、和CS#信號。CS#信號從數(shù)據(jù)脈沖串的結(jié)束半個周期返回至不活動(也就是邏輯高)狀態(tài)。在描述的實施例中，示范的脈沖串長度是4，在固定和可變模式的讀和寫周期的等待時間(LAT)為2。地址(Ai)由ADV#和CS#信號定時，在第一時鐘周期期間被聲明，并且在該周期中之后被忽略(也就是，讀或?qū)懼芷?。地址(A20-A0)和數(shù)據(jù)(DQ15-DQ0)信號分別出現(xiàn)在示范的16位DQ總線108和系統(tǒng)總線106的示例的21位地址部分上。有效數(shù)據(jù)信號示例性地包含4個數(shù)據(jù)輸出(讀周期)或者數(shù)據(jù)輸入(寫周期)D0-D3的序列(也就是脈沖串)(圖形7)，其使用WAIT_DQS信號(圖形6)進行采樣。在可選實施例中，脈沖串長度和等待時間可以均比所述實施例的更大或更小，同時脈沖串長度和等待時間對于讀周期和寫周期可以是不同的。在圖3-7中，各個圖形1-7的x軸和y軸通常并不顯示。
圖3描述了一系列說明性信號時序圖，其可能出現(xiàn)于在讀周期中，在可變等待時間模式下工作的圖1的DDR脈沖串PSRAM裝置的系統(tǒng)總線106和數(shù)據(jù)總線108的相應(yīng)傳輸線上。特別地，圖3描述了CLK，A20-A0，ADV#，CS#，WAIT_DQS和DQ15-DQ0信號(分別由圖1-3，5-7表示)相對于時間的關(guān)系。WE#信號在讀周期中聲明邏輯高，并且同樣地未顯示。WAIT_DQS信號由存儲器104或者組件存儲器之一(如組件存儲器200K)啟動(也就是驅(qū)動)，并且包含前同步周期T(1)，數(shù)據(jù)驗證周期T(2)和后同步周期T(3)。在前同步周期T(1)之前，WAIT_DQS信號聲明高阻抗?fàn)顟B(tài)。在前同步周期T(1)中，在經(jīng)過了等待時間LAT或存儲器準(zhǔn)備好輸出第一有效數(shù)據(jù)輸出D0時領(lǐng)先于該時鐘信號的時鐘信號上，WAIT_DQS信號聲明邏輯低持續(xù)一個時鐘周期的時間。WAIT_DQS信號的邏輯低電平向系統(tǒng)控制器102指示出有效數(shù)據(jù)輸出D0-D3正來到。然后，在隨后的數(shù)據(jù)有效期間(T2)中，WAIT_DQS信號與數(shù)據(jù)輸出邊沿對準(zhǔn)，且于數(shù)據(jù)輸出的每個相位上在邏輯低和邏輯高之間切換，使得系統(tǒng)控制器102選通有效數(shù)據(jù)。最后，在后同步周期T(3)中，WAIT_DQS信號跟隨最后有效數(shù)據(jù)D3的輸出之后聲明邏輯低持續(xù)一個時鐘周期的時間，然后通過剩下的讀周期返回到高阻狀態(tài)。因為脈沖串PSRAM在可變等待時間模式下工作，當(dāng)?shù)谝挥行?shù)據(jù)可能出現(xiàn)在數(shù)據(jù)總線上時，根據(jù)脈沖串PSRAM裝置的內(nèi)部情形，例如刷新操作，該時間(也就是時鐘周期)可能從給定的等待時間被延遲。
圖4描述了一系列說明性信號時序圖，其可能出現(xiàn)于寫周期中在固定的等待時間模式下工作的圖1的DDR脈沖串PSRAM裝置的系統(tǒng)總線106和數(shù)據(jù)總線108相應(yīng)的傳輸線上。在固定的等待時間模式下，在脈沖串命令后的同一時間總是需要第一數(shù)據(jù)輸入D0，而不管存儲器104的內(nèi)部狀態(tài)如何。特別地，圖4描述了CLK，A20-A0，ADV#，WE#，CS#，WAIT_DQS和DQ15-DQ0信號(分別由圖1-7表示)與時間的關(guān)系。WAIT_DQS信號由系統(tǒng)控制器102啟動，并包含前同步周期T(4)，數(shù)據(jù)驗證周期T(5)，和后同步周期T(6)。在前同步周期T(4)之前，WAIT_DQS信號處于高阻抗?fàn)顟B(tài)。在前同步周期T(4)中，在經(jīng)過了等待時間LAT或者存儲器準(zhǔn)備好第一有效數(shù)據(jù)輸入D0時，WAIT_DQS信號在領(lǐng)先于該時鐘信號的時鐘信號上聲明邏輯低。WAIT_DQS信號的低電平為數(shù)據(jù)輸入D0-D3準(zhǔn)備存儲器102(或者組件存儲器200K)。然后，在隨后的數(shù)據(jù)驗證期間(T5)中，WAIT_DQS信號與數(shù)據(jù)輸入中心對準(zhǔn)，且在邏輯低和邏輯高之間切換，使得存儲器104(或者組件存儲器200K)選通有效輸入數(shù)據(jù)。最后，在后同步周期T(6)中，WAIT_DQS信號跟隨最后有效數(shù)據(jù)D3的輸入之后聲明邏輯低持續(xù)一個時鐘周期的時間，然后通過剩下的寫周期聲明邏輯高。
圖5描述了本發(fā)明一個實施例的一系列說明性信號時序圖，其可能出現(xiàn)于寫周期中在可變等待時間模式下工作的圖1的DDR脈沖串PSRAM裝置系統(tǒng)總線106和數(shù)據(jù)總線108的相應(yīng)傳輸線上。特別地，圖5描述了CLK，A20-A0，ADV#，WE#，CS#，WAIT_DQS和DQ15-DQ0信號(分別由圖1-7表示)與時間的關(guān)系。WAIT_DQS信號包含指示周期T(7)，前同步周期T(8)，數(shù)據(jù)驗證周期T(9)，和后同步周期T(10)。在指示周期T(7)內(nèi)，WAIT_DQS信號由存儲器104或者任一組件存儲器200(如組件存儲器200K)啟動。然后，在前同步周期T(8)、數(shù)據(jù)驗證周期T(9)、和后同步周期T(10)內(nèi)，WAIT_DQS信號由系統(tǒng)控制器102啟動。在指示周期T(7)之前，WAIT_DQS信號處于高阻抗?fàn)顟B(tài)。在指示周期T(7)內(nèi)，WAIT_DQS信號于前同步周期T(8)開始前的兩個時鐘周期開始，聲明邏輯低持續(xù)一個時鐘周期的時間。一旦系統(tǒng)控制器102采樣到WAIT_DQS信號的低狀態(tài)，在一個時鐘周期之后，它開始前同步周期，WAIT_DQS信號于一個時鐘周期上聲明邏輯低持續(xù)一個時鐘周期的時間。在該實施例中，數(shù)據(jù)驗證周期T(9)和后同步周期T(10)期間的WAIT_DQS信號時序圖和工作分別與相應(yīng)周期T(5)和T(6)類似，如上參考圖4所述。
圖6描述了本發(fā)明另一個實施例中的一系列說明性信號時序圖，其可能出現(xiàn)于寫周期中在可變等待時間模式下工作的圖1的DDR脈沖串PSRAM裝置的系統(tǒng)總線106和數(shù)據(jù)總線108的相應(yīng)傳輸線上。在該實施例中，雖然時序圖1-7和操作與如上參考圖5所述相似，但是在指示周期期間，WAIT_DQS信號于前同步周期T(8)開始前的一個時鐘周期開始，聲明邏輯低持續(xù)一個時鐘周期的時間。因此，存儲器104(或者組件存儲器200K)可以為數(shù)據(jù)輸入D0-D3作好準(zhǔn)備大約加快一個時鐘周期。
圖7描述了本發(fā)明又一個實施例中的一系列說明性信號時序圖，其可能出現(xiàn)于寫周期中在可變等待時間模式下工作的圖1的DDR脈沖串PSRAM裝置的系統(tǒng)總線106和數(shù)據(jù)總線108的相應(yīng)傳輸線上。在該實施例中，時序圖1-7和操作與如上參考圖5所述相似，但當(dāng)芯片選擇信號(CS#)被激活時，WAIT_DQS信號聲明邏輯低，當(dāng)存儲器104(或者組件存儲器200K)直到前同步周期T(8)開始時才為數(shù)據(jù)輸入做好準(zhǔn)備時聲明邏輯高。
雖然前面的論述是參考DDR脈沖串PSRAM裝置的，其他存儲器裝置(如DRAM裝置)和集成電路也可以受益于本發(fā)明。
雖然前面的論述是根據(jù)本發(fā)明的實施例進行的，本發(fā)明的其他和進一步的實施例也可以在不脫離本發(fā)明基本范圍的情況下設(shè)計出來，本發(fā)明范圍由隨后的權(quán)利要求確定。
權(quán)利要求
1.一種運行雙倍數(shù)據(jù)率存儲器裝置的方法，包括在存儲器裝置的系統(tǒng)總線中提供雙向線用于傳輸WAIT_DQS信號，WAIT_DQS信號包含下述功能(i)WAIT信號，指示在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上以及在寫周期中存儲器何時準(zhǔn)備好接受數(shù)據(jù)，和(ii)數(shù)據(jù)選通(DQS)信號，作為有效數(shù)據(jù)的時序信號；和在存儲器裝置的系統(tǒng)總線中的雙向線中傳播WAIT_DQS信號，其中雙向線耦合到存儲器和系統(tǒng)控制器。
2.如權(quán)利要求1所述的方法，其中存儲器包含至少一個組件存儲器，其配置成啟動WAIT_DQS信號且響應(yīng)于接收到的WAIT_DQS信號。
3.如權(quán)利要求1所述的方法，其中該至少一個組件存儲器進一步包含用于傳輸WAIT_DQS信號至雙向線的端子；和其中該雙向線被電偏置以有助于在系統(tǒng)控制器和該至少一個組件存儲器之間的邏輯OR連接。
4.如權(quán)利要求1所述的方法，其中在讀周期中，存儲器裝置在可變等待時間模式下運行。
5.如權(quán)利要求1所述的方法，進一步包含在存儲器中啟動WAIT_DQS信號。
6.如權(quán)利要求5所述的方法，其中WAIT_DQS信號進一步包含前同步周期；數(shù)據(jù)驗證周期；和后同步周期。
7.如權(quán)利要求6所述的方法，其中在前同步周期中，在經(jīng)過了等待時間或存儲器準(zhǔn)備好輸出第一有效數(shù)據(jù)時領(lǐng)先于該時鐘信號的時鐘信號上，WAIT_DQS信號聲明邏輯低持續(xù)一個時鐘周期的時間。
8.如權(quán)利要求6所述的方法，其中在數(shù)據(jù)驗證周期中，WAIT_DQS信號與數(shù)據(jù)輸出邊沿對準(zhǔn)，并且于每個數(shù)據(jù)輸出相位上在邏輯低和邏輯高之間切換，以使得系統(tǒng)控制器選通有效數(shù)據(jù)。
9.如權(quán)利要求6所述的方法，其中在后同步周期中，WAIT_DQS信號跟隨最后有效數(shù)據(jù)的輸出之后聲明邏輯低持續(xù)一個時鐘周期的時間。
10.如權(quán)利要求1所述的方法，其中存儲器裝置可以在寫周期期間運行在固定或者可變等待時間模式下。
11.如權(quán)利要求1所述的方法，進一步包含在系統(tǒng)控制器中啟動WAIT_DQS信號。
12.如權(quán)利要求11所述的方法，其中WAIT_DQS信號進一步包含前同步周期；數(shù)據(jù)驗證周期；和后同步周期。
13.如權(quán)利要求12所述的方法，其中在前同步周期中，在經(jīng)過了等待時間或存儲器準(zhǔn)備好準(zhǔn)備第一有效數(shù)據(jù)輸入時領(lǐng)先于該時鐘信號的時鐘信號上，WAIT_DQS信號聲明邏輯。
14.如權(quán)利要求12所述的方法，其中在數(shù)據(jù)驗證周期中，WAIT_DQS信號與數(shù)據(jù)輸入中心對準(zhǔn)，并在邏輯低和邏輯高之間切換，使得存儲器選通有效輸入數(shù)據(jù)。
15.一種用于控制能以雙倍數(shù)據(jù)率模式運行的存儲器的系統(tǒng)，該系統(tǒng)包含存儲器；系統(tǒng)控制器；存儲器和系統(tǒng)控制器之間的數(shù)據(jù)總線；和存儲器和系統(tǒng)控制器之間的系統(tǒng)總線，該系統(tǒng)總線具有傳輸WAIT_DQS信號的雙向線，該WAIT_DQS信號結(jié)合了數(shù)據(jù)選通信號和指示在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上和在寫周期中存儲器何時準(zhǔn)備好接受數(shù)據(jù)的等待信號的功能。
16.如權(quán)利要求15所述的系統(tǒng)，其中在不同的時間，WAIT_DQS信號由存儲器或者系統(tǒng)控制器啟動。
17.如權(quán)利要求15所述的系統(tǒng)，其中WAIT_DQS信號包含下述功能(i)WAIT信號，指示在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上和在寫周期中存儲器何時準(zhǔn)備好接受數(shù)據(jù)，和(ii)指示有效數(shù)據(jù)出現(xiàn)的數(shù)據(jù)選通(DQS)信號。
18.如權(quán)利要求15所述的系統(tǒng)，其中雙向線替代了傳播DQS信號的線和傳播WAIT信號的線中至少一條。
19.如權(quán)利要求15所述的系統(tǒng)，其中WAIT_DQS信號是具有邏輯低活動狀態(tài)的3態(tài)數(shù)字信號。
20.如權(quán)利要求15所述的系統(tǒng)，其中存儲器包含至少一個組件存儲器，其配置為啟動WAIT_DQS信號且響應(yīng)于接收到的WAIT_DQS信號。
21.一種能夠在可變等待時間模式下運行的存儲器裝置，包含一個或者多個存儲器單元；一個或者多個數(shù)據(jù)線用于通過數(shù)據(jù)總線與存儲控制器通信；和一個或者多個控制線用于通過命令總線與存儲控制器通信，該一個或者多個控制線包含傳輸WAIT_DQS信號至控制器和接收來自存儲器控制器的WAIT_DQS信號的雙向線，其中WAIT_DQS信號結(jié)合了數(shù)據(jù)選通信號和指示在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上和在寫周期中存儲器裝置何時準(zhǔn)備好接受數(shù)據(jù)的等待信號的功能。
22.如權(quán)利要求21所述的存儲器裝置，其中雙向線被電偏置以便有助于在系統(tǒng)控制器和至少一個其他存儲器裝置之間的邏輯OR連接。
23.如權(quán)利要求21所述的存儲器裝置，其中存儲器裝置在讀周期中運行在可變等待時間模式下。
24.如權(quán)利要求23所述的存儲器裝置，其中WAIT_DQS信號進一步包含.前同步周期；數(shù)據(jù)驗證周期；和和后同步周期。
25.如權(quán)利要求24所述的存儲器裝置，其中在前同步周期中，在經(jīng)過了等待時間或存儲器準(zhǔn)備好輸出第一有效數(shù)據(jù)時領(lǐng)先于該時鐘信號的時鐘信號上，存儲器裝置聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
26.如權(quán)利要求24所述的存儲器裝置，其中在數(shù)據(jù)驗證周期中，WAIT_DQS信號與數(shù)據(jù)輸出邊沿對準(zhǔn)，并且于每個數(shù)據(jù)輸出相位上在邏輯低和邏輯高之間切換，以使得存儲控制器選通有效數(shù)據(jù)。
27.如權(quán)利要求24所述的存儲器裝置，其中在后同步周期中，存儲器裝置跟隨最后有效數(shù)據(jù)的輸出之后聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
28.如權(quán)利要求21所述的存儲器裝置，其中存儲器裝置在寫周期中運行在固定等待時間模式下。
29.如權(quán)利要求28所述的存儲器裝置，其中WAIT_DQS信號進一步包含前同步周期；數(shù)據(jù)驗證周期；和和后同步周期。
30.如權(quán)利要求29所述的存儲器裝置，其中在前同步周期中，在經(jīng)過了等待時間或存儲器準(zhǔn)備好準(zhǔn)備第一有效數(shù)據(jù)輸入時領(lǐng)先于該時鐘信號的時鐘信號上，WAIT_DQS信號聲明邏輯。
31.如權(quán)利要求29所述的存儲器裝置，其中在數(shù)據(jù)驗證周期中，WAIT_DQS信號與數(shù)據(jù)輸入中心對準(zhǔn)，并且在邏輯低和邏輯高之間切換，使得存儲器選通有效輸入數(shù)據(jù)。
32.如權(quán)利要求29所述的存儲器裝置，其中在后同步周期中，WAIT_DQS信號跟隨最后有效數(shù)據(jù)的輸入之后聲明邏輯低持續(xù)一個時鐘周期的時間。
33.如權(quán)利要求21所述的存儲器裝置，其中存儲器裝置在寫周期中運行在可變等待時間模式下。
34.如權(quán)利要求33所述的存儲器裝置，其中WAIT_DQS信號進一步包含指示周期；前同步周期；數(shù)據(jù)驗證周期；和后同步周期。
35.如權(quán)利要求34所述的存儲器裝置，在寫周期中配置成在指示周期中啟動WAIT_DQS信號；和在前同步周期、數(shù)據(jù)驗證周期和后同步周期中從系統(tǒng)控制器接收WAIT_DQS信號。
36.如權(quán)利要求34所述的存儲器裝置，其中在指示周期中，存儲器裝置于前同步周期開始前的兩個時鐘周期開始，聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
37.如權(quán)利要求34所述的存儲器裝置，其中在指示周期中，存儲器裝置于前同步周期開始前的一個時鐘周期開始，聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
38.如權(quán)利要求34所述的存儲器裝置，其中在前同步周期中，在經(jīng)過了等待時間或存儲器裝置準(zhǔn)備好接收第一有效數(shù)據(jù)輸入時領(lǐng)先于該時鐘信號的時鐘信號上，存儲器裝置聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
39.如權(quán)利要求34所述的存儲器裝置，其中在數(shù)據(jù)驗證周期中，WAIT_DQS信號與數(shù)據(jù)輸入中心對準(zhǔn)，并且在邏輯低和邏輯高之間切換，使得存儲器選通有效輸入數(shù)據(jù)。
40.如權(quán)利要求34所述的存儲器裝置，其中在后同步周期中，存儲器裝置跟隨最后有效數(shù)據(jù)的輸入之后聲明WAIT_DQS信號低持續(xù)一個時鐘周期的時間。
全文摘要
一種在能以可變等待時間模式下運行的存儲器裝置中實現(xiàn)雙倍數(shù)據(jù)率特性的方法和電路配置。所述存儲器裝置可以利用WAIT_DQS信號，該信號結(jié)合了WAIT信號和數(shù)據(jù)選通(DQS)信號的功能，所述WAIT信號指示在讀周期中有效數(shù)據(jù)何時出現(xiàn)在數(shù)據(jù)總線上，以及在寫周期中存儲器何時準(zhǔn)備接收數(shù)據(jù)。
文檔編號G06F13/42GK1860460SQ200480028372
公開日2006年11月8日 申請日期2004年9月16日 優(yōu)先權(quán)日2003年9月30日
發(fā)明者J·-H·區(qū) 申請人:英飛凌科技股份公司