專利名稱：隨機(jī)數(shù)發(fā)生方法和半導(dǎo)體集成電路器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及隨機(jī)數(shù)發(fā)生方法和半導(dǎo)體集成電路器件，尤其涉及適合于半導(dǎo)體制造技術(shù)的隨機(jī)數(shù)發(fā)生方法及用于其半導(dǎo)體集成電路器件有效的技術(shù)。
背景技術(shù)：
近年來(lái)，在網(wǎng)絡(luò)化和IT化急速擴(kuò)大的社會(huì)中，加密技術(shù)和認(rèn)證技術(shù)等安全技術(shù)的重要性正在提高。作為這些技術(shù)的重要元素之一，隨機(jī)數(shù)被經(jīng)常使用?，F(xiàn)在，基于若干種基本原理的隨機(jī)數(shù)發(fā)生電路已被實(shí)用化。作為面向高度信息安全的超小型真隨機(jī)數(shù)發(fā)生電路的例子，有“東芝檢查”Vol.58·8(2003)(第一在先技術(shù))。此外，在日本特開(kāi)2003-173254號(hào)公報(bào)(第二在先技術(shù))中記載有利用開(kāi)關(guān)RS觸發(fā)器的電源而取得的不確定輸出的隨機(jī)數(shù)發(fā)生電路。

發(fā)明內(nèi)容
比較隨機(jī)數(shù)發(fā)生電路的性能的要素，有隨機(jī)數(shù)的質(zhì)量(不規(guī)則性)、電路面積、功耗及響應(yīng)時(shí)間(發(fā)生新的隨機(jī)數(shù)所需要的時(shí)間)等，但是現(xiàn)有的隨機(jī)數(shù)發(fā)生電路都有優(yōu)點(diǎn)和缺點(diǎn)。隨機(jī)數(shù)有2種，即用計(jì)算機(jī)的算法等發(fā)生隨機(jī)數(shù)的偽隨機(jī)數(shù)、使用自然界的物理現(xiàn)象發(fā)生隨機(jī)數(shù)的真隨機(jī)數(shù)。一般，后者的質(zhì)量高。真隨機(jī)數(shù)具有偶然性、非再現(xiàn)性、不可預(yù)測(cè)性等特長(zhǎng)，但是需要復(fù)雜的電路和元件，不適合應(yīng)用在簡(jiǎn)單的器件中。例如，在上述的第一在先技術(shù)中提出的技術(shù)是真隨機(jī)數(shù)發(fā)生電路，但是需要工藝(蝕刻工序)的變更及控制。此外，由于上述第二在先技術(shù)利用了電源接通時(shí)的過(guò)渡狀況下的現(xiàn)象，所以使隨機(jī)數(shù)的不規(guī)則性下降的原因在設(shè)計(jì)階段是不可預(yù)測(cè)的，難以保證隨機(jī)數(shù)的質(zhì)量。
因此，本發(fā)明的一個(gè)目的在于，提供不進(jìn)行制造工藝的變更，就能以小面積發(fā)生質(zhì)量高的隨機(jī)數(shù)的隨機(jī)數(shù)發(fā)生方法以及具有隨機(jī)數(shù)發(fā)生電路的半導(dǎo)體集成電路器件。本發(fā)明的另一個(gè)目的在于，提供實(shí)現(xiàn)低功耗的隨機(jī)數(shù)發(fā)生方法和具有該隨機(jī)數(shù)發(fā)生電路的半導(dǎo)體集成電路器件。本發(fā)明的上述以及其他目的和新特征，將通過(guò)本說(shuō)明書的描述和附圖得到明確。
對(duì)本申請(qǐng)中公開(kāi)的發(fā)明中代表性的概要進(jìn)行簡(jiǎn)單說(shuō)明，則如下所述。即包括多個(gè)單位電路和信號(hào)變化檢測(cè)電路，所述單位電路包括以彼此相同的制造過(guò)程作為相同形態(tài)形成的第一和第二邏輯電路、將疊加在所述第一邏輯電路和第二邏輯電路的閾值電壓的差電壓上的噪聲放大并且形成2值信號(hào)的放大電路；所述信號(hào)變化檢測(cè)電路，響應(yīng)從所述多個(gè)單位電路輸出的多個(gè)2值信號(hào)中的任意一個(gè)信號(hào)的變化，形成輸出信號(hào)；將多個(gè)從所述信號(hào)變化檢測(cè)電路輸出的2值信號(hào)組合發(fā)生隨機(jī)數(shù)。


圖1是表示本發(fā)明的裝在半導(dǎo)體集成電路器件中的真隨機(jī)數(shù)發(fā)生電路的基本概念的電路圖。
圖2是說(shuō)明圖1的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作原理圖。
圖3是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的基本電路圖。
圖4是表示圖3的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的具體電路圖。
圖5是用于說(shuō)明圖3的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的波形圖。
圖6是表示圖4的真隨機(jī)數(shù)發(fā)生電路的信號(hào)變化檢測(cè)電路的一個(gè)實(shí)施例的具體電路圖。
圖7是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一個(gè)實(shí)施例的電路圖。
圖8是用于說(shuō)明圖7的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的概念波形圖。
圖9是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路及其元素電路的一個(gè)實(shí)施例的電路圖。
圖10是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路及其元素電路的另一個(gè)實(shí)施例的電路圖。
圖11是用于說(shuō)明圖9的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的概略波形圖。
圖12是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一個(gè)實(shí)施例的概念圖。
圖13是表示圖12的初始值發(fā)生電路的一個(gè)實(shí)施例的電路圖。
圖14是表示圖12的初始值發(fā)生電路的另一個(gè)實(shí)施例的電路圖。
圖15是用于說(shuō)明圖13和圖14的初始值發(fā)生電路的動(dòng)作的波形圖。
圖16是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一個(gè)實(shí)施例的電路圖。
圖17是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。
圖18是用于說(shuō)明圖17的真隨機(jī)數(shù)發(fā)生電路中設(shè)置的測(cè)試電路動(dòng)作的一個(gè)例子的時(shí)序圖。
圖19是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。
圖20是圖19的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作波形圖。
圖21是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。
圖22是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的輸出部的另一個(gè)實(shí)施例的電路圖。
圖23是圖21所示的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作波形圖。
圖24是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的芯片結(jié)構(gòu)圖。
圖25是表示本發(fā)明的半導(dǎo)體集成電路器件的一個(gè)實(shí)施例的框圖。
圖26是表示本發(fā)明的半導(dǎo)體集成電路器件的另一個(gè)實(shí)施例的框圖。
圖27是表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一個(gè)實(shí)施例的結(jié)構(gòu)圖。
圖28是表示圖27所示的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的時(shí)序圖。
圖29是表示應(yīng)用本發(fā)明的IC卡的一個(gè)實(shí)施例的外觀圖。
圖30是表示本發(fā)明的裝在IC卡上的IC卡用芯片的一個(gè)實(shí)施例的概略框圖。
圖31是表示應(yīng)用本發(fā)明的非接觸型IC卡的一個(gè)實(shí)施例的框圖。
圖32是由本發(fā)明的真隨機(jī)數(shù)發(fā)生電路發(fā)生真隨機(jī)數(shù)的二維分布圖。
圖33是表示圖4的真隨機(jī)數(shù)發(fā)生電路的變形例的具體電路圖。
圖34是表示圖1所示的真隨機(jī)數(shù)發(fā)生電路的基本概念的變形例的電路圖。
圖35是表示圖1所示的真隨機(jī)數(shù)發(fā)生電路的基本概念的其他變形例的電路圖。
具體實(shí)施例方式
為了進(jìn)一步詳細(xì)說(shuō)明本發(fā)明，參照附圖進(jìn)行說(shuō)明。
圖1表示本發(fā)明的裝在半導(dǎo)體集成電路器件中的真隨機(jī)數(shù)發(fā)生電路的基本概念的電路圖。圖1所示的CMOS反相電路INV1～I(xiàn)NV4在半導(dǎo)體集成電路器件的設(shè)計(jì)和制造上，在現(xiàn)實(shí)可控制的范圍內(nèi)，具有彼此相同的特性。關(guān)于使多個(gè)反相器具有彼此相同的特性的技術(shù)，以下進(jìn)行簡(jiǎn)要說(shuō)明。
在CMOS反相電路中，可理解為其特性概略地由構(gòu)成它的P溝道型MOSFET和N溝道型MOSFET的相對(duì)電導(dǎo)決定。按照此觀點(diǎn)，由溝道寬度W和溝道長(zhǎng)度L的比W/L相同但尺寸不同的MOSFET，也能構(gòu)成相同特性的CMOS反相器。但是，由半導(dǎo)體集成電路器件的制造離差引起的對(duì)電特性的影響，對(duì)于不同尺寸的元件不同。
在本實(shí)施例中，這樣的多個(gè)CMOS反相電路INV1～I(xiàn)NV4中的每一個(gè)，最好使構(gòu)成其的元件彼此即P溝道類型MOSFET彼此和N溝道類型MOSFET彼此具有相同的構(gòu)造、相同的尺寸。當(dāng)然這些元件按照相同元件在相同工藝下統(tǒng)一制造的半導(dǎo)體集成電路器件的特征來(lái)制造。據(jù)此，多個(gè)CMOS反相電路INV1～I(xiàn)NV4均等地受到由半導(dǎo)體集成電路器件的制造上的加工尺寸的離差、各種層的厚度離差、雜質(zhì)濃度離差等制造離差帶來(lái)的影響。
如圖1所示，使輸入輸出短路的CMOS反相電路INV1的輸出電壓達(dá)到邏輯閾值電壓。如果全部CMOS反相電路具有完全相同的電特性，則4個(gè)反相電路INV1～I(xiàn)NV4的邏輯閾值電壓相等。但是，這只是理想的狀態(tài)，在實(shí)際的半導(dǎo)體元件中，由于存在稍微的特性差異，所以各反相電路INV1～I(xiàn)NV4的邏輯閾值電壓發(fā)生差異。
可以認(rèn)為，作為CMOS反相電路的閾值的離差的原因，MOS晶體管特性的離差是支配性的。而且，作為MOS晶體管特性的離差的原因，可列舉出MOS晶體管柵極寬度、柵極絕緣膜厚度、決定導(dǎo)電的雜質(zhì)濃度及其分布等。這些離差可分為宏觀部分和微觀部分。作為宏觀部分，有相同批內(nèi)的多個(gè)晶圓間的柵極寬度離差等。
在本發(fā)明中，主要考慮微觀部分的離差，研究配置在比較接近的位置上的元件之間的離差。這樣的微觀的離差，可以作為比較接近的元件間隨機(jī)發(fā)生的離差而觀測(cè)到。
即認(rèn)為圖1的反相電路INV1、INV2的邏輯閾值的離差也是隨機(jī)的。該邏輯閾值的離差如后所述，在發(fā)生真隨機(jī)數(shù)方面是不希望的，與之相對(duì)應(yīng)，按照其他觀點(diǎn)，半導(dǎo)體元件具有的特征的特性離差能作為固有的識(shí)別信息而利用。即、當(dāng)使用CMOS反相電路時(shí)，邏輯閾值中發(fā)生的離差能夠視為在N溝道類型MOSFET具有的離差中加上了P溝道類型MOSFET具有的離差所得的，離差范圍擴(kuò)大，能夠有效地進(jìn)行識(shí)別編號(hào)和識(shí)別信息的發(fā)生。但是，該事實(shí)在發(fā)生響應(yīng)半導(dǎo)體元件的各節(jié)點(diǎn)上發(fā)生的噪聲的真隨機(jī)數(shù)方面是不希望的。
在圖1所示的概念圖中，將4個(gè)反相電路INV1～I(xiàn)NV4作為基本電路(或單位電路)UC0，將CMOS反相電路INV1的輸入和輸出短路，形成CMOS反相電路INV1的邏輯閾值電壓VLT1。該邏輯閾值電壓VLT1提供給反相電路INV2的輸入。在反相電路INV2中，將其邏輯閾值電壓VLT2作為參考電壓，進(jìn)行與上述邏輯閾值電壓VLT1的電壓比較和放大動(dòng)作。然后，反相電路INV2的輸出信號(hào)由串聯(lián)的反相電路INV3和INV4構(gòu)成的放大電路進(jìn)一步放大，并變換為2值信號(hào)。
在理想的條件下，使得基本電路的第一反相電路INV1被短路的輸入輸出節(jié)點(diǎn)的電壓(邏輯閾值電壓VLT1)和第二反相電路INV2的邏輯閾值電壓VLT2相等地進(jìn)行設(shè)計(jì)、制造，但是實(shí)際上由于存在上述的工藝離差，所以不一定一致。
當(dāng)電子在半導(dǎo)體內(nèi)移動(dòng)時(shí)，由于不規(guī)則的運(yùn)動(dòng)，所以發(fā)生電信號(hào)噪聲，雖然其很小。該現(xiàn)象在第一反相電路INV1、第二反相電路INV2中都會(huì)發(fā)生，但是如上所述，在VLT1＝VLT2那樣的理想條件下，第一反相電路INV1的電信號(hào)噪聲由第二反相電路INV2放大，第二反相電路的輸出信號(hào)的振幅反映電信號(hào)噪聲。由于電信號(hào)噪聲進(jìn)行完全無(wú)序的運(yùn)動(dòng)，所以從第二反相電路INV2取得的輸出信號(hào)可以說(shuō)是真隨機(jī)數(shù)。
即如圖2(a)所示，當(dāng)單位電路UC0的第一反相電路INV1和第二反相電路INV2的邏輯閾值電壓VLT1、VLT2一致時(shí)，能夠?qū)㈦娦盘?hào)噪聲Vnz翻轉(zhuǎn)放大，并作為輸出信號(hào)Vout取出。須指出的是，在該圖中，省略第二反相電路INV2的電信號(hào)噪聲，并包含在第一反相電路INV1的電信號(hào)噪聲Vnz中。因此，第一反相電路INV1的電信號(hào)噪聲Vnz由第二反相電路INV2翻轉(zhuǎn)放大。而第二反相電路INV2的輸出信號(hào)Vout再由第三和第四反相電路INV3、INV4放大，在第四反相電路INV4的輸出中，最終取出電源電壓電平的振幅的邏輯電平的信息。
但是，電信號(hào)噪聲Vnz極小，實(shí)際上構(gòu)成各反相電路INV1、INV2的MOS晶體管的特性由于上述的原因而存在離差，所以不能說(shuō)基本電路UC0的第一和第二反相電路INV1、INV2的邏輯閾值電壓VLT1、VLT2一定相等。
即，如圖2(b)所示，單位電路UC0的第一反相電路INV1和第二反相電路INV2的邏輯閾值電壓VLT1、VLT2之間存在ΔV那樣的基于工藝離差的差電壓ΔV，當(dāng)上述第二反相電路INV2的邏輯閾值電壓VLT2總比上述電信號(hào)噪聲Vnz的振幅大時(shí)，上述第二反相電路INV2的輸出信號(hào)Vout總為高電平。因此，單獨(dú)觀察上述單位電路UC0時(shí)，并不保證第二反相電路INV2的輸出信號(hào)Vout總反映上述的電信號(hào)噪聲Vnz。
因此，一般考慮添加用于修正上述2個(gè)邏輯閾值電壓VLT1、VLT2的上述工藝離差的微調(diào)或補(bǔ)償電路，但是存在電路變得復(fù)雜，或消耗電流增大的問(wèn)題。
本發(fā)明人著眼于晶體管特性的離差是隨機(jī)正態(tài)分布的，如圖1所示，發(fā)現(xiàn)如果觀察多個(gè)基本電路，則第一反相電路INV1和第二反相電路INV2的特性極其相等的組合以一定概率存在，這樣的基本電路如圖2(a)所示，成為敏感地對(duì)電信號(hào)噪聲Vnz作出反應(yīng)的電路。
即、如圖2(c)的閾值電壓分布圖所示，已知反相電路INV1、INV2的邏輯閾值電壓VLT1、VLT2成為正態(tài)分布。如果組合2個(gè)反相電路INV1和INV2，則二者的差VLT1-VLT2成為原來(lái)的邏輯閾值電壓VLT1、VLT2的方差的2倍的正態(tài)分布。第一反相電路和第二反相電路的邏輯閾值電壓的差VLT1-VLT2比電信號(hào)噪聲Vnz的振幅小的基本電路存在的概率由反相電路邏輯閾值電壓VLT的方差、電信號(hào)噪聲電壓的振幅Vnz決定?；倦娐啡褐兴脑肼?、即反映電信號(hào)噪聲的基本電路的平均數(shù)是構(gòu)成基本電路群的基本電路的數(shù)量乘以上述概率而取得的數(shù)。
在圖1中，如果把UC0～UCn等多個(gè)基本電路的輸出D0～Dn輸入到以異或電路為代表的信號(hào)變化檢測(cè)電路EXOR中，則其輸出R對(duì)所連接的基本電路UC0～UCn的輸出信號(hào)D0～Dn中的任意一個(gè)的變化都作出反應(yīng)而翻轉(zhuǎn)。
在上述多個(gè)基本電路UC0～UCn中至少存在一個(gè)第一反相電路和第二反相電路的特性極其相等的基本電路，將由第一反相電路和第二反相電路的特性極其相等的基本電路組成的多個(gè)基本電路群的各輸出，輸入到信號(hào)變化檢測(cè)電路EXOR中。如果基本電路UC0～UCn的輸出D0～Dn中的任意一個(gè)變化，異或電路那樣的信號(hào)變化檢測(cè)電路EXOR的輸出R就翻轉(zhuǎn)。即，當(dāng)信號(hào)變化檢測(cè)電路EXOR的輸入為基本電路的輸出時(shí)，輸出成為反映該基本電路的電噪聲的真隨機(jī)數(shù)。在基本電路群中即使存在多個(gè)第一反相電路和第二反相電路的特性極其相等的組合的基本電路，由于各基本電路的電信號(hào)噪聲不相關(guān)連，所以信號(hào)變化檢測(cè)電路EXOR的輸出R同樣是隨機(jī)數(shù)，能取得更高質(zhì)量的真隨機(jī)數(shù)。在圖1所示的邏輯表達(dá)式R＝D0*D1*…*Dn中，*的記號(hào)表示異或記號(hào)。
圖3表示本發(fā)明的隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的基本電路圖。在本實(shí)施例中，上述圖1的反相電路INV1～I(xiàn)NV4替換為2輸入的“與非”(NAND)門電路。將上述門電路G1的一個(gè)輸入與輸出結(jié)合。將門電路G1的公共連接的輸入輸出與門電路G2的一個(gè)輸入連接。門電路G2的輸出與門電路G3的一個(gè)輸入連接。門電路G3的輸出與門電路G4的一個(gè)輸入連接。而且，對(duì)門電路G1～G4的另一個(gè)輸入公共地提供動(dòng)作控制信號(hào)ACT。
圖1的反相電路INV1～I(xiàn)NV4能視為上述“與非”門電路G1～G4的邏輯門電路的一種。這是因?yàn)槭沁M(jìn)行把輸入信號(hào)翻轉(zhuǎn)的邏輯動(dòng)作。如圖1所示，使用反相電路INV1～I(xiàn)NV4時(shí)，反相電路INV1和INV2，在第一級(jí)側(cè)，在邏輯閾值電壓VLT附近工作，在電源電壓VDD和電路的接地電位之間，流過(guò)直流電流。在本發(fā)明中，如上所述，由于利用元件的工藝離差引起的邏輯閾值電壓的正態(tài)分布，因此，有必要使較多的單位電路工作，所以在實(shí)現(xiàn)低功耗上，不能忽略上述反相電路INV1和INV2中的直流電流。
而如本實(shí)施例那樣使用門電路G1～G4時(shí)，各門電路G1～G4在使動(dòng)作控制信號(hào)ACT為低電平(邏輯0)那樣的非激活電平時(shí)，與不同于上述動(dòng)作控制信號(hào)ACT的另一個(gè)輸入信號(hào)無(wú)關(guān)，使輸出信號(hào)為高電平(邏輯1)，在各門電路G1、G2中不發(fā)生直流電流。即，在實(shí)施例的電路中，在需要隨機(jī)數(shù)的時(shí)刻，使上述動(dòng)作控制信號(hào)ACT成為高電平(邏輯1)那樣的激活電平。據(jù)此，各門電路G1～G4，進(jìn)行響應(yīng)不同于上述動(dòng)作控制信號(hào)ACT的另一個(gè)輸入信號(hào)形成翻轉(zhuǎn)信號(hào)的反相電路的動(dòng)作。據(jù)此，通過(guò)使上述動(dòng)作控制信號(hào)ACT為高電平，進(jìn)行與圖1的基本電路圖同樣的動(dòng)作。
圖4表示圖3的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的具體電路圖。門電路G1由輸出節(jié)點(diǎn)N1和電路的接地電位之間串聯(lián)的N溝道MOSFETQ1和Q3、上述輸出節(jié)點(diǎn)N1和電源電壓VDD之間并聯(lián)的P溝道MOSFETQ2和Q4構(gòu)成。上述MOSFETQ1和Q3的柵極公共連接，作為第一輸入。上述MOSFETQ2和Q4的柵極公共連接，作為第二輸入。其他門電路G2～G4也由與上述相同的電路構(gòu)成。
上述門電路G1～G4在半導(dǎo)體集成電路器件的設(shè)計(jì)和制造上，在現(xiàn)實(shí)可控制的范圍內(nèi)，具有彼此相同的特性。以下簡(jiǎn)要說(shuō)明使多個(gè)門電路具有彼此相同的特性的技術(shù)。在門電路G1～G4中，作為其特性的邏輯閾值由構(gòu)成它的P溝道MOSFET和N溝道MOSFET決定。在該觀點(diǎn)中，能由溝道寬度W和溝道長(zhǎng)度L的比W/L相同，但尺寸不同的MOSFET構(gòu)成相同特性的CMOS門電路。但是，由于半導(dǎo)體集成電路器件的制造離差所引起的對(duì)電特性的影響，對(duì)于不同尺寸的元件不同。
在本實(shí)施例中，多個(gè)門電路G1～G4中，構(gòu)成它的元件彼此，即P溝道類型MOSFET彼此和N溝道類型MOSFET彼此具有相同的構(gòu)造、相同的尺寸。當(dāng)然這些元件按照相同的元件在相同的工藝下統(tǒng)一制造的半導(dǎo)體集成電路器件的特征制造。據(jù)此，多個(gè)門電路G1～G4均等承受半導(dǎo)體集成電路器件的制造上的加工尺寸的離差、各種層的厚度離差、雜質(zhì)濃度離差等制造離差引起的影響，并且邏輯閾值電壓也具有正態(tài)分布。
在圖3所示的實(shí)施例中，從門電路G2輸出2個(gè)門電路G1和G2的邏輯閾值的大小的判斷輸出。通過(guò)在這樣的信號(hào)傳遞和放大路線中疊加上述電信號(hào)噪聲，取得反映為這樣的電信號(hào)噪聲的輸出信號(hào)。即、門電路G2被短路的輸入輸出節(jié)點(diǎn)的電壓(相當(dāng)于邏輯閾值電壓)作為門電路G2的輸入偏壓而提供，把反映為上述電信號(hào)噪聲的輸出信號(hào)由后級(jí)的門電路G3、G4放大，取得CMOS電平的2值信號(hào)。因此，因?yàn)殚T電路G3、G4只進(jìn)行放大動(dòng)作，所以沒(méi)必要像門電路G1、G2那樣，P溝道類型MOSFET彼此和N溝道類型MOSFET彼此具有相同的構(gòu)造、相同的尺寸，但是在本實(shí)施例中，主要從電路設(shè)計(jì)的觀點(diǎn)出發(fā)，由相同的構(gòu)造、相同的尺寸構(gòu)成。
圖5表示用于說(shuō)明圖3的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的波形圖。在圖5中，省略信號(hào)傳遞路線中的電信號(hào)噪聲。動(dòng)作控制信號(hào)ACT如果從低電平變?yōu)楦唠娖?，上述門電路G1～G4實(shí)質(zhì)上變?yōu)楣ぷ鳡顟B(tài)，門電路G1的輸出節(jié)點(diǎn)N1變?yōu)榕c邏輯閾值對(duì)應(yīng)的電壓。須指出的是，將為此所需要的時(shí)間稱作收斂時(shí)間。門電路G2根據(jù)邏輯閾值判斷節(jié)點(diǎn)N1的電壓，決定輸出節(jié)點(diǎn)N2的電位。在例子中，門電路G1的邏輯閾值比門電路G2的邏輯閾值稍大一些，所以通過(guò)門電路G2的放大動(dòng)作，節(jié)點(diǎn)N2的電壓變?yōu)楸壬鲜龉?jié)點(diǎn)N1小的電壓。該節(jié)點(diǎn)N2的電壓由門電路G3放大，如節(jié)點(diǎn)N3那樣，變?yōu)楦唠娖?。然后，由門電路G4進(jìn)一步放大，如節(jié)點(diǎn)N4那樣，到達(dá)電路的接地電位VSS。
上述節(jié)點(diǎn)N1和N2的電位差很小，如果那里發(fā)生的電信號(hào)噪聲變?yōu)楣?jié)點(diǎn)N2的電位以下，輸出信號(hào)就翻轉(zhuǎn)。即、與上述圖2(a)相同，發(fā)生使節(jié)點(diǎn)N1和N2的電位差翻轉(zhuǎn)的電信號(hào)噪聲時(shí)，反過(guò)來(lái)說(shuō)，在具有只有由于電信號(hào)噪聲使節(jié)點(diǎn)N1和N2的電位差關(guān)系顛倒這樣的微小電壓差的門電路G1和G2組合的基本電路中，輸出能發(fā)生反映這樣的基本電路的電噪聲的真隨機(jī)數(shù)。當(dāng)然，能發(fā)生上述真隨機(jī)數(shù)是經(jīng)過(guò)收斂時(shí)間之后。如果是收斂時(shí)間內(nèi)，受到各與非門的節(jié)點(diǎn)的過(guò)渡狀態(tài)的影響，難以取得反映本來(lái)微小的電噪聲的真隨機(jī)數(shù)。
在本實(shí)施例中，在電路為停止?fàn)顟B(tài)即動(dòng)作控制信號(hào)ACT為低電平時(shí)，圖3的N溝道MOSFETQ3、Q7、Q11、Q15變?yōu)榻刂範(fàn)顟B(tài)，能抑制使用上述CMOS反相電路時(shí)的穿透電流。此外，使用與非(NAND)電路作為門電路的優(yōu)點(diǎn)是因?yàn)槭荂MOS邏輯LSI的標(biāo)準(zhǔn)元件，所以不限定應(yīng)用的產(chǎn)品。即完全由邏輯記述型電路構(gòu)成，所以電路設(shè)計(jì)變得容易。
在圖4的實(shí)施例中，動(dòng)作控制信號(hào)ACT與串聯(lián)的N溝道MOSFETQ3、Q7、Q11、Q15的柵極連接，但是也可以與N溝道MOSFETQ1、Q5、Q9、Q13連接，節(jié)點(diǎn)N1、N2、N3與N溝道MOSFETQ3、Q7、Q11、Q15的柵極連接。
在晶體管電平電路記述中重要的是各NAND元件中的MOSFET的信號(hào)連接位置。在上述停止?fàn)顟B(tài)下，各門電路G1～G4的輸出即節(jié)點(diǎn)N1、N2、N3的電位自動(dòng)變?yōu)殡娫措妷海跃哂心芊乐惯@些信號(hào)的連接目標(biāo)的P溝道MOSFET的NBTI的特性變動(dòng)的效果。
MOS晶體管有時(shí)由于閾值電壓依存于如電場(chǎng)強(qiáng)度和溫度那樣的電場(chǎng)應(yīng)力，而發(fā)生不希望地變動(dòng)。特別是稱作NBTI(Negative BiasTemperature Instability負(fù)偏置溫度不穩(wěn)定性)的現(xiàn)象是在P溝道MOSFET中顯著表現(xiàn)的現(xiàn)象。作為防御對(duì)策，經(jīng)常使用在目標(biāo)之外的時(shí)間中使PMOS的柵極上外加的電壓為高電壓的方法。在本實(shí)施例中，根據(jù)上述動(dòng)作控制信號(hào)ACT的高電平，進(jìn)行邏輯閾值判斷動(dòng)作，在該邏輯閾值判斷動(dòng)作以外時(shí)，使動(dòng)作控制信號(hào)ACT為低電平，使柵電壓為固定電壓，從而為P溝道MOSFET的柵極提供電源電壓。據(jù)此，P溝道MOSFET中，柵極、漏極、源極和襯底(溝道)全部變?yōu)榕c電源電壓相等的相同電位，能極力抑制上述MOSFET的時(shí)間經(jīng)過(guò)變化引起的邏輯閾值的變動(dòng)。這在通過(guò)組合各電位電路的輸出信號(hào)，取得識(shí)別信息方面特別有效。
而在隨機(jī)數(shù)發(fā)生電路中，具有以下特征基本不受上述元件特性的變動(dòng)或電源電壓的變動(dòng)影響。在本實(shí)施例的隨機(jī)數(shù)發(fā)生電路中，如上所述，比較多的單位電路中至少存在一個(gè)門電路G1和G2的邏輯閾值電壓從上述電信號(hào)噪聲來(lái)看是相等的。上述元件特性的變動(dòng)或電源電壓的變動(dòng)在由多個(gè)構(gòu)成的單位電路群的全部中發(fā)生，即使在某單位電路中，門電路G1和G2的邏輯閾值電壓從上述電信號(hào)噪聲來(lái)看不是相等的，相反的，在其他單位電路中，，門電路G1和G2的邏輯閾值電壓從上述電信號(hào)噪聲來(lái)看是相等的。
圖33表示圖4的真隨機(jī)數(shù)發(fā)生電路的變形例。為了抑制圖33(a)的與非門電路G1和G2(相當(dāng)于上述圖1的反相電路INV1和INV2)的電特性離差，構(gòu)成NAND的晶體管的溝道長(zhǎng)度L和溝道W都比標(biāo)準(zhǔn)尺寸(通常工藝的最小尺寸)大。通過(guò)使有關(guān)的晶體管的L以及W增大，能抑制晶體管的柵極的加工誤差引起的特性離差。此外，能抑制MOS晶體管的柵極正下方的雜質(zhì)濃度引起的統(tǒng)計(jì)性變動(dòng)(把它稱作“漲落現(xiàn)象”)。在近年的尖端工藝中，相同芯片上的MOS晶體管的電特性離差中，來(lái)自加工誤差的漲落現(xiàn)象的影響是支配性的。
構(gòu)成與非門電路G1和G2的各晶體管尺寸不需要是公共的，但是對(duì)與電路動(dòng)作時(shí)的狀態(tài)有關(guān)的，換言之，把對(duì)上述有效狀態(tài)下的邏輯閾值的決定帶來(lái)影響的P溝道MOSFETQ2(Q6)和N溝道MOSFETQ1、Q3(Q5、Q7)優(yōu)先增大。各與非門電路G1和G2的對(duì)應(yīng)的MOSFET需要是相同的形狀。
此外，作為放大電路工作的門電路G3和G4不需要如上述那樣設(shè)定，但是在電路設(shè)計(jì)或元件布局上使用與電路G1和G2相同的元件可使電路簡(jiǎn)單，在后面描述的隱藏隨機(jī)數(shù)發(fā)生電路的存在方面是有利的。
圖33(b)表示能取得與圖33(a)同樣的效果的其他實(shí)現(xiàn)方法的電路。使用3輸入與非門，對(duì)激活狀態(tài)下的邏輯閾值的決定帶來(lái)影響的P溝道MOSFET和N溝道MOSFET各為2個(gè)，抑制上述漲落現(xiàn)象的影響。其優(yōu)點(diǎn)是不用特別設(shè)計(jì)特殊尺寸的MOS晶體管，用標(biāo)準(zhǔn)尺寸的門構(gòu)件就能實(shí)現(xiàn)。
須指出的是，上述圖3、圖4和圖33都是用與非(NAND)門構(gòu)成基本電路，代替與非門，也可以是或非(NOR)門。但是，此時(shí)的相關(guān)基本電路在動(dòng)作控制信號(hào)ACT為低電平(邏輯0)時(shí)變?yōu)橛行АＨ缟纤?，引起被稱作NBTI的電場(chǎng)應(yīng)力的惡化現(xiàn)象在P溝道MOSFET中顯著。可是，在其他元件例如多晶硅FET或有機(jī)晶體管中，有關(guān)的惡化現(xiàn)象不是P溝道型晶體管中，而是在N溝道型晶體管中顯著時(shí)，優(yōu)選的使用或非(NOR)門。
須指出的是，在圖3所示的實(shí)施例中，將各單位電路UC0～UCn內(nèi)的與非門G2、G3、G4分別連接的公用動(dòng)作控制信號(hào)ACT與電源VDD連接，總為高電平(邏輯1)，據(jù)此，本實(shí)施例具有的基本功能不變。
圖6表示圖3的真隨機(jī)數(shù)發(fā)生電路的信號(hào)變化檢測(cè)電路EXOR的一個(gè)實(shí)施例的具體電路圖。在本實(shí)施例中，異或電路EX0～Exn縱列連接，構(gòu)成上述信號(hào)變化檢測(cè)電路EXOR。對(duì)接受單位電路UC0的輸出信號(hào)D0的異或電路EX0的另一個(gè)輸入，雖然未特別限制，但是提供低電平(邏輯0)那樣的固定值。對(duì)接受下一段單位電路UC1的輸出信號(hào)D1的異或電路EX1的另一個(gè)輸入，提供上述異或電路EX0的輸出信號(hào)。以下，對(duì)接受第n+1個(gè)單位電路UCn的輸出信號(hào)Dn的異或電路EXn的另一個(gè)輸入，提供上述異或電路EXn-1的輸出信號(hào)。
據(jù)此，上述n+1個(gè)單位電路UC0～UCn的輸出信號(hào)D0～Dn中的任意一個(gè)變化，就與它對(duì)應(yīng)，與它對(duì)應(yīng)的異或電路EX的輸出信號(hào)變化，通過(guò)上述串聯(lián)的異或電路，異或電路EXn的輸出信號(hào)R變化。即上述輸出信號(hào)R成為反映單位電路(基本電路)的電噪聲的真隨機(jī)數(shù)。
作為上述信號(hào)變化檢測(cè)電路EXOR，當(dāng)用邏輯門電路構(gòu)成時(shí)，雖然使用上述多個(gè)異或電路也很方便，但是并不局限于此，只要能檢測(cè)輸出信號(hào)D0～Dn的邏輯電平的變化，就可以是任意的。例如能采用通過(guò)輸出信號(hào)D0～Dn、延遲信號(hào)，形成1脈沖的各種實(shí)施方式。
圖7表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一個(gè)實(shí)施例的電路圖。在本實(shí)施例中，單位電路UC0～UCn使用解碼器DEC在時(shí)間上分散工作。而且，使用一個(gè)異或電路EX、一個(gè)觸發(fā)器FF，把多個(gè)單位電路UC0～UCn的輸出的異或邏輯累加，從而取得真隨機(jī)數(shù)RR。須指出的是，通過(guò)把異或變更為復(fù)雜的邏輯，能取得發(fā)生模式更難以解讀的真隨機(jī)數(shù)。
上述解碼器DEC雖未特別限制，但是由計(jì)數(shù)器和解碼器構(gòu)成。即用計(jì)數(shù)器對(duì)時(shí)鐘CLK計(jì)數(shù)，把計(jì)數(shù)輸出進(jìn)行解碼，發(fā)生使單位電路UC0～UCn依次變?yōu)楣ぷ鳡顟B(tài)的動(dòng)作控制信號(hào)DEC0～DECn?；蛘撸褂靡莆患拇嫫?，根據(jù)時(shí)鐘CLK依次把與選擇信號(hào)相對(duì)應(yīng)的初始值移位，形成使單位電路UC0～UCn依次變?yōu)楣ぷ鳡顟B(tài)的動(dòng)作控制信號(hào)DEC0～DECn。
為了使單位電路UC0～UCn依次變?yōu)楣ぷ鳡顟B(tài)，如果以單位電路UC0為例進(jìn)行說(shuō)明，則對(duì)門電路G1和G2提供作為動(dòng)作控制信號(hào)的解碼輸出DEC0。作為放大電路的門電路G3和G4在上述門電路G1和G2通過(guò)動(dòng)作控制信號(hào)DEC0變?yōu)楣ぷ鳡顟B(tài)時(shí)，對(duì)與之相對(duì)應(yīng)的輸出信號(hào)進(jìn)行放大動(dòng)作，當(dāng)上述對(duì)門電路G1和G2通過(guò)動(dòng)作控制信號(hào)DEC0變?yōu)榉枪ぷ鳡顟B(tài)時(shí)，進(jìn)行對(duì)前級(jí)的單位單元的輸出信號(hào)的通過(guò)且傳輸動(dòng)作。
與它對(duì)應(yīng)的門電路G2的輸出信號(hào)傳遞到門電路G3的一個(gè)輸入，前級(jí)的單位電路的輸出信號(hào)傳遞到另一個(gè)輸入。門電路G4的一個(gè)輸入是與它對(duì)應(yīng)的門電路G3的輸出信號(hào)，另一個(gè)輸入是與電源電壓對(duì)應(yīng)的高電平。據(jù)此，門電路G4實(shí)質(zhì)上作為反相電路而工作。第一段的單位電路UC0的門電路G3的另一個(gè)輸入固定為與電源電壓對(duì)應(yīng)的高電平。
圖8表示用于說(shuō)明圖7的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的概念波形圖。通過(guò)解碼器DEC，與初級(jí)的單位電路UC0對(duì)應(yīng)的動(dòng)作控制信號(hào)DEC0變?yōu)楦唠娖降倪x擇電平，形成由門電路G1和G2形成并由門電路G3和G4放大的輸出信號(hào)D0。在單位電路UC1～UCn中，由于上述動(dòng)作控制信號(hào)DEC1～DECn是低電平的非選擇電平，所以相當(dāng)于門電路G2的門電路的輸出信號(hào)全部為高電平。因此，相當(dāng)于門電路G3的門電路進(jìn)行作為反相電路的動(dòng)作，只把來(lái)自前級(jí)電路的輸出信號(hào)進(jìn)行放大。結(jié)果，上述初級(jí)的單位電路UC0的輸出信號(hào)D0通過(guò)上述單位電路UC1～UCn，傳遞給異或電路EX。即使D1～Dn的電平依從于D0的電平。
通過(guò)解碼器DEC，如果與第二個(gè)單位電路UC1對(duì)應(yīng)的動(dòng)作控制信號(hào)DEC1變?yōu)楦唠娖降倪x擇電平，則與上述相同，形成基于與門電路G1和G2對(duì)應(yīng)的2個(gè)門電路的輸出信號(hào)并由門電路G3和G4放大的輸出信號(hào)D1。即在上述第一段的單位電路中，由于選擇信號(hào)DEC0的低電平，門電路G2的輸出信號(hào)變?yōu)楦唠娖?，把輸出信?hào)D0固定在高電平。因此，在上述的單位電路UC1中，由門電路G3、G4進(jìn)行放大動(dòng)作。以下，輸出信號(hào)D1與上述相同，通過(guò)后級(jí)一例的單位電路中作為放大電路的門電路，傳遞給異或電路EX。即、使D2～Dn的電平依從于D1的電平。第三個(gè)以后的單位電路UC2～UCn的選擇動(dòng)作也與上述相同。
圖7的實(shí)施例電路的實(shí)際波形與圖8不同。即在單位電路UC0為非選擇狀態(tài)時(shí)，輸出信號(hào)D0為高電平。在上述DEC1變?yōu)榉沁x擇電平的同時(shí)，輸出信號(hào)D0形成與非選擇狀態(tài)對(duì)應(yīng)的高電平的輸出信號(hào)。在單位電路UC1～UCn變?yōu)榉沁x擇電平時(shí)，各輸出信號(hào)D1～Dn也一起變?yōu)楦唠娖健Ｒ驗(yàn)殡y以理解如果與非選擇狀態(tài)對(duì)應(yīng)，忠實(shí)地表現(xiàn)輸出信號(hào)D0～Dn的電平，上述單位電路UC0～UCn就按順序工作，輸出依次(串行)輸出，所以忽略單位電路UC0～UCn的非選擇狀態(tài)下的輸出電平的變化，如圖8所示那樣。
在圖7的實(shí)施例電路中，表示包含(n+1)個(gè)單位電路(基本電路)的單位電路群，在(n+1)個(gè)基本電路中，至少存在大于等于一個(gè)第一門電路G1(第一反相電路INV1)和第二門電路G2(第二反相電路INV2)的特性極其相等的組合的單位電路。如上所述，單位電路群中包含的第一門電路G1和第二門電路G2的特性極其相等的組合的單位電路數(shù)量越多，取得的隨機(jī)數(shù)的質(zhì)量越高。為了使單位電路群中包含的第一門電路G1和第二門電路G2的特性極其相等的組合的單位電路數(shù)量為足夠的數(shù)量，需要提高第一門電路G1和第二門電路G2的特性極其相等的組合的單位電路存在的概率，使單位電路群中包含的單位電路的數(shù)量成為與有關(guān)的概率平衡的適當(dāng)?shù)臄?shù)。第一門電路G1和第二門電路G2的特性極其相等的組合的單位電路存在的概率因?yàn)橐来嬗陔娐返闹圃旃に嚭驮O(shè)計(jì)手法的因素大，所以重要的是把單位電路群中包含的單位電路數(shù)最優(yōu)化。
此外，作為提高隨機(jī)數(shù)的質(zhì)量的其他方法，增加使用異或電路EX和觸發(fā)器FF的累加的次數(shù)的方法也是有效的。具體而言，在圖8所示的動(dòng)作波形中，把(n+1)個(gè)單位電路的累加延長(zhǎng)到m倍即(n+1)×m。即跨m次讀出單位電路UC0～UCn的前輸出D0～Dn，決定1位的隨機(jī)數(shù)R(RR)。
圖9表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路和元素電路的一個(gè)實(shí)施例的電路圖。圖9(a)所示的真隨機(jī)數(shù)發(fā)生電路中，圖9(b)所示的單位電路(元素電路)按M×N配置為矩陣。
一行如上述圖7的電路那樣連接，在輸出部設(shè)置由行選擇信號(hào)所選擇的與非門電路G0和計(jì)時(shí)反相電路CN0。由M個(gè)構(gòu)成各行的單位電路中，對(duì)應(yīng)的單位電路由列解碼器形成的列選擇信號(hào)C0～CM-1公共地選擇。上述N個(gè)行方向配置的單位電路由行解碼器形成的行選擇信號(hào)R0～RN-1選擇一個(gè)。該行選擇信號(hào)R0～RN-1作為上述與非電路G0和計(jì)時(shí)反相電路CN0構(gòu)成的行選擇電路的選擇信號(hào)使用。構(gòu)成選擇電路的計(jì)時(shí)反相電路CN0在它為非工作狀態(tài)時(shí)，變?yōu)檩敵龈咦锠顟B(tài)，所以上述N個(gè)計(jì)時(shí)反相電路的輸出信號(hào)公共連接，所選擇的對(duì)應(yīng)于1行計(jì)時(shí)反相電路的輸出信號(hào)傳遞給與非門電路G11。
通過(guò)由動(dòng)作控制信號(hào)ACT控制柵極的與非門電路G0和反相電路INV10，時(shí)鐘CLK提供給M進(jìn)制計(jì)數(shù)器。據(jù)此，在M進(jìn)制計(jì)數(shù)器中，當(dāng)動(dòng)作控制信號(hào)ACT為有效狀態(tài)時(shí)，與時(shí)鐘CLK對(duì)應(yīng)，進(jìn)行0～M-1的計(jì)數(shù)動(dòng)作，由列解碼器形成C0～CM-1的選擇信號(hào)，單位電路的輸出信號(hào)與圖7的實(shí)施例相同地串行輸出。
上述M進(jìn)制計(jì)數(shù)器的進(jìn)位信號(hào)提供給N進(jìn)制計(jì)數(shù)器，所以N進(jìn)制計(jì)數(shù)器與M進(jìn)制計(jì)數(shù)器的1圈對(duì)應(yīng)，進(jìn)行計(jì)數(shù)動(dòng)作。據(jù)此，如果進(jìn)行配置在上述行方向的M個(gè)單位電路的讀出，就進(jìn)行行選擇的切換，從第0行到第RN-1行，分別實(shí)施N個(gè)單位電路的讀出。
在本實(shí)施例中，以M×N周期進(jìn)行全部單位電路的讀出，所以通過(guò)M×N周期，能從輸出RR發(fā)生1位的真隨機(jī)數(shù)。通過(guò)把它反復(fù)K次，能取得K位的真隨機(jī)數(shù)。在本結(jié)構(gòu)中，選擇M×N的數(shù)，從而在M×N個(gè)單位電路中至少存在一個(gè)響應(yīng)上述電信號(hào)噪聲的單位電路。須指出的是，在上述K次的反復(fù)中，可以取出J個(gè)(0＜J＜K的整數(shù))隨機(jī)數(shù)?？墒沁@時(shí)，各隨機(jī)數(shù)位的取出周期必須分成M×N周期以上。此外，如果選擇M的數(shù)，從而在由M構(gòu)成的單位電路中至少存在一個(gè)發(fā)生上述真隨機(jī)數(shù)的單位電路，則在每M周期(各行)能取出1位的真隨機(jī)數(shù)RR，所以能構(gòu)成通過(guò)M×N周期能發(fā)生N位的真隨機(jī)數(shù)的真隨機(jī)數(shù)發(fā)生電路。
圖9(b)表示上述圖9(a)的電路元素的一個(gè)實(shí)施例的具體電路圖。單位電路在上述圖7的門電路G1～G4中追加用于設(shè)置行/列選擇功能的門電路G5和G6。對(duì)與非門電路G5的2個(gè)輸入提供列選擇信號(hào)Ci和行選擇信號(hào)Ri。對(duì)門電路G3，與上述圖7的單位電路相同，為該行提供前1級(jí)的單位電路的輸出信號(hào)Di。據(jù)此，只有行和列變?yōu)檫x擇狀態(tài)的一個(gè)單位電路變?yōu)樯鲜龅墓ぷ鳡顟B(tài)。
圖9(c)表示圖9(b)的電路元素的另一實(shí)施例的具體電路圖。單位電路使圖9(b)和上述圖7所示的門電路G1～G4為3輸入與非門，使其具有行/列選擇功能。為與非門G5和G6的3個(gè)輸入中的2個(gè)輸入提供列選擇信號(hào)Ci和行選擇信號(hào)Ri。對(duì)門電路G7，與圖9(b)和上述圖7的單位電路相同，為該行提供前1級(jí)的單位電路的輸出信號(hào)Di。據(jù)此，只有行和列變?yōu)檫x擇狀態(tài)的一個(gè)單位電路變?yōu)樯鲜龅墓ぷ鳡顟B(tài)。
圖9(a)的計(jì)時(shí)反相電路CN如圖9(d)所示，由電源電壓VDD和電路的接地電位VSS之間串聯(lián)的P溝道MOSFETQ1、Q2和N溝道MOSFETQ4、Q3構(gòu)成。P溝道MOSFETQ1和N溝道MOSFETQ3的柵極公共連接，成為輸入端子A。P溝道MOSFETQ2和N溝道MOSFETQ4的漏極公共連接，成為輸出端子B。而且，從端子C提供的控制信號(hào)提供給N溝道MOSFETQ4的柵極，上述控制信號(hào)由反相電路INV12翻轉(zhuǎn)，提供給P溝道MOSFETQ2的柵極。
從端子C供給的行選擇信號(hào)那樣的選擇信號(hào)為高電平時(shí)，N溝道MOSFETQ4和P溝道MOSFETQ2變?yōu)閷?dǎo)通狀態(tài)，與接受來(lái)自輸入端子A的輸入信號(hào)的N溝道MOSFETQ3和P溝道MOSFETQ1的通/斷對(duì)應(yīng)的輸出信號(hào)從輸出端子B輸出。從端子C供給的行選擇信號(hào)那樣的選擇信號(hào)為高電平時(shí)，N溝道MOSFETQ4和P溝道MOSFETQ2同時(shí)變?yōu)閷?dǎo)通狀態(tài)，根據(jù)來(lái)自輸入端子A的輸入信號(hào)、N溝道MOSFETQ3或P溝道MOSFETQ1變?yōu)閷?dǎo)通狀態(tài)，從輸出端子B輸出低電平或高電平。
此外，圖9(a)的計(jì)時(shí)反相電路CN是圖9(e)所示的傳輸門電路。計(jì)時(shí)反相電路CN如圖9(e)所示，由輸入端子A和輸出端子B之間串聯(lián)的P溝道MOSFETQ5、N溝道MOSFETQ6構(gòu)成。從端子C供給的控制信號(hào)提供給N溝道MOSFETQ6的柵極，上述控制信號(hào)由反相電路INV14翻轉(zhuǎn)，提供給P溝道MOSFETQ5的柵極。當(dāng)從端子C供給的行選擇信號(hào)那樣的選擇信號(hào)為高電平時(shí)，P溝道MOSFETQ5和N溝道MOSFETQ6變?yōu)閷?dǎo)通狀態(tài)，來(lái)自輸入端子A的輸入信號(hào)從輸出端子B輸出。從端子C供給的行選擇信號(hào)那樣的選擇信號(hào)為高電平時(shí)，N溝道MOSFETQ4和P溝道MOSFETQ2同時(shí)變?yōu)閷?dǎo)通狀態(tài)，通過(guò)來(lái)自輸入端子A的輸入信號(hào)，N溝道MOSFETQ3或P溝道MOSFETQ1變?yōu)閷?dǎo)通狀態(tài)，從輸出端子B輸出低電平或高電平。此外，從端子C提供的行選擇信號(hào)那樣的選擇信號(hào)為低電平時(shí)，N溝道MOSFETQ4和P溝道MOSFETQ2同時(shí)變?yōu)榻刂範(fàn)顟B(tài)，輸出端子B變?yōu)楦咦琛?br> 圖10表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路和元素電路的另一實(shí)施例的電路圖。圖10(a)所示的真隨機(jī)數(shù)發(fā)生電路中，圖10(b)所示的單位電路按M(列)×N(行)配置為矩陣。每一行按上述圖7的電路那樣連接，在輸出部設(shè)置與非門電路G0和異或電路EX。與非門電路G0的另一個(gè)輸入與電源VDD連接，總是高電平(邏輯1)狀態(tài)。由M個(gè)構(gòu)成各行的單位電路中，對(duì)應(yīng)的單位電路由列解碼器形成的列選擇信號(hào)C0～CM-1公共地選擇。
通過(guò)由動(dòng)作控制信號(hào)ACT控制柵極的與非門電路G0和反相電路INV10，將時(shí)鐘CLK提供給M進(jìn)制計(jì)數(shù)器。據(jù)此，在M進(jìn)制計(jì)數(shù)器中，與圖7的實(shí)施例相同，當(dāng)動(dòng)作控制信號(hào)ACT為有效狀態(tài)時(shí)，與時(shí)鐘CLK對(duì)應(yīng)，進(jìn)行0～M-1的計(jì)數(shù)動(dòng)作，由列解碼器形成C0～CM-1的選擇信號(hào)，由N行構(gòu)成的共用Ci的各行單位電路的輸出信號(hào)，串行輸出。
與非電路G0的輸出與異或電路EX0的一個(gè)輸入連接。異或電路EX0的輸出與相鄰行的異或電路連接，全部行的異或電路的輸出依次與相鄰的行串聯(lián)。對(duì)異或電路EX0的另一個(gè)輸入，雖然未特別限定，但是提供高電平(邏輯1)那樣的固定值。據(jù)此，如果從所選擇的共用Ci的N行單位電路中發(fā)生的N個(gè)數(shù)出信號(hào)的任意一個(gè)變化，與它對(duì)應(yīng)，各行的異或電路的各輸出信號(hào)變化，通過(guò)上述串聯(lián)的異或電路，串聯(lián)的異或電路的輸出信號(hào)RA變化。即上述輸出信號(hào)RA變?yōu)橛?周期的動(dòng)作反映N個(gè)單位電路(基本電路)的電噪聲的值。
在本實(shí)施例中，在M周期中進(jìn)行全部單位電路的讀出，所以通過(guò)M周期，能從輸出RR生1位的真隨機(jī)數(shù)。通過(guò)把上述過(guò)程反復(fù)K次，能取得K位的真隨機(jī)數(shù)。在該結(jié)構(gòu)中，選擇M×N的數(shù)，從而在M×N個(gè)單位電路中至少存在一個(gè)響應(yīng)上述電信號(hào)噪聲的單位電路。須指出的是，在上述K次的反復(fù)中，可以取出J個(gè)(0＜J＜K的整數(shù))隨機(jī)數(shù)?？墒沁@時(shí)，各隨機(jī)數(shù)位的取出周期必須分開(kāi)M周期以上。
圖10(b)表示上述圖10(a)的真隨機(jī)數(shù)發(fā)生電路的電路元素的一個(gè)實(shí)施例的具體電路圖。對(duì)與非門電路G1和G2的2個(gè)輸入的一個(gè)提供列選擇信號(hào)Ci。對(duì)門電路G3，與上述圖7的單位電路相同，提供該行前1級(jí)的單位電路的輸出信號(hào)Di。據(jù)此，只有列變?yōu)檫x擇狀態(tài)的一個(gè)單位電路變?yōu)樯鲜龅墓ぷ鳡顟B(tài)。
圖11表示用于說(shuō)明圖9的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作的一個(gè)例子的概略波形圖。當(dāng)動(dòng)作控制信號(hào)ACT為高電平的有效電平狀態(tài)時(shí)，如果輸入時(shí)鐘CLK，則與它對(duì)應(yīng)，列選擇信號(hào)C0～CM-1從列解碼器輸出。這時(shí)，N進(jìn)制計(jì)數(shù)器因?yàn)橛?jì)數(shù)值為0，所以使第0行的行選擇信號(hào)R0為選擇電平，所以第0行的單位電路的輸出信號(hào)與列選擇信號(hào)C0～CM-1對(duì)應(yīng)，串行輸出。如果進(jìn)行第0行的單位電路的讀出，則根據(jù)進(jìn)位信號(hào)，N進(jìn)制計(jì)數(shù)器進(jìn)行+1的計(jì)數(shù)動(dòng)作，使上述第0行R0為非選擇，而使第一行R1為選擇狀態(tài)。依次進(jìn)行到N-1行的單位電路的讀出。真隨機(jī)數(shù)RR由上述單位電路的串行輸出R、與前1個(gè)輸出的異或決定。須指出的是，圖10的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作波形圖與圖9類似，所以省略。與圖9的不同點(diǎn)在于沒(méi)有選擇信號(hào)R0～RN-1。據(jù)此，不需要用于進(jìn)行N進(jìn)制計(jì)數(shù)器的動(dòng)作，因此，全部選擇M×N個(gè)單位電路(基本電路)所需要的周期變?yōu)镸次。
圖12表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一實(shí)施例的概念圖。在本實(shí)施例中，通過(guò)組合算術(shù)方式的隨機(jī)數(shù)發(fā)生電路、利用本發(fā)明的物理現(xiàn)象的真隨機(jī)數(shù)發(fā)生電路的方法，發(fā)生隨機(jī)數(shù)。如上所述，算術(shù)方式的隨機(jī)數(shù)發(fā)生電路中，雖然電路規(guī)模比較小，但是取得的隨機(jī)數(shù)的質(zhì)量不高。當(dāng)取得無(wú)數(shù)的隨機(jī)數(shù)時(shí)，存在表現(xiàn)周期性的本質(zhì)的缺點(diǎn)。因此，在算術(shù)方式的算法中，把本發(fā)明的真隨機(jī)數(shù)發(fā)生電路中響應(yīng)電信號(hào)噪聲的不規(guī)則的元素作為初始值插入，可降低周期性。
圖13表示圖12的初始值發(fā)生電路的一個(gè)實(shí)施例的電路圖。基本上本實(shí)施例與上述圖6的實(shí)施例相同。不同點(diǎn)在于代替異或電路EX0～Exn，設(shè)置觸發(fā)器FF0～FFn，從該觸發(fā)器FF0～FFn取得D0～Dn那樣的初始值。
上述信號(hào)D0～Dn中的大部分由于上述工藝離差，而變?yōu)楣潭ㄖ?，但是其中任?位～數(shù)位成為響應(yīng)電信號(hào)噪聲的隨機(jī)數(shù)，所以能充分發(fā)揮作為上述算術(shù)方式的隨機(jī)數(shù)發(fā)生電路的初始值的功能。
圖14表示圖12初始值發(fā)生電路的另一個(gè)實(shí)施例的電路圖。本實(shí)施例與上述圖6的實(shí)施例基本相同。不同點(diǎn)在于通過(guò)使信號(hào)ACT有效，從觸發(fā)器FF輸出1位隨機(jī)數(shù)。即在本實(shí)施例中，把1位隨機(jī)數(shù)作為上述算術(shù)方式的隨機(jī)數(shù)發(fā)生電路的初始值使用。
圖15表示用于說(shuō)明圖13和圖14的初始值發(fā)生電路的動(dòng)作的波形圖。如果動(dòng)作控制信號(hào)ACT變?yōu)楦唠娖?，在圖13的電路中，從單位電路UC0～UCn中，輸出輸出信號(hào)R0～Rn。輸出信號(hào)R0～Rn如上所述，存在成為固定值的、與電信號(hào)噪聲對(duì)應(yīng)變化的信號(hào)。如果動(dòng)作控制信號(hào)ACT從高電平變?yōu)榈碗娖?，此時(shí)與上述輸出信號(hào)R0～Rn對(duì)應(yīng)的隨機(jī)數(shù)D0～Dn由觸發(fā)器FF0～FFn取入，輸出由包含固定值的D0～Dn構(gòu)成的多位隨機(jī)數(shù)。
在圖4的電路中，上述各單位電路UC0～UCn的輸出信號(hào)R0～Rn提供給異或電路EX0～EXn，與這時(shí)的信號(hào)R0～Rn對(duì)應(yīng)的1位隨機(jī)數(shù)通過(guò)異或電路EX0～Exn輸出。因此，如果動(dòng)作控制信號(hào)ACT從高電平變?yōu)榈碗娖剑@時(shí)發(fā)生的隨機(jī)數(shù)由觸發(fā)器FF0～FFn取入，輸出由1位構(gòu)成的隨機(jī)數(shù)DM。
圖16表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一實(shí)施例的電路圖。本實(shí)施例在上述圖9所示的真隨機(jī)數(shù)發(fā)生電路中設(shè)置輸出識(shí)別信息F的輸出端子。即從M×N個(gè)單位電路輸出的M×N個(gè)數(shù)出信號(hào)作為識(shí)別信息F輸出。上述識(shí)別信息F保持到適當(dāng)?shù)拇鎯?chǔ)電路中，登記到管理系統(tǒng)中。作為識(shí)別信息F的比對(duì)方法，除了登記時(shí)和比對(duì)時(shí)的環(huán)境和條件的不同，如上所述，還需要允許響應(yīng)電信號(hào)噪聲的真隨機(jī)數(shù)所對(duì)應(yīng)的識(shí)別編號(hào)的變動(dòng)。把對(duì)裝有上述真隨機(jī)數(shù)發(fā)生電路的半導(dǎo)體集成電路器件接通電源時(shí)或者使上述動(dòng)作有效信號(hào)ACT有效之后的識(shí)別信號(hào)F存儲(chǔ)到適當(dāng)?shù)拇鎯?chǔ)電路中，將其作為被識(shí)別編號(hào)。從管理系統(tǒng)依次取出登記識(shí)別編號(hào)。比較登記識(shí)別編號(hào)和被識(shí)別編號(hào)。
登記識(shí)別編號(hào)和被識(shí)別編號(hào)的比較結(jié)果差異、以小的那個(gè)作為一致候選。反復(fù)對(duì)管理系統(tǒng)登記的登記識(shí)別編號(hào)的動(dòng)作，最終全部登記識(shí)別編號(hào)中差異最小的成為相同最有力候選。
在比較登記識(shí)別編號(hào)和被識(shí)別編號(hào)時(shí)，對(duì)應(yīng)的位的“0”、“1”的輸出圖案是各登記識(shí)別編號(hào)特有的，用構(gòu)成圖案的位數(shù)的一致的比例就能判斷是否是從相同半導(dǎo)體集成電路器件輸出的識(shí)別編號(hào)。允許登記時(shí)和比對(duì)時(shí)的環(huán)境或上述隨機(jī)數(shù)位中的不同引起的識(shí)別編號(hào)的變動(dòng)，所以通過(guò)把被識(shí)別編號(hào)和識(shí)別完畢的識(shí)別編號(hào)的離差合計(jì)最小的作為一致的候選，從而能識(shí)別芯片。
圖17表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。該實(shí)施例的基本結(jié)構(gòu)與上述圖9的實(shí)施例相同。在本發(fā)明中，利用如果著眼于MOSFET的特性離差是隨機(jī)的分布，觀察多個(gè)單位電路，則第一反相電路INV1和第二反相電路INV2或第一門電路G1和第二門電路G2的特性極其相等的組合以一定概率存在。因此，當(dāng)在半導(dǎo)體集成電路器件中制造真隨機(jī)數(shù)發(fā)生電路時(shí)，檢查是否實(shí)際存在反映電信號(hào)噪聲的單位電路是不可欠缺的。
在本實(shí)施例中，在真隨機(jī)數(shù)發(fā)生電路中附加檢驗(yàn)自身的測(cè)試電路。測(cè)試電路中的檢查方法是判斷單位電路群中包含的第一門電路G1(第一反相電路INV1)和第二門電路G2(第二反相電路INV2)的特性極其相等的組合的單位電路的數(shù)量，保證可靠地捕捉到基于物理現(xiàn)象的電信號(hào)噪聲。
如在上述圖16中取出識(shí)別信息F那樣，把取得來(lái)自各單位電路的輸出信號(hào)的電路節(jié)點(diǎn)即反相電路INV11的輸出端子(異或電路EX的一個(gè)輸入)的信號(hào)R提供給反相檢測(cè)器，由計(jì)數(shù)器對(duì)檢測(cè)信號(hào)H計(jì)數(shù)。該計(jì)數(shù)輸出C在比較器中進(jìn)行比較，得到判斷結(jié)果M。此外，為了上述測(cè)試動(dòng)作，由(4+M)進(jìn)制計(jì)數(shù)器形成列選擇信號(hào)。(4+M)進(jìn)制計(jì)數(shù)器如果連續(xù)4次選擇相同的單位電路，就反復(fù)進(jìn)行轉(zhuǎn)移到下一單位電路的選擇動(dòng)作的工作。
圖18表示用于說(shuō)明上述測(cè)試電路的動(dòng)作一個(gè)例子的時(shí)序。使測(cè)試信號(hào)TS為高電平，指示(4+M)進(jìn)制計(jì)數(shù)器動(dòng)作。此外，使反相檢測(cè)器和計(jì)數(shù)器為初始狀態(tài)或初始值。使動(dòng)作控制信號(hào)ACT為高電平，使隨機(jī)數(shù)發(fā)生電路為工作狀態(tài)。提供時(shí)鐘CLK，進(jìn)行從最初的單位電路開(kāi)始的依次的讀出動(dòng)作。這時(shí)，(4+M)進(jìn)制計(jì)數(shù)器對(duì)于時(shí)鐘CLK1～4，連續(xù)4次選擇相同的單位電路。據(jù)此，如上述圖2(b)所示，輸出固定值的4次都輸出相同的信號(hào)R。
這樣輸出固定值時(shí)，反相檢測(cè)器不進(jìn)行反相檢測(cè)，計(jì)數(shù)器的計(jì)數(shù)值不增加。而如圖2(a)所示，如果存在形成響應(yīng)電信號(hào)噪聲Vnz的輸出信號(hào)R，則4次訪問(wèn)中的翻轉(zhuǎn)次數(shù)最大為3次，1次以上的翻轉(zhuǎn)時(shí)，檢測(cè)結(jié)果為真。在相同圖中，第二周期和第四周期中輸出信號(hào)R變化，在反相檢測(cè)器中，輸出H的電平每次變化。
如果輸出H變化1次，當(dāng)結(jié)果為真時(shí)，使計(jì)數(shù)器的值C0從低電平變化為高電平，計(jì)數(shù)值增加1。轉(zhuǎn)移到單位電路群中的下一單位電路的選擇，反復(fù)進(jìn)行與上述相同的檢測(cè)動(dòng)作，直到最后的單位電路。當(dāng)計(jì)數(shù)器的數(shù)比規(guī)定值大時(shí)，檢測(cè)結(jié)果M的值為真(高電平)。當(dāng)取得真隨機(jī)數(shù)時(shí)，基本上上述規(guī)定值為1就可以，但是考慮穩(wěn)定性，優(yōu)選地是2或3以上的數(shù)。
如圖18所示，當(dāng)計(jì)數(shù)器為2位輸出的二進(jìn)制計(jì)數(shù)器時(shí)，比較器在時(shí)鐘CLK的第K-1周期檢測(cè)到計(jì)數(shù)輸出C0和C1都變?yōu)楦唠娖剑绻鲜鰴z查結(jié)果M決定為高電平，則如圖2(a)所示，確定形成響應(yīng)電信號(hào)噪聲Vnz的輸出信號(hào)R存在4個(gè)以上。
檢查一個(gè)單位電路時(shí)，雖然用4個(gè)CLK脈沖訪問(wèn)4次，但是只要訪問(wèn)大于等于2次即可。訪問(wèn)2次時(shí)，使用(2+M)進(jìn)制計(jì)數(shù)器。在檢查以外時(shí)，上述測(cè)試信號(hào)TS對(duì)應(yīng)為低電平，如上所述，作為M進(jìn)制計(jì)數(shù)器工作。或者，原封不動(dòng)作為(4+M)進(jìn)制計(jì)數(shù)器或(2+M)進(jìn)制計(jì)數(shù)器工作。這時(shí)，讀出周期增加為4倍或2倍。
作為安全產(chǎn)品的政府機(jī)關(guān)的規(guī)定，有NIST(美國(guó)標(biāo)準(zhǔn)技術(shù)研究所)決定的FIPS140-2。其中，規(guī)定了政府的購(gòu)入品具有的加密模塊應(yīng)該的滿足的安全要件(FIPS PUB140-2，SECURITY REQUIREMENTSFOR CRYPTOGRAPHIC MODULES)，關(guān)于隨機(jī)數(shù)，表示基于統(tǒng)計(jì)手法的質(zhì)量檢測(cè)合格標(biāo)準(zhǔn)。在使用該方法的方法中，存在用于實(shí)現(xiàn)它的專用電路的規(guī)模比較大、用半導(dǎo)體檢測(cè)器件檢查時(shí)比較花費(fèi)時(shí)間的缺點(diǎn)。
而在本發(fā)明的隨機(jī)數(shù)發(fā)生電路中設(shè)置的測(cè)試電路中，在半導(dǎo)體晶原上完成電路的時(shí)刻，不用與具有上述測(cè)試功能的測(cè)試器連接，就能自己進(jìn)行判斷。此外，作為半導(dǎo)體集成電路器件，在出廠時(shí)，也能自己進(jìn)行判斷。如果必要，在裝到系統(tǒng)的時(shí)刻，可以按照需要，或者定期確認(rèn)上述真隨機(jī)數(shù)發(fā)生電路是否是能正常工作的狀態(tài)。據(jù)此，可靠性高的真隨機(jī)數(shù)發(fā)生成為可能。本方式由統(tǒng)計(jì)保證，從而是可能的。
真隨機(jī)數(shù)發(fā)生電路的診斷(檢測(cè))等于隨機(jī)數(shù)的質(zhì)量的評(píng)價(jià)，需要一定統(tǒng)計(jì)上的處理。因此，存在檢測(cè)器件、檢測(cè)時(shí)間、長(zhǎng)期可靠度保證等大的課題。把真隨機(jī)數(shù)發(fā)生器裝到LSI和最終系統(tǒng)中后，電路自身是否正常工作是重要的問(wèn)題。這是因?yàn)槿绻荒苋〉觅|(zhì)量高的真隨機(jī)數(shù)，就會(huì)危及安全?？墒?，檢測(cè)或監(jiān)視真隨機(jī)數(shù)發(fā)生電路對(duì)工作中的系統(tǒng)而言，是大負(fù)載。對(duì)于這樣的技術(shù)課題，本發(fā)明的真隨機(jī)數(shù)發(fā)生電路中，如上所述，用簡(jiǎn)單的結(jié)構(gòu)就能解決這些問(wèn)題。
圖19表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。本實(shí)施例的基本結(jié)構(gòu)與圖9的實(shí)施例相同。在本實(shí)施例中，作為時(shí)鐘，使用由振蕩器形成的振蕩脈沖OSC。
圖20表示圖19的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作波形圖。通過(guò)有效信號(hào)ACT，振蕩器發(fā)生特定周期Tosc的脈沖。接收脈沖OSC，依次選擇單位電路群中的單位電路，在RR信號(hào)中發(fā)生隨機(jī)數(shù)。如果開(kāi)始信號(hào)ST變?yōu)楦唠娖?，就從輸出RY取出RR信號(hào)的隨機(jī)數(shù)。開(kāi)始信號(hào)ST的周期Tc和振蕩器的周期Tosc的關(guān)系因?yàn)樾枰x出來(lái)自全部單位電路的輸出信號(hào)，所以是[Tc]≥[Tosc]×[n]。這里，上述“n”是單位電路群中的單位電路數(shù)(M×N)。振蕩器輸出脈沖OSC可以是裝有該真隨機(jī)數(shù)發(fā)生電路的LSI的系統(tǒng)時(shí)鐘等。
圖21表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的電路圖。本實(shí)施例的基本結(jié)構(gòu)與圖19的實(shí)施例相同。在本實(shí)施例中，省略開(kāi)始信號(hào)ST，根據(jù)動(dòng)作控制信號(hào)ACT，變?yōu)楣ぷ鳡顟B(tài)，在輸出之前設(shè)置移位寄存器，發(fā)生由并列位構(gòu)成的隨機(jī)數(shù)RAi。
圖22表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的輸出部的另一個(gè)實(shí)施例的電路圖。本實(shí)施例把上述圖21的實(shí)施例的移位寄存器變更為存儲(chǔ)器。圖22中使用的存儲(chǔ)器是所謂的串行輸入/并行輸出類型的存儲(chǔ)器?？刂菩盘?hào)ACT為高電平時(shí)，從真隨機(jī)數(shù)發(fā)生電路，在時(shí)鐘的每M×N周期，從RR每次發(fā)生1位真隨機(jī)數(shù)，同時(shí)該存儲(chǔ)器是串行輸入模式，從輸入SI取入真隨機(jī)數(shù)，存儲(chǔ)?？刂菩盘?hào)為低電平時(shí)，真隨機(jī)數(shù)發(fā)生電路停止，同時(shí)該存儲(chǔ)器為并行輸出模式，從輸出DT輸出與輸入AD的地址信息對(duì)應(yīng)的存儲(chǔ)器空間中存儲(chǔ)的真隨機(jī)數(shù)。須指出的是，該存儲(chǔ)器的各輸入輸出的意思為，SE是用于切換存儲(chǔ)器的模式的控制輸入，高電平時(shí)為串行輸入模式，低電平時(shí)為并行輸出模式，SI是串行數(shù)據(jù)輸入，CK是取入串行輸入時(shí)的同步信號(hào)輸入，AD是選擇并行輸出模式時(shí)存儲(chǔ)器空間的地址輸入，DT是并行數(shù)據(jù)輸出。
圖22所示的存儲(chǔ)器可以是FIFO(First In First Out先入先出)型存儲(chǔ)器、能同時(shí)進(jìn)行串行輸入和并行輸出的非同步型存儲(chǔ)器。
圖23表示上述圖21所示的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作波形圖。通過(guò)動(dòng)作控制信號(hào)ACT，電路變?yōu)楣ぷ鳡顟B(tài)，通過(guò)N進(jìn)制計(jì)數(shù)器的進(jìn)位信號(hào)CA，移位寄存器進(jìn)行1位的移動(dòng)動(dòng)作，進(jìn)行發(fā)生的真隨機(jī)數(shù)RR的取入。在該實(shí)施例中，通過(guò)0到7構(gòu)成的8次前一個(gè)單位電路群的讀出，能并行輸出由8位構(gòu)成的隨機(jī)數(shù)D0～D7。
圖24表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的一個(gè)實(shí)施例的芯片結(jié)構(gòu)圖。在本實(shí)施例中，由一個(gè)IC構(gòu)成真隨機(jī)數(shù)發(fā)生電路。作為外部端子，由電源端子VCC、VSS、時(shí)鐘輸入端子CLK、動(dòng)作控制信號(hào)RST以及真隨機(jī)數(shù)輸出端子RR構(gòu)成。如上所述，在裝有振蕩器的電路中，省略時(shí)鐘端子CLK。此外，在具有測(cè)試電路的電路中，附加判斷輸出端子、測(cè)試模式輸入端子。判斷輸出端子能共用為隨機(jī)數(shù)輸出端子RR?？梢赃@樣的IC芯片密封在一個(gè)封裝中，可以裝到與其它IC相同的安裝襯底上，密封(多芯片IC)，此外，可以原封不動(dòng)安裝到系統(tǒng)中。
圖25表示本發(fā)明的半導(dǎo)體集成電路器件的一個(gè)實(shí)施例的框圖。本實(shí)施例的各電路模塊按照實(shí)際的半導(dǎo)體襯底上的幾何學(xué)的電路配置描繪。本實(shí)施例的半導(dǎo)體集成電路器件雖未特別限制，但是是組合多個(gè)電路功能塊，并具有特定的信號(hào)處理功能的半導(dǎo)體集成電路器件。在具有這樣的電路模塊的半導(dǎo)體集成電路器件中裝載真隨機(jī)數(shù)發(fā)生電路。真隨機(jī)數(shù)發(fā)生電路所需要的時(shí)鐘，使用該半導(dǎo)體集成電路器件中設(shè)置的時(shí)鐘發(fā)生電路形成的時(shí)鐘，或者接受從外部端子提供的時(shí)鐘并使用該時(shí)鐘。此外，如圖19和圖21的真隨機(jī)數(shù)發(fā)生電路那樣，在具有振蕩器的電路中，不需要提供上述時(shí)鐘。
圖26表示本發(fā)明的半導(dǎo)體集成電路器件的另一個(gè)實(shí)施例的框圖。本實(shí)施例的各電路模塊也按照實(shí)際的半導(dǎo)體襯底上的幾何學(xué)的電路配置描繪。本實(shí)施例面向以MPU(微處理器)為中心的單片微型計(jì)算機(jī)。在該微型計(jì)算機(jī)中，在總線BUS(地址總線、數(shù)據(jù)總線和控制總線)上，除了上述MPU，還連接RAM(隨機(jī)存儲(chǔ)器)、ROM(只讀存儲(chǔ)器)、DMAC(直接存儲(chǔ)器訪問(wèn)控制器)、TIM(定時(shí)器)、ADC(模擬數(shù)字控制器)、DAC(數(shù)字模擬轉(zhuǎn)換器)、上述真隨機(jī)數(shù)發(fā)生電路。
本發(fā)明的真隨機(jī)數(shù)發(fā)生電路全部只由標(biāo)準(zhǔn)CMOS邏輯電路實(shí)現(xiàn)。這能減輕復(fù)雜的模擬電路設(shè)計(jì)和LSI安裝所需的工作，降低產(chǎn)品的價(jià)格，有助于提高可靠性。此外，針對(duì)作為安全問(wèn)題上最大的課題的開(kāi)裂，能提供牢固的模塊。這是因?yàn)橥ㄟ^(guò)只用標(biāo)準(zhǔn)邏輯電路構(gòu)成，能取得在LSI中從攻擊的目標(biāo)逃脫的迷彩(隱形)效果。使用模擬電路時(shí)，在電路圖案中沒(méi)有特征，而其如上所述，通過(guò)總線BUS取出隨機(jī)數(shù)時(shí)，能進(jìn)一步提高上述的迷彩(隱形)效果。
圖27表示本發(fā)明的真隨機(jī)數(shù)發(fā)生電路的另一實(shí)施例的結(jié)構(gòu)圖。圖27(a)表示電路模塊結(jié)構(gòu)，圖27(b)表示布局結(jié)構(gòu)。在本實(shí)施例中，設(shè)置n個(gè)圖7所示的真隨機(jī)數(shù)發(fā)生電路。即設(shè)置0～n-1構(gòu)成的n個(gè)真隨機(jī)數(shù)發(fā)生電路，各自的輸出信號(hào)R0、R1～Rn-1通過(guò)多路復(fù)用器MUX，選擇一個(gè)信號(hào)，作為真隨機(jī)數(shù)RM輸出。
如圖27(b)的布局結(jié)構(gòu)所示，通過(guò)夾著多路復(fù)用器，在其上下設(shè)置真隨機(jī)數(shù)發(fā)生電路，能高效地進(jìn)行電路配置。在相同圖中，真隨機(jī)數(shù)發(fā)生電路中的一個(gè)電路模塊表示上述一個(gè)單位電路。在該結(jié)構(gòu)中，由2個(gè)真隨機(jī)數(shù)發(fā)生電路夾著的多路復(fù)用器可以是二選一那樣的比較簡(jiǎn)單的結(jié)構(gòu)，所以在配置多路復(fù)用器的部分配置上述解碼其等選擇信號(hào)發(fā)生電路。
在本實(shí)施例的真隨機(jī)數(shù)發(fā)生電路中，為了取得隨機(jī)數(shù)R而由n個(gè)單位電路構(gòu)成時(shí)，為了取得1位隨機(jī)數(shù)R，需要得到來(lái)自全部單位電路的輸出信號(hào)，所以需要n個(gè)周期。因此，與取得上述一個(gè)隨機(jī)數(shù)所需要的n個(gè)周期對(duì)應(yīng)，如本實(shí)施例那樣設(shè)置n個(gè)隨機(jī)數(shù)發(fā)生電路時(shí)，能以與時(shí)鐘CLK同步的高頻率發(fā)生隨機(jī)數(shù)。但是，通過(guò)動(dòng)作控制信號(hào)開(kāi)始動(dòng)作時(shí)，需要由n個(gè)周期構(gòu)成的虛擬周期。
圖28表示圖27所示的真隨機(jī)數(shù)發(fā)生電路的動(dòng)作一例的時(shí)序圖。圖27的真隨機(jī)數(shù)發(fā)生電路中，為了最初的隨機(jī)數(shù)發(fā)生電路的讀出，n周期(n時(shí)鐘)后，從各真隨機(jī)數(shù)發(fā)生電路輸出隨機(jī)數(shù)R0～Rn-1，所以通過(guò)多路復(fù)用器MPX，與時(shí)鐘CLK同步，每次選擇一個(gè)，從而如與時(shí)鐘CLK同步的真隨機(jī)數(shù)RM(R0、R1、R2、…、Rn-1、R0’、R1’、R2’…)那樣，取得與時(shí)鐘CLK同步的高比特率的真隨機(jī)數(shù)。
圖29表示應(yīng)用本發(fā)明的IC卡的一個(gè)實(shí)施例的外觀圖。IC卡具有塑料盒構(gòu)成的卡101、裝在該卡101的內(nèi)部的未圖示的單片微型計(jì)算機(jī)構(gòu)成的IC卡用芯片。上述IC卡具有連接在上述IC卡用芯片的外部端子上的多個(gè)接點(diǎn)(電極)102。
多個(gè)接點(diǎn)102是后面根據(jù)圖30說(shuō)明的電源端子VCC、電源基準(zhǔn)電位端子VSS、復(fù)位輸入端子RES、時(shí)鐘端子CLK、數(shù)據(jù)端子I/O-1/IRQ1、I/O-2/IRQ2。IC卡通過(guò)該接點(diǎn)102從未圖示的讀寫器那樣的外部結(jié)合器件接受電源供給，與外部結(jié)合器件之間進(jìn)行數(shù)據(jù)通信。
圖30表示本發(fā)明的裝在IC卡上的IC卡用芯片(微型計(jì)算機(jī))的一個(gè)實(shí)施例的概略框圖。圖30的各電路模塊通過(guò)公開(kāi)的MOS集成電路的制造技術(shù)，未特別限制，但是形成于單晶硅那樣的一個(gè)半導(dǎo)體襯底上。
本發(fā)明的IC卡用芯片的結(jié)構(gòu)基本上是與微型計(jì)算機(jī)相同的結(jié)構(gòu)。該結(jié)構(gòu)由時(shí)鐘發(fā)生電路、中央處理器件(以下稱作CPU)、ROM(ReadOnly memory)、RAM(Random Access Memory)、非易失性存儲(chǔ)器(EEPROM)等存儲(chǔ)器件、進(jìn)行加密和解碼處理的計(jì)算的協(xié)處理器(加密和解碼器件)、輸入輸出端口(I/O端口)構(gòu)成。
時(shí)鐘發(fā)生電路是接受從未圖示的讀寫器(外部結(jié)合器件)通過(guò)圖29的接點(diǎn)102供給的外部時(shí)鐘，形成與該外部時(shí)鐘信號(hào)同步的系統(tǒng)時(shí)鐘信號(hào)，把它提供給芯片內(nèi)部的電路。
CPU是進(jìn)行邏輯運(yùn)算和算術(shù)運(yùn)算的器件，控制系統(tǒng)控制邏輯、隨機(jī)數(shù)發(fā)生器和安全邏輯以及定時(shí)器。RAM、ROM、EEPROM等存儲(chǔ)器件是存儲(chǔ)程序和數(shù)據(jù)的器件。協(xié)處理器由適合于DES加密法的電路構(gòu)成。I/O(輸入輸出)端口是與讀寫器進(jìn)行通信的器件。數(shù)據(jù)總線和地址總線是相互連接各器件的總線。
上述存儲(chǔ)器件中的ROM是存儲(chǔ)內(nèi)容非易失去的固定存儲(chǔ)器，主要是存儲(chǔ)程序的存儲(chǔ)器。易失性存儲(chǔ)器(以下稱作RAM)是能自由置換存儲(chǔ)信息的存儲(chǔ)器，但是如果中斷電源的供給，存儲(chǔ)的內(nèi)容就消失。如果從讀寫器拔出IC卡，電源的供給中斷，所以上述RAM的內(nèi)容不保持。
上述非易失性存儲(chǔ)器(以下稱作EEPROM(Electrical ErasableProgrammable Read Only Memory)是能進(jìn)行內(nèi)容的改寫的非易失性存儲(chǔ)器，其中的信息一旦寫入即使電源的供給停止，也能保存在其內(nèi)部。EEPROM用于存儲(chǔ)時(shí)，需要進(jìn)行改寫，并且即使從讀寫器拔出IC卡，也應(yīng)該保存全部被存入的數(shù)據(jù)。例如把IC卡作為預(yù)付卡使用時(shí)，在每次使用時(shí)改寫預(yù)付的度數(shù)等。這時(shí)的度數(shù)，即使從讀寫器拔出，也需要存儲(chǔ)保持，所以用EEPROM保持。
CPU采用與所謂的微處理器相同的結(jié)構(gòu)。雖然未圖示細(xì)節(jié)，但是在其內(nèi)部具有命令寄存器、把寫入命令寄存器的命令譯碼并且形成各種微處理器命令和控制信號(hào)的微處理器命令ROM、運(yùn)算電路、通用寄存器(RG6)、與內(nèi)部總線BUS結(jié)合的總線驅(qū)動(dòng)器、總線接收器等輸入輸出電路。CPU讀出ROM中存儲(chǔ)的命令，進(jìn)行與該命令對(duì)應(yīng)的動(dòng)作。CPU進(jìn)行如下控制通過(guò)I/O端口輸入的外部數(shù)據(jù)的取入、來(lái)自ROM的命令或命令的執(zhí)行所需要的固定數(shù)據(jù)的讀出、對(duì)于RAM和EEPROM的數(shù)據(jù)寫入和讀出動(dòng)作。
上述CPU接受從時(shí)鐘發(fā)生電路發(fā)生的系統(tǒng)時(shí)鐘信號(hào)，按照根據(jù)系統(tǒng)時(shí)鐘信號(hào)決定的動(dòng)作時(shí)序、周期進(jìn)行工作。CPU內(nèi)部的主要部分由P溝道MOSFET和N溝道MOSFET構(gòu)成的CMOS電路構(gòu)成。雖然未特別限制，但是CPU包含CMOS靜態(tài)觸發(fā)器那樣的可靜態(tài)工作的CMOS靜態(tài)電路，和將對(duì)信號(hào)輸出節(jié)點(diǎn)的預(yù)充電和對(duì)信號(hào)輸出節(jié)點(diǎn)的信號(hào)輸出、與系統(tǒng)時(shí)鐘信號(hào)同步進(jìn)行的CMOS動(dòng)態(tài)電路。
協(xié)處理器在內(nèi)部處理的普通數(shù)據(jù)上附加符號(hào)位，使其具有正/反兩方的狀態(tài)。在加密的反復(fù)運(yùn)算時(shí)，按各符號(hào)隨機(jī)變更數(shù)據(jù)。不受符號(hào)的影響的運(yùn)算(異或)忽略符號(hào)，進(jìn)行運(yùn)算。在受符號(hào)的影響的運(yùn)算(使用變換表的運(yùn)算)中，準(zhǔn)備用于正的運(yùn)算電路和用于負(fù)的運(yùn)算電路，根據(jù)數(shù)據(jù)的符號(hào)，選擇運(yùn)算電路的輸出。
DES(Data Encryption Standard)是廣泛使用的密鑰模塊加密。DES的算法大致能分割為普通數(shù)據(jù)流和密鑰的數(shù)據(jù)流。在普通數(shù)據(jù)流中，進(jìn)行成為IP的轉(zhuǎn)置后(信號(hào)的改變)后，按高位和低位各32位分割數(shù)據(jù)，反復(fù)16次轉(zhuǎn)置和換字處理。最后把高位和低位各32位數(shù)據(jù)合并，進(jìn)行稱作IP-1的轉(zhuǎn)置，取得加密文。
在DES中，能用相同的處理實(shí)現(xiàn)加密和解碼?？墒?，在加密和解碼中，密鑰的調(diào)度不同。關(guān)于密鑰的調(diào)度部分，雖然省略了細(xì)節(jié)，但是根據(jù)密鑰數(shù)據(jù)，對(duì)各段進(jìn)行48位密鑰調(diào)度數(shù)據(jù)的輸出。
在DES算法中，對(duì)于相同的普通文，總進(jìn)行相同的內(nèi)部動(dòng)作。結(jié)果，內(nèi)部信號(hào)依存與輸入信號(hào)變化，所以容易進(jìn)行用DPA(DifferentialPower Analysis)法的統(tǒng)計(jì)處理。即在DPA法中，統(tǒng)計(jì)處理功耗電流波形，推測(cè)密鑰，例如應(yīng)用假定為DES的某部分的密鑰，一邊使普通文變化，一邊測(cè)定功耗電流波形，統(tǒng)計(jì)。一邊使密鑰進(jìn)行各種變化，一邊反復(fù)該作業(yè)，當(dāng)正確的密鑰時(shí)，電流波形表現(xiàn)大的峰值。
作為基于上述DPA的對(duì)于DES解碼的對(duì)策的例子，有特開(kāi)2000-066585號(hào)公報(bào)。在該公報(bào)中記載的技術(shù)中，設(shè)置掩碼a的圖案、位翻轉(zhuǎn)的掩碼圖案對(duì)，每次進(jìn)行加密時(shí)，通過(guò)開(kāi)關(guān)選擇該對(duì)的一方，屏蔽依存于器件內(nèi)部的普通文的位，輸出加密文之前，從加密文除去掩碼a的影響。
雖然已經(jīng)說(shuō)明了為了防止基于DPA的解碼，需要上述掩碼不偏向于特定的圖案，但是為了無(wú)論怎樣，對(duì)多位的圖案都不偏向，利用由隨機(jī)數(shù)發(fā)生器發(fā)生的隨機(jī)數(shù)。
圖31表示應(yīng)用本發(fā)明的非接觸IC卡的一個(gè)實(shí)施例的框圖。對(duì)于非接觸IC卡，也設(shè)置作為外部器件而設(shè)置的讀寫器件的線圈(天線)。裝在非接觸IC卡上的LSI除了圖示的模塊，還設(shè)置存儲(chǔ)器和微型計(jì)算機(jī)等功能塊，但是把它們表示為邏輯電路和非易失性存儲(chǔ)器。構(gòu)成上述LSI的各模塊的電路元件雖然未特別限制，但是通過(guò)公開(kāi)的MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管。在本說(shuō)明書中，為MOSFET，為絕緣柵類型場(chǎng)效應(yīng)晶體管的總稱)集成電路的制造技術(shù)，形成于單晶硅的一個(gè)半導(dǎo)體襯底面上。此外，LSI由給定的保護(hù)膜進(jìn)行積層處理后，裝在成為非接觸IC卡的基體的卡面上，進(jìn)行保護(hù)膜處理。
本實(shí)施例的非接觸IC卡雖然未特別限制，但是為所謂的緊貼類型的非接觸IC卡，具有使用銅箔在卡面上形成線圈狀的受電線圈(卡一側(cè)天線)、通過(guò)給定的布線層與上述受電線圈結(jié)合的LSI。LSI通過(guò)4個(gè)二極管橋接而成的整流電路、使整流電路的整流電壓平滑的平滑電容器、穩(wěn)定化電源電路，形成包含上述邏輯電路和非易失性存儲(chǔ)器的內(nèi)部電路的工作電壓VDD。對(duì)于上述整流電路，實(shí)質(zhì)上并列設(shè)置時(shí)鐘發(fā)生電路、數(shù)據(jù)接收電路和數(shù)據(jù)發(fā)送電路。
由上述二極管橋路構(gòu)成的整流電路通過(guò)與讀寫器件的發(fā)送線圈(天線)的電磁耦合，把作為電源傳遞給非接觸IC卡受電線圈的交流信號(hào)、即載波進(jìn)行整流，把由上述平滑電容器平滑的電壓通過(guò)穩(wěn)壓源發(fā)生直流電源電壓VDD，作為工作電源提供給LSI的各功能塊。電源接通復(fù)位電路檢測(cè)電源電壓VDD的上升，即檢測(cè)與讀寫器件的結(jié)合，為了正常進(jìn)行數(shù)據(jù)的收發(fā)，把邏輯電路的寄存器和鎖存電路復(fù)位。
數(shù)據(jù)接收電路利用調(diào)頻載波、接收、解調(diào)從讀寫器件而傳送的數(shù)據(jù)，作為內(nèi)部輸入數(shù)據(jù)傳遞給LSI的內(nèi)部電路。內(nèi)部電路中形成的輸出數(shù)據(jù)通過(guò)數(shù)據(jù)發(fā)送電路，將載波調(diào)頻，并傳送給讀寫器件。
上述內(nèi)部電路(邏輯電路)和數(shù)據(jù)接收電路以及數(shù)據(jù)發(fā)送電路中，除了上述工作電壓VDD，為了動(dòng)作序列控制和信號(hào)的收發(fā)，還需要時(shí)鐘信號(hào)。在本實(shí)施例中，通過(guò)時(shí)鐘發(fā)生電路，使上述交流信號(hào)變?yōu)槊}沖信號(hào)，發(fā)生時(shí)鐘信號(hào)。在邏輯電路部設(shè)置隨機(jī)數(shù)發(fā)生器，使用與外部的數(shù)據(jù)發(fā)送和數(shù)據(jù)接收有關(guān)的隨機(jī)數(shù)。
在上述非接觸IC卡中，直流電源電壓VDD的電流供給能力小，所以需要隨機(jī)數(shù)發(fā)生器的耗電也小。上述隨機(jī)數(shù)發(fā)生器因?yàn)槭鞘箚挝浑娐芬来喂ぷ?，所以能減小耗電。因此，本實(shí)施例的隨機(jī)數(shù)發(fā)生器適合裝在上述非接觸IC上。
圖32表示本發(fā)明的隨機(jī)數(shù)發(fā)生電路發(fā)生的隨機(jī)數(shù)的隨機(jī)數(shù)2維分布圖。在圖32中，與點(diǎn)的白和黑對(duì)應(yīng)，表示200×200位的隨機(jī)數(shù)的0和1。雖然未特別限制，但是在本實(shí)施例中，設(shè)置128個(gè)單位電路(基本電路)，用通常的CMOS工藝構(gòu)成電路。
圖32鑒于圖面生成的原因，是以400dpi用掃描儀讀取顯示隨機(jī)數(shù)2維分布的圖，所以與實(shí)際的隨機(jī)數(shù)2維分布圖有若干不同，但是，表示隨機(jī)數(shù)2維分布，不存在特有的圖案。即表示是高質(zhì)量的隨機(jī)數(shù)。此外，用上述FIPS140-2的隨機(jī)數(shù)檢測(cè)結(jié)果如下所述。1次檢測(cè)中使用的隨機(jī)數(shù)的長(zhǎng)度為20,000位，把它進(jìn)行600次的結(jié)果，全部能通過(guò)該檢測(cè)。
現(xiàn)在加密和安全之所以成為日常的話題是因?yàn)橐蛱鼐W(wǎng)的普及。因特網(wǎng)是連接遠(yuǎn)離的設(shè)備的技術(shù)。在因特網(wǎng)上往來(lái)的數(shù)據(jù)本質(zhì)上通過(guò)第三者擁有的計(jì)算機(jī)和網(wǎng)絡(luò)設(shè)備，所以總擔(dān)心竊聽(tīng)和篡改。為了使因特網(wǎng)變?yōu)槟鼙ＷC安全和隱私的基礎(chǔ)結(jié)構(gòu)，加密和認(rèn)證引人注目。現(xiàn)在、在因特網(wǎng)上，雖然利用了各種安全技術(shù)，但是代表性的技術(shù)有SSL(Secure Socket Layer)和IPsec(Internet Procotol security)技術(shù)。雖然不描述這些技術(shù)的細(xì)節(jié)，但是都需要高質(zhì)量的隨機(jī)數(shù)。IPsec在下一代的因特網(wǎng)技術(shù)即IPv6(Internet Procotol Version6)中作為必要條件而采用。如果IPv6普及，則以個(gè)人擁有的個(gè)人電腦和移動(dòng)電話為首，對(duì)汽車和家電也能分配IP編號(hào)。就需要在這些設(shè)備中容易發(fā)生質(zhì)量高的隨機(jī)數(shù)即真隨機(jī)數(shù)。
如上所述，本發(fā)明的真隨機(jī)數(shù)發(fā)生電路全部只由標(biāo)準(zhǔn)CMOS邏輯電路實(shí)現(xiàn)。這能減輕復(fù)雜的模擬電路設(shè)計(jì)和LSI安裝所需的負(fù)載，降低產(chǎn)品的價(jià)格，有助于提高可靠性。
圖34表示本發(fā)明的裝在半導(dǎo)體集成電路器件中的真隨機(jī)數(shù)發(fā)生電路的圖1所示的基本概念的應(yīng)用概念的電路圖。在圖1中，真隨機(jī)數(shù)是多個(gè)構(gòu)成的各基本電路內(nèi)的INV1和INV2中發(fā)生的電信號(hào)噪聲，但是在圖34中，第一反相電路INV1為公共的，第二反相電路分散到各基本電路中。即只存在1種第一反相電路的邏輯閾值VLT1和各基本電路中的第二反相電路的邏輯閾值VLT2的差極小的組合存在時(shí)，能反映第一反相電路和第二反相電路的電信號(hào)噪聲的影響，取得真隨機(jī)數(shù)。須指出的是，第三反相電路以后的動(dòng)作與上述圖1上述的內(nèi)容相同，所以省略。
圖35表示本發(fā)明的裝在半導(dǎo)體集成電路器件中的真隨機(jī)數(shù)發(fā)生電路的圖34所示的應(yīng)用基本概念的另一應(yīng)用概念的電路圖。在本實(shí)施例中，上述圖34的反相電路INV1～I(xiàn)NV14替換為2輸入的與非(NAND)門電路G1～G14。上述門電路G1中，一個(gè)輸入和輸出結(jié)合。門電路G1的公共化的輸入輸出與基本電路內(nèi)的門電路G02的一個(gè)輸入連接。門電路G02的輸出與門電路G03的一個(gè)輸入連接。門電路G03的輸出與門電路G04的一個(gè)輸入連接。而且，門電路G02～G04的另一個(gè)輸入與電源VDD相連，并總為高電平(邏輯1)。
圖34的反相電路INV1～I(xiàn)NV14能視為上述與非門電路G1～G14那樣的邏輯門電路的一種。即進(jìn)行使輸入信號(hào)翻轉(zhuǎn)的邏輯動(dòng)作。如圖34所示，使用反相電路INV1～I(xiàn)NV4時(shí)，反相電路INV1和INV02，在初級(jí)一側(cè)，在邏輯閾值電壓VLT附近工作，在電源電壓VDD和電路的接地電位之間，流過(guò)直流電流。在本發(fā)明中，如上所述，利用元件的工藝離差引起的邏輯閾值電壓的正態(tài)分布，因此，需要使較多的單位電路工作，所以上述反相電路INV1和INV02中的直流電流在實(shí)現(xiàn)低功耗上可以忽略。
而如本實(shí)施例那樣使用門電路G1～G14時(shí)，各門電路G1～G14在動(dòng)作控制信號(hào)ACT為低電平(邏輯0)那樣的無(wú)效電平時(shí)，門電路G1的輸出無(wú)條件地變?yōu)楦唠娖?邏輯1)，以門電路G1的輸出為輸入的門電路G02的輸出無(wú)條件地變?yōu)榈碗娖?邏輯0)，以門電路G02的輸出為輸入的門電路G03的輸出無(wú)條件地變?yōu)楦唠娖?邏輯1)，以門電路G03的輸出為輸入的門電路G04的輸出無(wú)條件地變?yōu)楦唠娖?邏輯1)，在各門電路G01、G02、G03、G04以及與它等價(jià)的其他基本電路內(nèi)的門電路中也不發(fā)生直流電流。即在本實(shí)施例電路中，在需要隨機(jī)數(shù)的時(shí)刻上，把上述動(dòng)作控制信號(hào)ACT變?yōu)楦唠娖?邏輯1)那樣的有效電平。據(jù)此，各門電路G1～G14進(jìn)行響應(yīng)與上述動(dòng)作控制信號(hào)ACT不同的另一個(gè)輸入信號(hào)，形成翻轉(zhuǎn)信號(hào)那樣的反相電路動(dòng)作。據(jù)此，通過(guò)使上述動(dòng)作控制信號(hào)ACT為高電平，進(jìn)行與圖34的基本電路圖相同的動(dòng)作。
以上，根據(jù)實(shí)施例，具體說(shuō)明本發(fā)明人取得的發(fā)明，但是本發(fā)明并不局限于上述實(shí)施例，在不脫離其宗旨的范圍中當(dāng)然能進(jìn)行各種變更。例如，當(dāng)電阻元件作為對(duì)于構(gòu)成反相電路和門電路的信號(hào)輸入MOSFET的負(fù)載元件時(shí)，與特性離差對(duì)應(yīng)的信息反映電阻元件的特性離差和信號(hào)輸入MOSFET的特性離差。與電阻離差對(duì)應(yīng)的特定信息沒(méi)必要一定只在半導(dǎo)體集成電路器件內(nèi)形成，也能采用通過(guò)外部端子連接的結(jié)構(gòu)?？墒?，在實(shí)現(xiàn)低功耗上，優(yōu)選地使用上述的CMOS門電路。此外，第一反相電路INV1和第二反相電路INV2為了降低耗電電流，替換為上述圖10(b)所示的計(jì)時(shí)反相電路CN，通過(guò)動(dòng)作控制信號(hào)使之有效。
工業(yè)可利用性本發(fā)明可以在內(nèi)置于網(wǎng)絡(luò)設(shè)備、無(wú)線電通信設(shè)備、加密和復(fù)合器件、以及認(rèn)證系統(tǒng)的隨機(jī)數(shù)發(fā)生方法和半導(dǎo)體集成電路器件中廣泛利用；也可以在內(nèi)置于玩具類的機(jī)器人和游戲人物的“個(gè)性因子”和“反復(fù)無(wú)常因子”的隨機(jī)數(shù)的隨機(jī)數(shù)發(fā)生方法中廣泛利用，或在執(zhí)行內(nèi)置于玩具類的機(jī)器人和游戲的人物“個(gè)性因子”和“反復(fù)無(wú)常因子”的隨機(jī)數(shù)的隨機(jī)數(shù)發(fā)生方法的半導(dǎo)體集成電路器件中廣泛利用。
權(quán)利要求
1.一種隨機(jī)數(shù)發(fā)生方法，其特征在于使用多個(gè)單位電路和信號(hào)變化檢測(cè)電路，組合多個(gè)從所述信號(hào)變化檢測(cè)電路輸出的2值信號(hào)，發(fā)生隨機(jī)數(shù)，其中，所述單位電路包括由以彼此相同的制造過(guò)程作為相同形態(tài)形成的第一邏輯電路和第二邏輯電路、將疊加在所述第一邏輯電路和第二邏輯電路的閾值電壓的差電壓上的噪聲放大并形成2值信號(hào)的放大電路，所述信號(hào)變化檢測(cè)電路，響應(yīng)從所述多個(gè)單位電路輸出的多個(gè)2值信號(hào)中的任意一個(gè)信號(hào)的變化，形成輸出信號(hào)。
2.根據(jù)權(quán)利要求1所述的隨機(jī)數(shù)發(fā)生方法，其特征在于所述第一邏輯電路、第二邏輯電路和所述放大電路，由具有第一和第二輸入的邏輯門電路構(gòu)成；對(duì)應(yīng)于所述第一邏輯電路的邏輯門電路的第一輸入與輸出連接；對(duì)應(yīng)于所述第二邏輯電路的邏輯門電路的第一輸入，與所述第一邏輯電路所對(duì)應(yīng)的邏輯門電路的公共連接的輸入和輸出連接；所述放大電路，多個(gè)邏輯門電路的第一輸入和輸出串聯(lián)連接；對(duì)構(gòu)成所述第一邏輯電路、第二邏輯電路以及放大電路的邏輯門電路的第二輸入提供動(dòng)作控制信號(hào)，使所述多個(gè)單位電路為工作狀態(tài)，通過(guò)所述信號(hào)變化檢測(cè)電路發(fā)生隨機(jī)數(shù)。
3.根據(jù)權(quán)利要求2所述的隨機(jī)數(shù)發(fā)生方法，其特征在于與由順序電路形成的動(dòng)作控制信號(hào)對(duì)應(yīng)地，依次使所述多個(gè)單位電路變?yōu)檫x擇狀態(tài)，串行輸出全部單位電路的輸出信號(hào)，由所述信號(hào)變化檢測(cè)電路發(fā)生1位的隨機(jī)數(shù)。
4.根據(jù)權(quán)利要求3所述的隨機(jī)數(shù)發(fā)生方法，其特征在于所述信號(hào)變化檢測(cè)電路，使用接受從所述順序電路串行輸出的輸出信號(hào)和前1個(gè)信號(hào)變化檢測(cè)電路輸出的輸出信號(hào)形成所述隨機(jī)數(shù)的異或電路。
5.根據(jù)權(quán)利要求3所述的隨機(jī)數(shù)發(fā)生方法，其特征在于與所述1位隨機(jī)數(shù)對(duì)應(yīng)的全部單位電路的輸出信號(hào)，也能作為芯片識(shí)別信號(hào)來(lái)利用。
6.根據(jù)權(quán)利要求1所述的隨機(jī)數(shù)發(fā)生方法，其特征在于由所述信號(hào)變化檢測(cè)電路形成的隨機(jī)數(shù)，作為算術(shù)方式的隨機(jī)數(shù)發(fā)生電路的初始值使用；從所述算術(shù)方式的隨機(jī)數(shù)發(fā)生電路發(fā)生隨機(jī)數(shù)。
7.一種隨機(jī)數(shù)發(fā)生方法，其特征在于將從多個(gè)單位電路輸出的多個(gè)位所構(gòu)成的信號(hào)作為初始值傳遞給算術(shù)方式的隨機(jī)數(shù)發(fā)生電路，所述單位電路包括以彼此相同的制造過(guò)程作為相同形態(tài)形成的第一和第二邏輯電路、將疊加在所述第一邏輯電路和第二邏輯電路的閾值電壓的差電壓上的噪聲放大并形成2值信號(hào)的放大電路；從所述算術(shù)方式的隨機(jī)數(shù)發(fā)生電路發(fā)生隨機(jī)數(shù)。
8.一種半導(dǎo)體集成電路器件，其特征在于，包括多個(gè)單位電路，所述單位電路包括以彼此相同的制造過(guò)程作為相同形態(tài)形成的第一和第二邏輯電路、將疊加在所述第一邏輯電路和第二邏輯電路的閾值電壓的差電壓上的噪聲放大并形成2值信號(hào)的放大電路；信號(hào)變化檢測(cè)電路，響應(yīng)從所述多個(gè)單位電路輸出的多個(gè)2值信號(hào)中的任意一個(gè)信號(hào)的變化，形成輸出信號(hào)；根據(jù)從所述信號(hào)變化檢測(cè)電路輸出的2值信號(hào)發(fā)生隨機(jī)數(shù)。
9.根據(jù)權(quán)利要求8所述的半導(dǎo)體集成電路器件，其特征在于所述第一、第二邏輯電路和所述放大電路，由具有第一和第二輸入的邏輯門電路構(gòu)成；對(duì)應(yīng)于所述第一邏輯電路的邏輯門電路的第一輸入和輸出連接；對(duì)應(yīng)于所述第二邏輯電路的邏輯門電路的第一輸入，與所述第一邏輯電路所對(duì)應(yīng)的邏輯門電路的公共連接的輸入和輸出連接；對(duì)所述第一和第二邏輯電路所對(duì)應(yīng)的邏輯門電路的第二輸入，提供動(dòng)作控制信號(hào)；所述放大電路，多個(gè)邏輯門電路的第一輸入和輸出串聯(lián)連接，對(duì)所述放大電路的第二輸入提供所述動(dòng)作控制信號(hào)。
10.根據(jù)權(quán)利要求9所述的半導(dǎo)體集成電路器件，其特征在于與由順序電路形成的動(dòng)作控制信號(hào)對(duì)應(yīng)地，依次使所述多個(gè)單位電路變?yōu)檫x擇狀態(tài)；在所述多個(gè)單位電路的輸出部，設(shè)置所述信號(hào)變化檢測(cè)電路。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路器件，其特征在于所述信號(hào)變化檢測(cè)電路，包含接受從所述順序電路輸出的輸出信號(hào)和前1個(gè)信號(hào)變化檢測(cè)電路輸出的輸出信號(hào)形成所述隨機(jī)數(shù)的異或電路。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路器件，其特征在于所述邏輯門電路是CMOS結(jié)構(gòu)的邏輯門電路，通過(guò)所述動(dòng)作控制信號(hào)使單位電路變?yōu)榉枪ぷ鳡顟B(tài)時(shí)，使下一級(jí)的門電路的P溝道MOSFET為截止?fàn)顟B(tài)。
13.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路器件，其特征在于所述多個(gè)單位電路配置為矩陣；在配置為矩陣的各單位電路的輸入部，設(shè)置具有第一輸入和第二輸入的邏輯門電路，對(duì)第一輸入和第二輸入提供行和列選擇信號(hào)，通過(guò)該輸出，形成使構(gòu)成所述第一邏輯電路和第二邏輯電路的邏輯門電路變?yōu)檫x擇狀態(tài)的動(dòng)作控制信號(hào)；對(duì)構(gòu)成所述各單位電路的放大電路的邏輯門電路的第二輸入，傳遞來(lái)自配置在行方向的前級(jí)的單位電路的輸出信號(hào)，所述放大電路在所述動(dòng)作控制信號(hào)為非選擇狀態(tài)時(shí)，把來(lái)自前級(jí)的單位電路的輸出信號(hào)放大并傳遞。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路器件，其特征在于構(gòu)成所述單位電路的MOSFET的柵極長(zhǎng)度和柵極寬度，比構(gòu)成包含所述信號(hào)變化檢測(cè)電路或順序電路的其他邏輯電路的MOSFET的柵極長(zhǎng)度和柵極寬度大。
15.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路器件，其特征在于所述順序電路包括連續(xù)多次選擇相同的單位電路的測(cè)試模式；在所述測(cè)試模式中，設(shè)置對(duì)從相同的單位電路多次輸出的輸出信號(hào)中形成不同的輸出的單位電路的數(shù)量進(jìn)行計(jì)數(shù)的電路；當(dāng)所述形成不同的輸出信號(hào)的單位電路的數(shù)量為大于等于1時(shí)，將隨機(jī)數(shù)發(fā)生電路判斷為合格品。
全文摘要
一種半導(dǎo)體集成電路器件，包括多個(gè)單位電路和信號(hào)變化檢測(cè)電路，所述單位電路包括以彼此相同的制造過(guò)程作為相同形態(tài)形成的第一和第二邏輯電路、將疊加在所述第一邏輯電路和第二邏輯電路的閾值電壓的差電壓上的噪聲放大并形成2值信號(hào)的放大電路；所述信號(hào)變化檢測(cè)電路，響應(yīng)從所述多個(gè)單位電路輸出的多個(gè)2值信號(hào)中的任意一個(gè)信號(hào)的變化，形成輸出信號(hào)，該器件將多個(gè)從所述信號(hào)變化檢測(cè)電路輸出的2值信號(hào)進(jìn)行組合發(fā)生隨機(jī)數(shù)。
文檔編號(hào)G06F7/58GK1922570SQ20048004163
公開(kāi)日2007年2月28日 申請(qǐng)日期2004年2月12日 優(yōu)先權(quán)日2004年2月12日
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