專利名稱：半導(dǎo)體集成電路及半導(dǎo)體集成電路的設(shè)計(jì)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路及半導(dǎo)體集成電路的設(shè)計(jì)方法，特別涉及具有虛擬電源線的半導(dǎo)體集成電路及半導(dǎo)體集成電路的設(shè)計(jì)方法。
背景技術(shù)：
以往的半導(dǎo)體器件作為驅(qū)動(dòng)組合邏輯電路、及非易失性鎖相電路的電源線，具有虛擬電源線v-Vdd及v-Vss。虛擬電源線v-Vdd及v-Vss分別借助閾值電壓高的MOS場(chǎng)效晶體管(MOSFET)與電源線Vdd及Vss連接。而且，在半導(dǎo)體器件正常工作時(shí)，閾值電壓高的MOSFET導(dǎo)通，v-Vdd及v-Vss的電位分別與Vdd及Vss幾乎一致。
另一方面，半導(dǎo)體器件待機(jī)時(shí)，閾值電壓高的MOSFET截止，切斷從Vdd向v-Vdd的供電及切斷從Vss向v-Vss的供電。通過(guò)這樣，節(jié)省待機(jī)狀態(tài)的功耗。
但是，由于相鄰信號(hào)布線的信號(hào)值從‘0’開(kāi)始上升到‘1’時(shí)的串?dāng)_(crosstalk)，虛擬電源線v-Vss的電位上升。由于虛擬電源線v-Vss的電位上升，組合邏輯電路的輸出信號(hào)從‘1’到‘0’的傳輸時(shí)間的延遲增加。另外，虛擬電源線v-Vdd也由于相鄰信號(hào)布線的信號(hào)值從‘1’開(kāi)始下降到‘0’時(shí)的串?dāng)_(crosstalk)，輸出信號(hào)從‘0’到‘1’的傳輸時(shí)間延遲增加。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體集成電路，包括邏輯電路，連接驅(qū)動(dòng)所述邏輯電路的第1電源線一側(cè)的第1虛擬電源線和第1電源線的第1開(kāi)關(guān)元件(switch cell)，以及連接驅(qū)動(dòng)所述邏輯電路的第2電源線一側(cè)的第2虛擬電源線和第2電源線的第2開(kāi)關(guān)元件；使取決于所述第1電源線一側(cè)的虛擬電源線和所述第1電源線間的電阻和電容之積的時(shí)間常數(shù)保持一定。


圖1為本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的方框圖。
圖2為本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖3為利用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置修改的電路圖例子。
圖4為表示利用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的電路修改方法例子的電路圖。
圖5為表示利用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的電路修改方法其它例子的電路圖。
圖6為表示利用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的電路修改方法又一其它例子的電路圖。
圖7為本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖8為圖7示出的電路圖的一部分。
圖9為本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路圖。
圖10為本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的方框圖。
圖11為說(shuō)明本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的動(dòng)作用的流程圖。
圖12為表示用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置修改后的電路動(dòng)作延遲時(shí)間的示意圖。
圖13為本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的方框圖。
圖14為說(shuō)明本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的動(dòng)作用的流程圖。
圖15A為配置在本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置所用的元件配置區(qū)域的電路的俯視圖。
圖15B為配置在本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置所用的元件配置區(qū)域的電路的方框圖。
圖16為說(shuō)明本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的動(dòng)作用的流程圖。
圖17為利用本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置所設(shè)計(jì)的半導(dǎo)體集成電路的剖視圖。
圖18為利用本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置所設(shè)計(jì)的半導(dǎo)體集成電路的俯視圖。
圖19為本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的方框圖。
圖20為表示利用本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)方法修改的布線配置的俯視圖。
圖21為利用本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)方法對(duì)圖20示出的布線配置修改后的俯視圖。
圖22為說(shuō)明本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置的動(dòng)作用的流程圖。
圖23為本發(fā)明的實(shí)施方式所用的其它電路示例相關(guān)的半導(dǎo)體集成電路的電路圖。
圖24為表示利用本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置對(duì)圖23示出的電路進(jìn)行修改的方法的電路圖。
具體實(shí)施例方式
下面，參照附圖描述本發(fā)明的各實(shí)施例。所有附圖中元件相同或相似部分標(biāo)注相同或相似的標(biāo)號(hào)，并省略或簡(jiǎn)化對(duì)其的說(shuō)明。下面的說(shuō)明中，提出具體的細(xì)節(jié)如具體信號(hào)值來(lái)提供對(duì)本發(fā)明的全面理解。然而，對(duì)本專業(yè)的技術(shù)人員而言顯然不需要這種具體細(xì)節(jié)來(lái)實(shí)踐本發(fā)明。
第1實(shí)施方式如圖1所示，本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路包括由閾值電壓低的晶體管組成的邏輯電路63、連接第1電源線一側(cè)的第1虛擬電源線4和第1電源線(GND)的第1開(kāi)關(guān)元件64、及連接第2電源線一側(cè)的第2虛擬電源線6和第2電源線(VDD)的第2開(kāi)關(guān)元件65。第1虛擬電源線4及第2虛擬電源線6驅(qū)動(dòng)邏輯電路63。第1開(kāi)關(guān)元件64由閾值電壓高的金屬絕緣半導(dǎo)體(MIS)晶體管組成。第2開(kāi)關(guān)元件65由閾值電壓高的MIS晶體管組成。使取決于第1虛擬電源線4和第1電源線(GND)間的電阻和電容之積的時(shí)間常數(shù)保持一定。以后將取決于第1虛擬電源線4和第1電源線(GND)間的電阻和電容之積的時(shí)間常數(shù)稱為‘第1時(shí)間常數(shù)’。
在半導(dǎo)體集成電路正常動(dòng)作的情況下，第1開(kāi)關(guān)元件64及第2開(kāi)關(guān)元件65為導(dǎo)通狀態(tài)。因此，第1虛擬電源線4的電位GND和第2虛擬電源線6的電位VDD幾乎一致，并且由閾值電壓低的晶體管組成的邏輯電路63高速動(dòng)作。
在半導(dǎo)體集成電路待機(jī)狀態(tài)的情況下，第1開(kāi)關(guān)元件64及第2開(kāi)關(guān)元件65為非導(dǎo)通狀態(tài)。因此，切斷從第1電源線向第1虛擬電源線4的饋電、及切斷從第2電源線向第2虛擬電源線6的饋電。最終，能節(jié)省待機(jī)狀態(tài)下的功耗。
這里，為使第1時(shí)間常數(shù)保持一定，第1虛擬電源線4的布線長(zhǎng)度設(shè)計(jì)成一定。例如，按照第1虛擬電源線4的布線長(zhǎng)度不超過(guò)100μm的一定長(zhǎng)度進(jìn)行設(shè)計(jì)。
即使由于與第1虛擬電源線4相鄰沿同一方向延伸的干擾信號(hào)布線2a的信號(hào)電壓躍遷，干擾信號(hào)布線2a和第1虛擬電源線4的電容耦合產(chǎn)生串?dāng)_，第1時(shí)間常數(shù)仍保持一定。因此，盡管第1虛擬電源線4的電位上升，仍能立即回到第1電源線的電位。其結(jié)果，能防止因第1虛擬電源線4的電位變動(dòng)造成的邏輯電路63的信號(hào)延遲。因而，第1虛擬電源線4的布線長(zhǎng)度設(shè)定成串?dāng)_產(chǎn)生的第1虛擬電源線4的電位變化不對(duì)電路動(dòng)作發(fā)生影響的長(zhǎng)度。例如，第1虛擬電源線4的布線長(zhǎng)度可以根據(jù)由于第1虛擬電源線4的電位變化造成的信號(hào)延遲的增加而進(jìn)行設(shè)定。在第1虛擬電源線4的電位變化10％時(shí)半導(dǎo)體集成電路上產(chǎn)生的信號(hào)延遲時(shí)間不能允許的情況下，保持第1時(shí)間常數(shù)使第1虛擬電源線4的電位變化小于等于10％。設(shè)定第1虛擬電源線4的布線長(zhǎng)度使第1時(shí)間常數(shù)滿足上述條件。
圖2為表示利用MIS晶體管5構(gòu)成圖1的第1開(kāi)關(guān)元件64的第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路示例。
圖2所示的電路包括連接第2電源線的p溝道晶體管的MIS晶體管7、連接MIS晶體管7的第2虛擬電源線6、連接第1電源線的n溝道晶體管的MIS晶體管5、連接MIS晶體管5的第1虛擬電源線4、與第1虛擬電源線4和第2虛擬電源線6之間連接的同步電路30a(觸發(fā)器)、接收同步電路30a的輸出的NAND電路31a、接收NAND電路31a輸出的NOT電路33b、接收NOT電路33b的輸出的NAND電路31c、與第1虛擬電源線4相鄰的NOT電路33d、及通過(guò)干擾信號(hào)布線2a接收NOT電路33d的輸出的NOT電路33c。MIS晶體管5及MIS晶體管7以外的電路為了提高動(dòng)作速度可用閾值電壓低的晶體管構(gòu)成。
MIS晶體管5及MIS晶體管7是為了使待機(jī)狀態(tài)下的漏電流減少而用的閾值電壓高的晶體管。另外，第1虛擬電源線4與干擾信號(hào)布線2a并行地相鄰配置。在干擾信號(hào)布線2a和第1虛擬電源線4之間存在大的耦合電容，干擾信號(hào)布線2a的信號(hào)電壓躍遷使連接第1虛擬電源線4的NAND電路31a的信號(hào)延遲變化。
通常，使用仿真器或靜態(tài)時(shí)序·分析器雖也能分析串?dāng)_，但仿真器受計(jì)算機(jī)容量和性能的限制，例如關(guān)鍵路徑·網(wǎng)絡(luò)表中包括數(shù)千個(gè)晶體管和數(shù)十萬(wàn)個(gè)連接電容器。在用仿真器分析這種大容量的網(wǎng)絡(luò)表時(shí)，僅計(jì)算一個(gè)動(dòng)作條件下包括一個(gè)輸入矢量在內(nèi)的一條路徑的結(jié)果就需要數(shù)天時(shí)間。
另外，用時(shí)序分析則要求作各種動(dòng)作條件下的分析。因而，隨著測(cè)定項(xiàng)目變得復(fù)雜，時(shí)序分析需要更多的時(shí)間。另外，用仿真器對(duì)數(shù)百萬(wàn)門(mén)電路規(guī)模的設(shè)計(jì)數(shù)據(jù)進(jìn)行仿真是件不現(xiàn)實(shí)的事。
第1實(shí)施方式中，發(fā)現(xiàn)有與第1虛擬電源線4相鄰并沿相同方向延伸的干擾信號(hào)布線2a，提取與第1虛擬電源線4相關(guān)的電路數(shù)據(jù)，分析半導(dǎo)體集成電路的串?dāng)_。
例如，提取MIS晶體管5、第1虛擬電源線4、同步電路30a、NAND電路31a、NOT電路33b、NAND電路31c、MIS晶體管7、第2虛擬電源線6、干擾信號(hào)布線2a、布線電容9、NOT電路33d、NOT電路33c、第1電源線及第2電源線的電路數(shù)據(jù)，合成半導(dǎo)體集成電路。
然后如以下所述，使第1虛擬電源線4產(chǎn)生串?dāng)_。讓MIS晶體管5及MIS晶體管7導(dǎo)通，使同步電路30a、NAND電路31a、31c、NOT電路33b、33c、33d躍遷成動(dòng)作狀態(tài)。另外，使NAND電路31a的輸出信號(hào)從‘1’躍遷至‘0’、使NOT電路33d的輸出信號(hào)從‘0’躍遷至‘1’。結(jié)果，在第1虛擬電源線4上，受干擾信號(hào)布線2a電壓躍遷的影響，產(chǎn)生電位僅從‘0’電平的信號(hào)電壓稍些上升的串?dāng)_。
當(dāng)?shù)?虛擬電源線4上發(fā)生串?dāng)_時(shí)，在NAND電路31a的輸出信號(hào)從‘1’遷至‘0’的階段，由于布線電容9的影響，信號(hào)布線2和GND之間的帶電載流子從信號(hào)布線2通過(guò)NAND電路31a流向第1虛擬電源線4。在布線電容9的帶電載流子流入第1虛擬電源線4的期間，NAND電路31a的輸出信號(hào)下降躍遷時(shí)間延遲，動(dòng)作速度降低。
對(duì)使NAND電路31a的輸出信號(hào)下降躍遷時(shí)間延遲的串?dāng)_進(jìn)行分析的結(jié)果發(fā)現(xiàn)NAND電路31a的信號(hào)延遲時(shí)間延遲大于等于10％。為了制止由于第1虛擬電源線4上產(chǎn)生的串?dāng)_而增大的NAND電路31a的信號(hào)延遲時(shí)間，現(xiàn)利用圖3至圖6舉例說(shuō)明改變第1時(shí)間常數(shù)的方法。
圖3為發(fā)生上述串?dāng)_的電路示例，為具有與NAND電路31a、NOT電路33b、NAND電路31c公共連接的第1虛擬電源線4、及MIS晶體管5的虛擬電源線區(qū)域。
圖4示出的半導(dǎo)體集成電路為圖3示出的NAND電路31a、NOT電路33b、NAND電路31c、及第1虛擬電源線4的布置不變，將MIS晶體管5的柵寬加大修改成導(dǎo)通電阻低的第2MIS晶體管18(n溝道晶體管)的電路修改例子。與MIS晶體管5相比第2MIS晶體管18由于元件面積增大從而能有效地緩解或消除串?dāng)_。
圖5示出的半導(dǎo)體集成電路為圖3示出的NAND電路31a、NOT電路33b、NAND電路31c、及第1虛擬電源線4的布置不變，在第1虛擬電源線4和第1電源線之間連接元件面積、動(dòng)作速度、及柵極閾值電壓和MIS晶體管5相等的MIS晶體管5b的電路修改例子。MIS晶體管5b由于與連接NOT電路33b和NAND電路31c的第1虛擬電源線4的中間點(diǎn)連接，所以能有效地減少由于串?dāng)_造成的第1虛擬電源線4的電位上升。雖然只是MIS晶體管5b的元件面積增大，但能有效地緩解或消除串?dāng)_。
圖6示出的半導(dǎo)體集成電路為圖3示出的NAND電路31a、NOT電路33b、及NAND電路31c的布置不變，將第1虛擬電源線4分成第1虛擬電源線4a及第1虛擬電源線4b的電路修改例子。第1虛擬電源線4a連接NAND電路31a和NOT電路33b、及MIS晶體管5。利用MIS晶體管5導(dǎo)通，第1虛擬電源線4a和第1電源線電連接。第1虛擬電源線4b連接NAND電路31c和MIS晶體管5a。利用與MIS晶體管5同步動(dòng)作的MIS晶體管5a導(dǎo)通，第1虛擬電源線4b和第1電源線GND電連接。
第1虛擬電源線4a與第1虛擬電源線4相比布線長(zhǎng)度短。因此，能有效地緩解或消除串?dāng)_。第1虛擬電源線4b通過(guò)與MIS晶體管5同步動(dòng)作的MIS晶體管5a將眾多的載流子供給NAND電路31c。
圖6表示將第1虛擬電源線4分成第1虛擬電源線4a和第1虛擬電源線4b的例子，但也可以將第1虛擬電源線4分成三根及三根以上。
圖7示出的第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的電路示例中，能適用圖4至圖6示出的電路修改例子。
如圖7所示，在第1電源線(GND)和第1虛擬電源線4之間連接弟1電源線一側(cè)的MIS晶體管5(n溝道晶體管)。MIS晶體管5為了減少待機(jī)狀態(tài)的漏電流，為閾值電壓高的晶體管。
另外，MIS晶體管7(p溝道晶體管)連接第2電源線(VDD)和第2虛擬電源線6。MIS晶體管7為了減少待機(jī)狀態(tài)的漏電流，為閾值電壓高的晶體管。
還配置與第1虛擬電源線4和第2虛擬電源線6之間連接的同步電路30a～30d(觸發(fā)器)、NAND電路31a～31c、AND電路32、NOT電路33a、33b、及NOT電路33c。NOT電路33c配置于NAND電路31b附近。各邏輯門(mén)電路及同步電路為了提高動(dòng)作速度用閾值電壓低的晶體管構(gòu)成。
自時(shí)鐘信號(hào)線1a向同步電路30a～30c供給時(shí)鐘信號(hào)。圖7中，NAND電路31a的輸出通過(guò)信號(hào)布線2連接NOT電路33b的輸入，根據(jù)電路設(shè)計(jì)，其它的邏輯電路及同步電路也能通過(guò)信號(hào)布線2與任意的電路連接。
如7圖所示，第1虛擬電源線4從MIS晶體管5開(kāi)始至NOT電路33a為止的布線長(zhǎng)度最長(zhǎng)，從MIS晶體管5至NAND電路31a為止的布線長(zhǎng)度其次。另外，第1虛擬電源線4存在沿與信號(hào)布線相同方向延伸的部位、和沿與信號(hào)布線正交方向延伸的部位。
第2虛擬電源線6從MIS晶體管7至NAND電路31c為止的布線長(zhǎng)度最長(zhǎng)，從MIS晶體管7至同步電路30b的布線長(zhǎng)度其次。
即第1虛擬電源線4第2虛擬電源線6都有布線長(zhǎng)度變長(zhǎng)的傾向。另外，連接NOT電路33c的輸入級(jí)的干擾信號(hào)布線2a與第1虛擬電源線4的一部分相鄰并沿和第1虛擬電源線4相同的方向延伸。另外，連接NOT電路33a的輸出級(jí)的干擾信號(hào)布線2a與第2虛擬電源線6的一部分相鄰，并沿和第2虛擬電源線6相同的方向延伸。
MIS晶體管5在各邏輯電路及同步電路動(dòng)作時(shí)外加信號(hào)MTE‘1’變成導(dǎo)通狀態(tài)，在各邏輯電路及同步電路待機(jī)時(shí)外加信號(hào)MTE‘0’變成截止?fàn)顟B(tài)。
MIS晶體管7在各邏輯電路及同步電路動(dòng)作時(shí)外加信號(hào)MTE的反相信號(hào)‘0’變成導(dǎo)通狀態(tài)，在各邏輯電路及同步電路待機(jī)時(shí)外加信號(hào)MTE的反相信號(hào)‘1’變成截止?fàn)顟B(tài)。
在第1虛擬電源線4及第2虛擬電源線6上，串?dāng)_將如以后所述地產(chǎn)生。首先使MIS晶體管5、MIS晶體管7導(dǎo)通，NAND電路31a～31c、AND電路32、及NOT電路33a～33c為動(dòng)作狀態(tài)。然后，從邏輯電路NAND31a向信號(hào)布線2傳送信號(hào)，和第1虛擬電源線4相鄰沿同一方向延伸，并連接NOT電路33c輸入的干擾信號(hào)布線2a的信號(hào)電壓從低電平向高電平躍遷。其結(jié)果，在第1虛擬電源線4上產(chǎn)生串?dāng)_，使第1虛擬電源線4的電位上升。
同樣，在和第2虛擬電源線6相鄰沿同一方向延伸，并連接NOT電路33a輸出的干擾信號(hào)布線2a的信號(hào)電壓從高電平向低電平躍遷的時(shí)刻第2虛擬電源線6上產(chǎn)生串?dāng)_，第2虛擬電源線6的電位下降。
圖8為詳細(xì)表示圖7示出的NAND電路31a及NOT電路33b的電路示例。如圖8所示，NAND電路31a將并聯(lián)連接的兩個(gè)p溝道晶體管P01、P02配置在n溝道晶體管的MIS晶體管5和p溝道晶體管的MIS晶體管7之間，通過(guò)在MIS晶體管5一側(cè)插入串聯(lián)連接的兩個(gè)n溝道晶體管N01、N02，從而構(gòu)成具有兩個(gè)輸入端子(A、B)的動(dòng)態(tài)NAND電路。
另外，NOT電路33b的構(gòu)成為連接MIS晶體管7的p溝道晶體管P03和連接MIS晶體管5的n溝道晶體管N03串聯(lián)連接。NOT電路33b為反相器，該反相器將p溝道晶體管P03和n溝道晶體管N03的柵極公共連接的接點(diǎn)作為輸入端A、將p溝道晶體管P03和n溝道晶體管N03的連接接點(diǎn)作為輸出端Z。
MIS晶體管5及MIS晶體管7是閾值電壓高的晶體管。NAND電路31a及NOT電路33b由閾值電壓低的晶體管即p溝道晶體管P01、P02、P03、n溝道晶體管N01、N02、N03構(gòu)成。因此，利用多閾值(multithreshold)CMOS電路能使速度降低抑制在最低限度，能構(gòu)成使柵極漏電流、副閾值(Subthreshold)漏電流減少的動(dòng)態(tài)邏輯電路。
如上所述，圖8示出的第1虛擬電源線4及第2虛擬電源線6有比連接輸出Z和輸入A的信號(hào)布線長(zhǎng)的傾向。
能將圖4～6示出的電路修改例子適用于圖9舉例示出的半導(dǎo)體集成電路。圖9示出的電路示例具有配置在輸入級(jí)的同步電路30a、30b、30e和輸出級(jí)的同步電路30c、30d、30f之間的NAND電路31a、31b、31c、AND電路32、NOT電路33a、33b、33c。還有，圖9示出的電路示例有連接第1電源線，信號(hào)MTE輸入柵極的MIS晶體管5；和從第1電源線通過(guò)MIS晶體管5供給眾多載流子的第1虛擬電源線4。
第1虛擬電源線4連接NAND電路31a、31b、31c、及NOT電路33b。NAND電路31a、31c、及NOT電路33b用閾值電壓低的晶體管構(gòu)成，其它的邏輯電路及同步電路用CMOS邏輯的閾值電壓的晶體管構(gòu)成。MIS晶體管5為閾值電壓高的MIS晶體管。
圖9示出的電路例子中，時(shí)鐘信號(hào)從各時(shí)鐘信號(hào)線1a輸入同步電路30a～30f。而且，同步電路30a～30f與時(shí)鐘信號(hào)同步傳送信號(hào)。
例如，讓NAND電路31a接受同步電路30a的輸出信號(hào)，讓NOT電路33b接受NAND電路31a的輸出信號(hào)，讓NAND電路31c接受NOT電路33b的輸出信號(hào)，讓同步電路30f接受NAND電路31c的輸出信號(hào)。同步電路30f和按照以后的時(shí)鐘周期輸入的時(shí)鐘信號(hào)同步，將接到的信號(hào)作為輸出信號(hào)輸出。
第1虛擬電源線4從NAND電路31c長(zhǎng)長(zhǎng)地延伸到最遠(yuǎn)端的NAND電路31a。因此，例如在輸入NOT電路33c的信號(hào)上升的情況下，在第1虛擬電源線4上有可能產(chǎn)生串?dāng)_。
串?dāng)_使關(guān)鍵路徑8上的NAND電路31a的輸出信號(hào)下降躍遷時(shí)間延遲、使NOT電路33b的輸出信號(hào)下降躍遷時(shí)間延遲、使NAND電路31c的輸出信號(hào)下降躍遷時(shí)間延遲。因此，關(guān)鍵路徑8產(chǎn)生由于三個(gè)階段的串?dāng)_造成的傳輸延遲時(shí)間，電路動(dòng)作速度顯著降低。
采用圖10示出的設(shè)計(jì)裝置能設(shè)計(jì)本發(fā)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路。圖10示出的設(shè)計(jì)裝置包括電路數(shù)據(jù)存儲(chǔ)部40、使半導(dǎo)體集成電路產(chǎn)生串?dāng)_的串?dāng)_仿真器41、分析半導(dǎo)體集成電路串?dāng)_的串?dāng)_分析部42、及根據(jù)分析結(jié)果修改第1虛擬電源線4的電路修改部43。電路數(shù)據(jù)存儲(chǔ)部40存儲(chǔ)包括多個(gè)MIS晶體管、布線電容、邏輯電路、虛擬電源線、信號(hào)布線、及干擾信號(hào)布線在內(nèi)的半導(dǎo)體集成電路的電路數(shù)據(jù)。
再有，圖10示出的設(shè)計(jì)裝置25還包括執(zhí)行對(duì)修改布線或晶體管后的半導(dǎo)體集成電路的性能進(jìn)行評(píng)估的性能評(píng)估部44、在設(shè)計(jì)具有所要性能的半導(dǎo)體集成電路時(shí)判定設(shè)計(jì)結(jié)束的設(shè)計(jì)結(jié)束判定部45、及存儲(chǔ)由電路修改部43修改后的電路數(shù)據(jù)的修改電路數(shù)據(jù)存儲(chǔ)部46。
控制部47分別與電路數(shù)據(jù)存儲(chǔ)部40、串?dāng)_仿真器41、串?dāng)_分析部42、電路修改部43、性能評(píng)估部44、設(shè)計(jì)結(jié)束判定部45、及修改電路數(shù)據(jù)存儲(chǔ)部46連接，提供電路設(shè)計(jì)自動(dòng)EDA。
控制部47通過(guò)輸入輸出接口部48與輸入輸出設(shè)計(jì)數(shù)據(jù)、分析數(shù)據(jù)、電路修改指示、性能評(píng)估結(jié)果、修改電路數(shù)據(jù)的輸入部49、及輸出部50連接。這里，輸入部49作為輸入各種信息的手段例如可以采用鍵盤(pán)、鼠標(biāo)、數(shù)字鍵、觸摸屏等作為輸入手段。輸出部50可以采用顯示裝置或打印裝置作為輸出手段。
參照?qǐng)D2、圖10、及圖11的流程圖，說(shuō)明第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)方法。
在圖11示出的步驟ST10中，半導(dǎo)體集成電路的電路數(shù)據(jù)存于圖10示出的電路數(shù)據(jù)存儲(chǔ)部40。
在步驟ST11，串?dāng)_仿真器41參照電路數(shù)據(jù)存儲(chǔ)部40的電路數(shù)據(jù)使和第1虛擬電源線4相鄰沿同一方向延伸的干擾信號(hào)布線2a(參照?qǐng)D2)的信號(hào)電壓躍遷，對(duì)第1虛擬電源線4的串?dāng)_進(jìn)行仿真。
在步驟ST12，串?dāng)_分析部42分析串?dāng)_，分析第1虛擬電源線4的電位上升，形成分析結(jié)果。
在步驟ST13，串?dāng)_分析部42根據(jù)串?dāng)_的分析結(jié)果判定有無(wú)串?dāng)_影響。具體為，在虛擬電源線的電位變化超過(guò)變動(dòng)的閾值時(shí)，判定有串?dāng)_影響存在，‘變動(dòng)的閾值’設(shè)定成即使在產(chǎn)生串?dāng)_的情況下電路也能正常工作。例如，可以根據(jù)第1虛擬電源線4的電位變化造成的半導(dǎo)體集成電路的信號(hào)延遲時(shí)間來(lái)設(shè)定變動(dòng)的閾值。在第1虛擬電源線4的電位變化10％時(shí)，在半導(dǎo)體集成電路上產(chǎn)生的信號(hào)延遲時(shí)間為不能允許的情況下，變動(dòng)的閾值可以作為第1虛擬電源線4的電位的10％來(lái)進(jìn)行設(shè)定。也就是說(shuō)在由于串?dāng)_的產(chǎn)生而引起的第1虛擬電源線4的電位升高大于等于10％的情況下，判定串?dāng)_對(duì)電路工作有影響。在判定串?dāng)_對(duì)電路工作有影響的情況下，特定第1虛擬電源線4及連接第1虛擬電源線4的MIS晶體管5。包括特定好的第1虛擬電源線4及MIS晶體管5的信息在內(nèi)的電路數(shù)據(jù)發(fā)送給電路修改部43。另外，串?dāng)_分析部42在第1虛擬電源線4的電位升高不到10％時(shí)，判定串?dāng)_對(duì)電路工作無(wú)影響，將串?dāng)_仿真器41參照的電路數(shù)據(jù)送性能評(píng)估部44。
在步驟ST14，電路修改部43根據(jù)虛擬電源線及晶體管的信息進(jìn)行電路修改。例如，如圖6所示，將第1虛擬電源線4分成第1虛擬電源線4a和第1虛擬電源線4b?；蛉鐖D4所示，將MIS晶體管5的柵寬加寬修改成導(dǎo)通電阻低的第2MIS晶體管18?；蛘呷鐖D5所示，在第1虛擬電源線4和第1電源線之間連接具有和MIS晶體管5相同元件面積、動(dòng)作速度、及閾值電壓的MIS晶體管5b。第1虛擬電源線4的修改及MIS晶體管5的修改可一起進(jìn)行。
在步驟ST15，性能評(píng)估部44對(duì)不受串?dāng)_影響的電路及在步驟ST14修改成免受串?dāng)_影響的電路進(jìn)行性能評(píng)估。例如，采用半導(dǎo)體測(cè)試模塊在計(jì)算機(jī)上評(píng)估電路的電氣特性及動(dòng)作速度。
在步驟ST16，設(shè)計(jì)結(jié)束判定部45根據(jù)性能評(píng)估部44的評(píng)估結(jié)果進(jìn)行結(jié)束判定。具體為，在所評(píng)估的電路性能達(dá)到預(yù)期的性能時(shí)，將半導(dǎo)體集成電路的設(shè)計(jì)數(shù)據(jù)存入修改電路數(shù)據(jù)存儲(chǔ)部46，結(jié)束處理。另一方面，在所評(píng)估的電路性能未達(dá)到預(yù)期的性能時(shí)，在步驟ST17再度設(shè)計(jì)半導(dǎo)體集成電路之后結(jié)束處理。
用第1實(shí)施方式相關(guān)的半導(dǎo)體集成電路設(shè)計(jì)方法，通過(guò)分割第1虛擬電源線4使每一根第1虛擬電源線4的長(zhǎng)度縮短，改善NAND電路31e的信號(hào)延遲時(shí)間。改進(jìn)后的例子示于圖12。
圖12為表示串?dāng)_分析部42的分析結(jié)果圖。橫軸表示虛擬電源線的布線長(zhǎng)度L、縱軸表示NAND電路31a的信號(hào)延遲D。在采用布線長(zhǎng)度200μm的第1虛擬電源線4的NAND電路31a中，用實(shí)線表示的仿真結(jié)果67和虛線27相交的點(diǎn)29處的信號(hào)延遲為1.15。即在第1虛擬電源線4的布線長(zhǎng)度變長(zhǎng)的情況下，相對(duì)于NAND電路31a信號(hào)延遲不產(chǎn)生增加的理想值，點(diǎn)29處的信號(hào)延遲D增加15％。
另一方面，布線長(zhǎng)度100μm的第1虛擬電源線4仿真結(jié)果67和虛線26交叉的點(diǎn)28處的信號(hào)延遲D為1.05。對(duì)于理想值68的‘1’產(chǎn)生增加5％的信號(hào)延遲。但點(diǎn)28處的信號(hào)延遲D的增加率小于等于點(diǎn)29處的信號(hào)延遲D的增加率的一半。也就是說(shuō)，第1虛擬電源線4的布線長(zhǎng)度越短越能有效地防止串?dāng)_。
以上的說(shuō)明中，雖然對(duì)減少第1虛擬電源線4上產(chǎn)生的串?dāng)_影響的方法作了說(shuō)明，但同樣也能減少第2虛擬電源線6上產(chǎn)生的串?dāng)_影響。即，如圖7所示，修改和第2電源線(VDD)及第2虛擬電源線6連接的MIS晶體管7、以及第2虛擬電源線6。例如將第2虛擬電源線6分成第2虛擬電源線6a及第2虛擬電源線6b?；蚣訉扢IS晶體管7的柵寬?；蛟诘?虛擬電源線6和第2電源線之間接具有和MIS晶體管7相同元件面積、動(dòng)作速度、及閾值電壓的MIS晶體管。第2虛擬電源線6的修正及MIS晶體管7的修正可一起進(jìn)行。其結(jié)果，使取決于第2虛擬電源線6和第2電源線(VDD)間電阻和電容之積的時(shí)間常數(shù)保持一定。
另外，邏輯電路并不限于用多閾值晶體管構(gòu)成的CMOS電路，可以以用p溝道晶體管構(gòu)成的電路或用n溝道晶體管構(gòu)成的電路作為對(duì)象。
本發(fā)明的實(shí)施方式中，在數(shù)百萬(wàn)門(mén)規(guī)模的半導(dǎo)體集成電路設(shè)計(jì)工作中邏輯電路及同步電路的布置固定后就分析串?dāng)_。然后，通過(guò)只對(duì)虛擬電源線或連接虛擬電源線的MIS晶體管進(jìn)行修改，就能減少邏輯電路的信號(hào)延遲。其結(jié)果，通過(guò)1次或幾次判定電路設(shè)計(jì)結(jié)束，從而半導(dǎo)體產(chǎn)品能盡快投入市場(chǎng)。
第2實(shí)施方式采用圖13示出的半導(dǎo)體集成電路的設(shè)計(jì)裝置25設(shè)計(jì)本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路。圖13示出的設(shè)計(jì)裝置25包括邏輯元件配置部51、時(shí)鐘布線配置部52、布線配置部53、及性能評(píng)估部44。邏輯元件配置部51在元件配置區(qū)域配置多閾值元件。時(shí)鐘布線配置部52配置時(shí)鐘信號(hào)線。布線配置部53在元件能布線的區(qū)域配置虛擬電源線及同步電路的信號(hào)布線。性能評(píng)估部44根據(jù)由邏輯元件配置部51、時(shí)鐘布線配置部52、及布線配置部53生成的半導(dǎo)體集成電路的電路數(shù)據(jù)評(píng)估電氣特性及動(dòng)作速度。第2實(shí)施方式的說(shuō)明中，關(guān)于和圖10示出的設(shè)計(jì)裝置25共有的設(shè)計(jì)結(jié)束判定部45、電路數(shù)據(jù)存儲(chǔ)部40a、控制部47、輸入輸出接口部48、輸入部49、及輸出部50由于重復(fù)故不再說(shuō)明。
以下參照?qǐng)D13、圖15A、圖15B、及圖14的流程圖舉例說(shuō)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路設(shè)計(jì)方法。
在圖14示出的步驟ST20中，圖13示出的邏輯元件配置部51如圖15A所示，在具有縱向長(zhǎng)度VMAX及橫向長(zhǎng)度HMAX的元件配置區(qū)域35上配置共有第1虛擬電源線4的同步電路30a～30d、NAND電路31b、31c(圖中縮記為‘CEL’)、NOT電路33b(圖中縮記為‘CEL’)、及AND電路32(圖中縮記為‘CEL’)。這里，設(shè)定元件配置區(qū)域35使得元件配置區(qū)域35的縱向長(zhǎng)度VMAX及橫向長(zhǎng)度HMAX之和小于等于第1虛擬電源線4的最大長(zhǎng)度?！摂M電源線的最大長(zhǎng)度’設(shè)定成使半導(dǎo)體集成電路能正常動(dòng)作。即根據(jù)由于串?dāng)_在第1虛擬電源線4上產(chǎn)生的電位變化引起的信號(hào)延遲增加等設(shè)定虛擬電源線的最大長(zhǎng)度。例如，對(duì)于未產(chǎn)生串?dāng)_時(shí)的邏輯電路的信號(hào)延遲D，是串?dāng)_產(chǎn)生時(shí)信號(hào)延遲D的增加率為10％的虛擬電源線的布線長(zhǎng)度。因而，布線長(zhǎng)度100μm時(shí)只要信號(hào)延遲D的增加率為7％，100μm的虛擬電源線就可適用。其結(jié)果，元件配置區(qū)域35提供對(duì)多個(gè)邏輯電路共有的第1虛擬電源線4不產(chǎn)生串?dāng)_影響的、或邏輯電路的信號(hào)延遲不增加的元件配置區(qū)域。
在步驟ST21，如圖15B所示，時(shí)鐘布線配置部52將配置在元件配置區(qū)域35的同步電路30a～30d的時(shí)鐘信號(hào)線1a配置成至各同步電路以前的延遲時(shí)間相等。
在步驟ST22，布線配置部53配置與同步電路30a～30d、NAND電路31b、31c、NOT電路33b、AND電路32連接的第1虛擬電源線4。布線配置部53還進(jìn)行與同步電路30a～30d、NAND電路31b、31c、NOT電路33b、AND電路32互相連接的信號(hào)線的配置，結(jié)束電路布置處理。
第2實(shí)施方式中將縱向長(zhǎng)度VMAX和橫向長(zhǎng)度HMAX之和設(shè)定為第1虛擬電源線4的最大長(zhǎng)度進(jìn)行電路布置處理。因此，用圖14的流程圖示出的半導(dǎo)體集成電路的設(shè)計(jì)方法不會(huì)布置出產(chǎn)生串?dāng)_的過(guò)長(zhǎng)的虛擬電源線。
另外，用圖14的流程圖示出的半導(dǎo)體集成電路的設(shè)計(jì)方法，在時(shí)鐘信號(hào)線1a配置后再配置信號(hào)線或第1虛擬電源線4。因此，能進(jìn)一步減少串?dāng)_的發(fā)生，并提高動(dòng)作速度。
以下，參照?qǐng)D13、圖15A、15B、圖16的流程圖說(shuō)明本發(fā)明第2實(shí)施方式相關(guān)的半導(dǎo)體集成電路設(shè)計(jì)方法的其它例子。
在圖16示出的步驟ST20中，圖13示出的邏輯元件配置部51如圖15A所示，在元件配置區(qū)域35上配置同步電路30a～30d、NAND電路31b、31c、NOT電路33b、及AND電路32。元件配置區(qū)域35具有縱向長(zhǎng)度VMAX和橫向長(zhǎng)度HMAX。
在步驟ST21，時(shí)鐘布線配置部52如圖15B所示，將同步電路30a～30d的時(shí)鐘信號(hào)線1a配置成至各同步電路30a～30d以前的延遲時(shí)間相等。
在步驟ST23，布線配置部53配置與同步電路30a～30d、NAND電路31b、31c、NOT電路33b、及AND電路32互相連接的信號(hào)線。
在步驟ST24，布線配置部53配置與同步電路30a～30d、NAND電路31b、31c、NOT電路33b、及AND電路32連接的第1虛擬電源線4，結(jié)束電路布置處理。
用圖16的流程圖示出的半導(dǎo)體集成電路設(shè)計(jì)方法，一面避開(kāi)時(shí)鐘信號(hào)線1a、及其它信號(hào)布線，一面在最后配置第1虛擬電源線4。因而，和信號(hào)線平行的部分長(zhǎng)，由此，不會(huì)形成串?dāng)_產(chǎn)生可能大的第1虛擬電源線4。沿和信號(hào)布線相同方向延伸的部位少的第1虛擬電源線4的剖視圖示于圖17、俯視圖示于圖18。
如圖17所示，第1虛擬電源線4可形成于第1絕緣層36之下、第1絕緣層36和第2絕緣層37之間、及第2絕緣層37之上，利用通路柱38a～38d電連接。
通路柱38a附近的第2絕緣層37上形成干擾信號(hào)布線2a，通路柱38b附近的第2絕緣層37上形成干擾信號(hào)布線2b。但干擾信號(hào)布線2a、2b因?yàn)椴谎睾偷?虛擬電源線4相同的方向延伸所以串?dāng)_不產(chǎn)生。
如圖17所示，通過(guò)用多層布線形成第1虛擬電源線4能縮短配置在同一層上的部位。其結(jié)果，減少第1虛擬電源線4和其它信號(hào)布線相鄰并平行的幾率。也就是說(shuō)，多層形式的第1虛擬電源線4能有效地防止串?dāng)_。
圖18為圖17所示的第1虛擬電源線4和干擾信號(hào)布線2a、2b的布線布置俯視圖。在第2絕緣層37上沿上下方向平行配置干擾信號(hào)布線2a、2b。再隔著干擾信號(hào)布線2a、2b在第2絕緣層37上配置部分第1虛擬電源線4，通路柱38a設(shè)置在第2絕緣層37上配置的第1虛擬電源線4的一端端部，通路柱38b設(shè)置在另一端端部。
第2絕緣層37上與干擾信號(hào)布線2a、2b平行部分的第1虛擬電源線4的長(zhǎng)度即串?dāng)_區(qū)域39縱向長(zhǎng)度比最大虛擬電源線長(zhǎng)度短。即由于第1虛擬電源線4與干擾信號(hào)布線2a、2b相鄰沿同一方向延伸的長(zhǎng)度短，故能有效防止串?dāng)_。
第2絕緣層37以下的一層上，配置在第1絕緣層36和第2絕緣層37之間的第1虛擬電源線4與通路柱38a的下部連接，從通路柱38b的下部沿橫向一直延伸到通路柱38c的上部。配置在第1絕緣層36之下的第1虛擬電源線4沿縱向從通路柱38c的下部一直延伸到38d的下部。配置在第1絕緣層36和第2絕緣層37之間的第1虛擬電源線4沿橫向從通路柱38d的上部一直延伸到通路柱38e的上部。配置在第1絕緣層36之下的第1虛擬電源線4沿縱向從通路柱38e的下部一直延伸到通路柱38f的下部。第2絕緣層37之下的層由于虛擬電源線在同一層中平行延伸的距離短，故能有效地防止串?dāng)_。
第3實(shí)施方式如圖19所示，本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)裝置25包括存儲(chǔ)半導(dǎo)體集成電路電路數(shù)據(jù)的電路數(shù)據(jù)存儲(chǔ)部40、與電路數(shù)據(jù)存儲(chǔ)部40連接探索多根虛擬電源線沿同一方向延伸的布線區(qū)域的虛擬電源線探索部55、及再次布線使多根虛擬電源線沿同一方向延伸并互相鄰接的電路修改部43。至于和圖10示出的設(shè)計(jì)裝置25共有的電路數(shù)據(jù)存儲(chǔ)部40、性能評(píng)估部44、設(shè)計(jì)結(jié)束判定部45、修改電路數(shù)據(jù)存儲(chǔ)部46、控制部47、輸入輸出接口部48、輸入部49及輸出部50由于重復(fù)故不再說(shuō)明。
虛擬電源線探索部55讀出電路數(shù)據(jù)存儲(chǔ)部40的電路數(shù)據(jù)，如圖20所示，探索多根第1虛擬電源線4沿同一方向延伸的布線區(qū)域。在圖20示出的布線區(qū)域中信號(hào)布線2和第1虛擬電源線4交替布線沿同一方向延伸。
電路修改部43如圖21所示，再次布線使多根第1虛擬電源線4互相鄰接(以下稱為‘成組設(shè)置’)。例如從圖20示出的上面開(kāi)始將第4層的信號(hào)布線2移到第1層，將第1層的第1虛擬電源線4移到第4層的成組設(shè)置由于不使其它布線移動(dòng)所以是相當(dāng)有效的。因第1虛擬電源線4之間不產(chǎn)生串?dāng)_，故能防止邏輯電路的信號(hào)延遲變化。圖20中，雖然示出與沿同一方向延伸的信號(hào)布線2相鄰隔著第1虛擬電源線4的例子，但也可以將和信號(hào)布線2分開(kāi)配置的第1虛擬電源線4和其它的第1虛擬電源線4成組設(shè)置。
上述說(shuō)明中，雖舉了置換兩根布線的例子，但并不限制成組設(shè)置的信號(hào)布線2及第1虛擬電源線4的根數(shù)。在本發(fā)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)方法中，根據(jù)電路設(shè)計(jì)，也能改變平行延伸的多根第1虛擬電源線4的所有的配置。
以下，參照?qǐng)D19、圖17、及圖22的流程圖說(shuō)明第3實(shí)施方式相關(guān)的半導(dǎo)體集成電路的設(shè)計(jì)方法。
在圖22示出的步驟ST10，將第1虛擬電源線4、信號(hào)布線2的電路數(shù)據(jù)存入圖19示出的電路數(shù)據(jù)存儲(chǔ)部40。
在步驟ST59，虛擬電源線探索部55參照電路數(shù)據(jù)存儲(chǔ)部40的電路數(shù)據(jù)。接著，在步驟ST60，虛擬電源線探索部55探索多根第1虛擬電源線4沿同一方向延伸的布線區(qū)域。
在步驟ST61，虛擬電源線探索部55在存在第1虛擬電源線4被信號(hào)布線2隔著的區(qū)域時(shí)，向電路修改部43發(fā)送多根第1虛擬電源線4沿同一方向延伸的布線區(qū)域的電路數(shù)據(jù)，再轉(zhuǎn)入步驟ST62。另一方面，在第1虛擬電源線4不存在被信號(hào)布線2隔著的區(qū)域時(shí)，結(jié)束處理。
在步驟ST62，電路修改部43再次布線使多根第1虛擬電源線4沿相同方向延伸互相鄰接，處理結(jié)束。
其它的電路例子第1～第3實(shí)施方式中說(shuō)明過(guò)的電路例子雖然使閾值電壓不同的晶體管混裝在一起實(shí)現(xiàn)高速動(dòng)作和降低功耗，但在以下的實(shí)施方式的說(shuō)明中p溝道晶體管及n溝道晶體管不限于多閾值的CMOS，也可以硅氧化膜(SiO2膜)以外的各種有柵極絕緣膜的絕緣柵型晶體管(MIS晶體管)為對(duì)象。尤其是在最小線寬小于等于100nm細(xì)微處理過(guò)的邏輯門(mén)電路中，理想的是采用材料的相對(duì)介電常數(shù)ε比SiO2膜大的MIS晶體管。
以下，作為本發(fā)明的實(shí)施方式示例，利用圖23對(duì)具有以第1導(dǎo)電型的多個(gè)載流子為主電流的第1導(dǎo)電型MIS晶體管、和以與第1導(dǎo)電型相反導(dǎo)電型的第2導(dǎo)電型多個(gè)載流子為主電流的第2導(dǎo)電型MIS晶體管組成的動(dòng)態(tài)邏輯門(mén)電路的半導(dǎo)體集成電路的設(shè)計(jì)裝置。
這里，如果第1導(dǎo)電型的多個(gè)載流子是電子，則以電子為主電流的第1導(dǎo)電型MIS晶體管是n溝道晶體管。這時(shí)，由于與第1導(dǎo)電型相反導(dǎo)電型的第2導(dǎo)電型多個(gè)載流子為空穴，所以，以空穴為主電流的第2MIS晶體管為p溝道晶體管。相反，可知如第1導(dǎo)電型的多個(gè)載流子為空穴，則第1導(dǎo)電型MIS晶體管為p溝道晶體管，第2導(dǎo)電型MIS晶體管為n溝道晶體管。
第1及第2導(dǎo)電型MIS晶體管的副閾值漏電流取決于第1及第2導(dǎo)電型MIS晶體管的閾值。如提高導(dǎo)通截止的閾值則因第1及第2導(dǎo)電型MIS晶體管動(dòng)作速度降低，就犧牲電路的動(dòng)作速度。
動(dòng)態(tài)邏輯電路中存在不需要象預(yù)充電晶體管那樣動(dòng)作速度的部分、判定晶體管、及必須如邏輯功能組件那樣高速動(dòng)作的部分。因此，不要求動(dòng)作速度的MIS晶體管用高的閾值電壓使其動(dòng)作，而要求動(dòng)作速度的MIS晶體管用低的閾值電壓使其動(dòng)作，由于這一點(diǎn)是相當(dāng)有效的，所以能使提高動(dòng)作速度和減少待機(jī)時(shí)副閾值漏電流兩者并存。
圖23示出的半導(dǎo)體集成電路為具有以第1導(dǎo)電型的多個(gè)載流子為主電流的第1導(dǎo)電型MIS晶體管、及以與第1導(dǎo)電型相反導(dǎo)電型的第2導(dǎo)電型的多個(gè)載流子為主電流的第2導(dǎo)電型MIS晶體管組成的動(dòng)態(tài)邏輯門(mén)電路的邏輯電路。動(dòng)態(tài)邏輯門(mén)電路包括由第1導(dǎo)電型MIS晶體管組成的nMOS邏輯功能組件56、由第1導(dǎo)電型MIS晶體管組成的NOT電路33d及33c、MIS晶體管5、MIS晶體管7、和nMOS邏輯功能組件56及MIS晶體管7連接的第2虛擬電源線6、及干擾信號(hào)布線2a。MIS晶體管5為將第1導(dǎo)電型的多個(gè)載流子從第1電源線GND供給nMOS邏輯功能組件56的第1導(dǎo)電型MIS晶體管。MIS晶體管7為從nMOS晶體管邏輯功能組件56將第1導(dǎo)電型多個(gè)載流子抽拉給第2電源線VDD一側(cè)的閾值電壓高的第2導(dǎo)電型MIS晶體管。干擾信號(hào)布線2a和第2虛擬電源線6相鄰沿同一方向延伸，傳輸從NOT電路33d向NOT電路33c輸出的信號(hào)。
由于第2虛擬電源線6寄生電阻的原因，與第2虛擬電源線6相鄰沿同一方向延伸的干擾信號(hào)布線2a的電壓躍遷，造成供給nMOS邏輯功能組件56的電壓降低。這一電壓降低稱為IR(電壓)降。由于IR降使nMOS邏輯功能組件56產(chǎn)生時(shí)序延遲，成為工作失常的原因。
因第2虛擬電源線6電壓降引起nMOS邏輯功能組件56時(shí)序延遲在一般的設(shè)計(jì)規(guī)范中，可以設(shè)定成將電壓降限制在10％。只有10％的電壓降nMOS邏輯功能組件56的時(shí)序延遲才有某種程度的增加。因此，分析產(chǎn)生超過(guò)10％電壓降的串?dāng)_，修改第2電源線VDD一側(cè)的電路，使nMOS邏輯功能組件56的延遲減少。
另外，其它的電路例子中，在MIS晶體管7導(dǎo)通的狀態(tài)下，NOT電路33d的輸出電壓從‘1’躍遷至‘0’時(shí)，產(chǎn)生使與干擾信號(hào)布線2a相鄰的第2虛擬電源線6的電位下降的串?dāng)_，nMOS邏輯功能組件56產(chǎn)生動(dòng)作延遲。
串?dāng)_仿真器41(參照?qǐng)D10)對(duì)伴隨nMOS邏輯功能組件56動(dòng)作延遲的串?dāng)_進(jìn)行仿真。而且串?dāng)_分析部42在把第2虛擬電源線6的IR降也考慮在內(nèi)的電位變動(dòng)超過(guò)10％的情況下，要求電路修改部43修改半導(dǎo)體集成電路。
電路修改部43如圖24所示，在第2虛擬電源線6和第2電源線VDD之間配置由閾值電壓高的第2導(dǎo)電型MIS晶體管組成的MIS晶體管7a。其結(jié)果，第2虛擬電源線6和第2電源線VDD之間的電阻減少，能在短時(shí)間內(nèi)從nMOS邏輯功能組件抽拉第1導(dǎo)電型的多個(gè)載流子。
圖24示出的動(dòng)態(tài)邏輯門(mén)電路中，稱MIS晶體管7、7a為‘預(yù)充電用晶體管’，第1電源線側(cè)的MIS晶體管5為邏輯評(píng)估用晶體管(判定晶體管)。再有，其它的電路例子相關(guān)的邏輯電路如圖24所示，具有待機(jī)狀態(tài)時(shí)輸出為低電位的時(shí)鐘生成電路57。
由于待機(jī)時(shí)時(shí)鐘生成電路57的輸出為邏輯‘0’故MIS晶體管7、7a處于導(dǎo)通狀態(tài)，MIS晶體管5處于截止?fàn)顟B(tài)，輸出Z為高電位(H)電平。
因而，利用圖24示出的電路示例，能減少干擾信號(hào)布線2a傳輸?shù)腘OT電路33d的下降信號(hào)干擾第2虛擬電源線6電位的串?dāng)_。其結(jié)果，能構(gòu)成nMOS邏輯功能組件56的動(dòng)作速度不降低，減少副閾值漏電流的動(dòng)態(tài)邏輯門(mén)電路。
在第1～第3的實(shí)施方式示出的電路中，采用MISFET作為閾值電壓高的MIS晶體管，采用MIS靜電感應(yīng)晶體管(SIT)作為閾值電壓低的MIS晶體管，也可以將結(jié)構(gòu)做成FET和SIT混裝在單片集成電路上。
如眾所周知的那樣，MISSIT是MISFET的溝道極其短的晶體管。即，可以定義為是一種MISFET的源極區(qū)域—漏極區(qū)域間溝道短到脈動(dòng)(panting？punching？)·通過(guò)(through)的程度，而且溝道中存在能用漏極電壓及柵極電壓控制電位勢(shì)壘的元件。
具體為，是一種能用漏極電壓及柵極電壓控制源極·漏極間電位和柵極電壓引起的溝道中的電位的兩維空間中的鞍點(diǎn)(saddlepoint)的電位高度的元件。因此，由于MISSIT的電流電壓特性表示出一種和真空三極管特性同樣的依從指數(shù)函數(shù)規(guī)律的特性，所以也可以是三極管特性的晶體管(MISSIT)和五極管特性的晶體管(MISFET)混裝的邏輯電路。
其它實(shí)施方式在所述實(shí)施方式的說(shuō)明中，列舉了由閾值電壓高的晶體管組成的MIS晶體管連接第1電源線GND及第2電源線VDD，并用由閾值電壓低的晶體管組成的MIS晶體管構(gòu)成NAND電路、AND電路、NOT電路的動(dòng)態(tài)邏輯門(mén)電路的例子。但本發(fā)明不限于閾值電壓低的晶體管，用由n溝道晶體管組成的MIS晶體管構(gòu)成的nMOS邏輯功能組件也適用。
只要在本發(fā)明的精神和范圍內(nèi)，本領(lǐng)域的技術(shù)人員當(dāng)然可以對(duì)上述具體描述進(jìn)行種種變化和修改。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，包括邏輯電路，連接驅(qū)動(dòng)所述邏輯電路的第1電源線一側(cè)的第1虛擬電源線和第1電源線的第1開(kāi)關(guān)元件，以及連接驅(qū)動(dòng)所述邏輯電路的第2電源線一側(cè)的第2虛擬電源線和第2電源線的第2開(kāi)關(guān)元件；使取決于所述第1電源線一側(cè)的虛擬電源線和所述第1電源線間的電阻和電容之積的時(shí)間常數(shù)保持一定。
2.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，將所述第1虛擬電源線分成多根虛擬電源線，使所述時(shí)間常數(shù)保持一定。
3.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述第1開(kāi)關(guān)元件由元件面積、動(dòng)作速度、以及閾值電壓相同的多個(gè)晶體管組成。
4.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述第1開(kāi)關(guān)元件及第2開(kāi)關(guān)元件由比構(gòu)成所述邏輯電路的晶體管閾值電壓高的晶體管組成。
5.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，所述第1開(kāi)關(guān)元件及第2開(kāi)關(guān)元件在所述邏輯電路待機(jī)狀態(tài)時(shí)截止。
6.如權(quán)利要求1所述的半導(dǎo)體集成電路，其特征在于，使取決于所述第2虛擬電源線和第2電源線間電阻和電容之積的時(shí)間常數(shù)保持一定。
7.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，將所述第2虛擬電源線分成多根虛擬電源線，使所述時(shí)間常數(shù)保持一定。
8.如權(quán)利要求6所述的半導(dǎo)體集成電路，其特征在于，所述第2開(kāi)關(guān)元件由元件面積、動(dòng)作速度、及閾值電壓相同的多個(gè)晶體管組成。
9.一種用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，包括使與虛擬電源線相鄰并且沿和該虛擬電源線同一方向延伸的干擾信號(hào)布線的信號(hào)電壓躍遷，分析所述虛擬電源線的串?dāng)_；根據(jù)所述串?dāng)_的分析結(jié)果在判定所述半導(dǎo)體集成電路的動(dòng)作受串?dāng)_影響時(shí)，特定與所述虛擬電源線及所述虛擬電源線和電源線間連接的晶體管；根據(jù)所述虛擬電源線及所述晶體管的信息，修改所述半導(dǎo)體集成電路。
10.如權(quán)利要求9所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，所述虛擬電源線的電位變動(dòng)在超過(guò)為使所述半導(dǎo)體集成電路能正常動(dòng)作而設(shè)定的變動(dòng)閾值時(shí)，判定所述半導(dǎo)體集成電路的動(dòng)作受串?dāng)_影響。
11.如權(quán)利要求10所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，根據(jù)由于所述虛擬電源線的電位變動(dòng)造成的信號(hào)延遲增加來(lái)設(shè)定所述變動(dòng)閾值。
12.如權(quán)利要求9所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，所述半導(dǎo)體集成電路的修改是將所述虛擬電源線分成多根虛擬電源線的修改。
13.如權(quán)利要求9所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，所述半導(dǎo)體集成電路的修改是加寬所述晶體管柵寬的修改。
14.如權(quán)利要求9所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，所述半導(dǎo)體集成電路的修改是將具有和所述晶體管相同元件面積、動(dòng)作速度、及閾值電壓的晶體管追加在所述虛擬電源線和所述電源線之間的修改。
15.如權(quán)利要求9所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，還包括評(píng)估修改以后的所述半導(dǎo)體集成電路的特性。
16.一種用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，包括設(shè)定驅(qū)動(dòng)多個(gè)邏輯電路及多個(gè)同步電路的虛擬電源線的最大長(zhǎng)度，在根據(jù)所述虛擬電源線的最大長(zhǎng)度設(shè)定的元件配置區(qū)域中配置所述多個(gè)邏輯電路及所述多個(gè)同步電路，在所述多個(gè)同步電路上配置時(shí)鐘信號(hào)線，以及在所述元件配置區(qū)域上配置與所述多個(gè)同步電路及所述多個(gè)邏輯電路互相連接的信號(hào)布線、及連接所述多個(gè)同步電路及所述多個(gè)邏輯電路的虛擬電源線。
17.如權(quán)利要求16所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，根據(jù)由于串?dāng)_在所述虛擬電源線上產(chǎn)生的電位變動(dòng)引起的信號(hào)延遲增加，設(shè)定所述虛擬電源線的最大長(zhǎng)度。
18.如權(quán)利要求16所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，所述元件配置區(qū)域縱向長(zhǎng)度和橫向長(zhǎng)度之和小于等于所述虛擬電源線的最大長(zhǎng)度。
19.如權(quán)利要求16所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，配置所述虛擬電源線，包括探索多根所述虛擬電源線沿同一方向延伸的布線區(qū)域，以及將多根所述虛擬電源線相互鄰接配置。
20.如權(quán)利要求16所述的用計(jì)算機(jī)實(shí)現(xiàn)半導(dǎo)體集成電路的設(shè)計(jì)方法，其特征在于，在配置好所述信號(hào)布線后，將所述虛擬電源線配置在所述元件配置區(qū)域。
全文摘要
本發(fā)明揭示一種半導(dǎo)體集成電路及半導(dǎo)體集成電路的設(shè)計(jì)方法。這種半導(dǎo)體集成電路，包括邏輯電路，連接驅(qū)動(dòng)所述邏輯電路的第1電源線一側(cè)的第1虛擬電源線和第1電源線的第1開(kāi)關(guān)元件，以及連接驅(qū)動(dòng)所述邏輯電路的第2電源線一側(cè)的第2虛擬電源線和第2電源線的第2開(kāi)關(guān)元件；使取決于所述第1電源線一側(cè)的虛擬電源線和所述第1電源線間的電阻和電容之積的時(shí)間常數(shù)保持一定。
文檔編號(hào)G06F17/50GK1697180SQ200510071410
公開(kāi)日2005年11月16日 申請(qǐng)日期2005年5月13日 優(yōu)先權(quán)日2004年5月13日
發(fā)明者北原健 申請(qǐng)人:株式會(huì)社東芝