專利名稱：高速緩沖存儲器、系統(tǒng)和數(shù)據(jù)存儲方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種存儲多個數(shù)據(jù)處理的數(shù)據(jù)的高速緩沖存儲器、系統(tǒng)和數(shù)據(jù)存儲方法。
背景技術(shù)：
作為為了高速訪問主存儲器、將高速緩沖存儲器分割成塊并再將各個塊分配給不同程序的技術(shù)，例如有專利文獻1。
專利文獻1特開昭62-144257號公報但是，在上述技術(shù)中，因為將程序使用的塊固定，所以即便其它塊中有空區(qū)域，也不能有效利用。并且，在程序間共享數(shù)據(jù)的情況下，由于需要共享程序本身，所以在存在由全部程序所共享的數(shù)據(jù)的情況下，不能存儲在高速緩沖存儲器中，或者，不能向程序分配塊。例如，在系統(tǒng)同時執(zhí)行動態(tài)圖像處理與聲音處理的情況下，為了將聲音處理的數(shù)據(jù)存儲在高速緩沖存儲器中，從高速緩沖存儲器中逐出在動態(tài)圖像處理中還需要滯留在高速緩沖存儲器中之數(shù)據(jù)。結(jié)果，動態(tài)圖像處理的數(shù)據(jù)之高速緩沖存儲器遺漏增加，在規(guī)定時間內(nèi)動態(tài)圖像處理不會結(jié)束。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種在存儲不同種類數(shù)據(jù)的情況下、一個數(shù)據(jù)處理不會對另一數(shù)據(jù)處理造成壞影響的使效率提高的高速緩沖存儲器、系統(tǒng)和數(shù)據(jù)存儲方法。
為了解決上述問題，本發(fā)明的高速緩沖存儲器是一種組相聯(lián)(setassociative)方式的高速緩沖存儲器，其中，具備由保持數(shù)據(jù)與標簽的多個入口構(gòu)成之多個通路(way)；第1保持機構(gòu)，對每個通路保持表示應(yīng)優(yōu)先存儲之數(shù)據(jù)種類的優(yōu)先屬性；第2保持機構(gòu)，配備于多個通路中至少第1通路中，對該通路的每個入口保持表示保持在該入口中的數(shù)據(jù)種類之數(shù)據(jù)屬性；和控制機構(gòu)，優(yōu)先從處理器輸出的數(shù)據(jù)屬性與第1保持機構(gòu)中保持的優(yōu)先屬性一致的通路，執(zhí)行入口的替換控制，該控制機構(gòu)還在高速緩沖存儲器遺漏時，(a)在屬于利用來自處理器的地址選擇的組之入口中第1通路入口中存儲有效的數(shù)據(jù)，(b)該入口的數(shù)據(jù)屬性與來自處理器的數(shù)據(jù)屬性及第1通路的優(yōu)先屬性一致，并且(c)在屬于選擇的所述組之入口中第1通路之外的其它通路之入口中沒有有效數(shù)據(jù)的情況下，在該其它通路的入口中存儲數(shù)據(jù)。
根據(jù)該構(gòu)成，因為在對具有優(yōu)先屬性的數(shù)據(jù)確保通路的同時，通路中的空入口存儲具有其它屬性的數(shù)據(jù)，所以可有效活用高速緩沖存儲器。例如，在存儲不同種類數(shù)據(jù)的情況下，一種數(shù)據(jù)處理不會對另一數(shù)據(jù)處理造成壞影響，從而可使效率提高。若從處理器來看，則在同時執(zhí)行不同數(shù)據(jù)處理的情況下，一個數(shù)據(jù)處理不會對另一數(shù)據(jù)處理造成壞影響，從而可使效率提高。
這里，所述數(shù)據(jù)屬性也可基于程序的處理(process)ID。
根據(jù)該構(gòu)成，可通過使用處理ID來代替原來的數(shù)據(jù)屬性，使系統(tǒng)構(gòu)成簡化。
這里，所述數(shù)據(jù)屬性也可基于地址的上位比特。
根據(jù)該構(gòu)成，盡管上位的比特與數(shù)據(jù)屬性需要事先對應(yīng)，但即便是沒有處理ID的系統(tǒng)也可簡化構(gòu)成。
這里，也可從多個處理器訪問所述高速緩沖存儲器，所述數(shù)據(jù)屬性基于處理器序號。
根據(jù)該構(gòu)成，就多處理器系統(tǒng)而言，可對每個通路設(shè)定應(yīng)優(yōu)先的處理器，可簡化高速緩沖存儲器的管理。
這里，所述第1保持機構(gòu)也可保持多個優(yōu)先屬性。
根據(jù)該構(gòu)成，在對應(yīng)于一個優(yōu)先屬性的處理與對應(yīng)于另一優(yōu)先屬性的處理排他地產(chǎn)生的情況等下，可進一步有效活用高速緩沖存儲器的空入口。
這里，也可以是所述高速緩沖存儲器是指令高速緩沖存儲器，具備無效化機構(gòu)，在處理消失時，對優(yōu)先屬性與該處理處理的數(shù)據(jù)屬性一致之通路，無效化全部入口的數(shù)據(jù)。
根據(jù)該構(gòu)成，因為在處理消失時無效化到此還未被訪問的數(shù)據(jù)(指令)，所以可進一步使利用效率提高。
這里，所述各通路也可具備所述第2保持機構(gòu)。
這里，也可以是所述控制機構(gòu)對每個通路具有判定機構(gòu)，各判定機構(gòu)具備第1判定部，判定屬于利用來自處理器的地址所選擇的組之入口中、對應(yīng)通路之入口的數(shù)據(jù)是否有效；第2判定部，判定在高速緩沖存儲器遺漏時、來自處理器的數(shù)據(jù)屬性、該入口的數(shù)據(jù)屬性、與對應(yīng)通路的優(yōu)先屬性是否一致；和第3判定部，判定屬于所述組的入口中、對應(yīng)的通路之外的其它通路之入口的數(shù)據(jù)是否有效，各判定機構(gòu)在第1判定部判定為有效、第2判定部判定為一致、并且第3判定部判定為無效的情況下，向?qū)?yīng)于由第3判定部判定為無效的入口屬性之通路的判定機構(gòu)輸出委托數(shù)據(jù)存儲的委托信號，在從對應(yīng)于其它通路的判定機構(gòu)輸入委托信號的情況下，在屬于利用來自處理器的地址所選擇的組之入口中、對應(yīng)的通路之入口中存儲數(shù)據(jù)。
另外，本發(fā)明的系統(tǒng)的特征在于具備第1處理器；用于第1處理器的第一1次高速緩沖存儲器；第2處理器；用于第2處理器的第二1次高速緩沖存儲器；和用于第1處理器和第2處理器的2次高速緩沖存儲器，所述第一、第二1次高速緩沖存儲器和2次高速緩沖存儲器分別是上述高速緩沖存儲器。這里，所述2次高速緩沖存儲器中的第1保持機構(gòu)也可保持處理器序號，作為優(yōu)先屬性。
根據(jù)該構(gòu)成，可分階段地實現(xiàn)高速緩沖存儲器，在同時執(zhí)行不同處理的情況下，一個處理不會對另一處理造成壞影響，由此可使效率提高。
另外，本發(fā)明的數(shù)據(jù)存儲方法是一種組相聯(lián)方式的高速緩沖存儲器之數(shù)據(jù)存儲方法，該高速緩沖存儲器具有由保持數(shù)據(jù)與標簽的多個入口構(gòu)成之多個通路(way)；第1保持機構(gòu)，對每個通路保持表示應(yīng)優(yōu)先存儲之數(shù)據(jù)種類的優(yōu)先屬性；第2保持機構(gòu)，配備于多個通路中至少第1通路中，對第1通路的每個入口保持表示保持在該入口中的數(shù)據(jù)種類之數(shù)據(jù)屬性；和控制機構(gòu)，優(yōu)先從處理器輸出的數(shù)據(jù)屬性與第1保持機構(gòu)中保持的優(yōu)先屬性一致的通路，執(zhí)行入口的替換控制，其特征在于具有選擇步驟，在高速緩沖存儲器遺漏時，利用來自處理器的地址來選擇跨過多個通路的入口的組；第1判定步驟，判定屬于選擇的組之入口中、第1通路的入口的數(shù)據(jù)是否有效；第2判定步驟，判定該入口的數(shù)據(jù)屬性、來自處理器的數(shù)據(jù)屬性、與第1通路的優(yōu)先屬性是否一致；第3判定步驟，判定屬于選擇的所述組的入口中、第1通路之外的其它通路之入口的數(shù)據(jù)是否有效；和存儲步驟，在第1判定步驟中判定為有效、第2判定步驟中判定為一致、并且第3判定步驟中判定為無效的情況下，在屬于所述組的入口中第1通路以外的其它通路的入口中存儲數(shù)據(jù)。
根據(jù)該構(gòu)成，由于在對具有優(yōu)先屬性的數(shù)據(jù)確保通路的同時，通路中的空入口存儲具有其它屬性的數(shù)據(jù)，所以可有效活用高速緩沖存儲器。
這里，也可以是所述數(shù)據(jù)屬性包含未用作所述優(yōu)先屬性的第1數(shù)據(jù)屬性，所述數(shù)據(jù)存儲方法還具有如下步驟，即在高速緩沖存儲器遺漏的數(shù)據(jù)之數(shù)據(jù)屬性是第1數(shù)據(jù)屬性的情況下，若屬于選擇步驟中選擇的組之入口中有未存儲有效數(shù)據(jù)的入口，則在該入口中存儲數(shù)據(jù)。
這里，也可以是所述數(shù)據(jù)屬性包含用于在相同通路中共享多種數(shù)據(jù)的第2數(shù)據(jù)屬性，所述數(shù)據(jù)存儲方法還具有如下步驟，即，在處理器的處理消失時，將保持在第1保持部中的優(yōu)先屬性中、表示關(guān)于該處理的數(shù)據(jù)種類之優(yōu)先屬性改寫成第2數(shù)據(jù)屬性。另外，也可以是所述數(shù)據(jù)存儲方法還具有如下步驟，即，在處理器的處理生成時，將保持在第1保持部中的優(yōu)先屬性中、表示第2數(shù)據(jù)屬性之優(yōu)先屬性改寫成表示關(guān)于該處理的數(shù)據(jù)種類之優(yōu)先屬性。
根據(jù)該構(gòu)成，通過對應(yīng)于此時的狀況，動態(tài)地改寫優(yōu)先屬性，可進一步有效利用高速緩沖存儲器，高速緩沖存儲器的擊中率變高。
這里，也可以是所述高速緩沖存儲器是指令高速緩沖存儲器，所述數(shù)據(jù)存儲方法還具有如下步驟，在處理消失時，對優(yōu)先屬性與該處理處理的數(shù)據(jù)屬性一致之通路，無效化全部入口的數(shù)據(jù)。
根據(jù)該構(gòu)成，可期待更高的高速緩沖存儲器利用效率。
發(fā)明效果如上所述，本發(fā)明的高速緩沖存儲器因為在對具有與優(yōu)先屬性相同的數(shù)據(jù)屬性之數(shù)據(jù)確保通路的同時，通路中的空入口存儲其它數(shù)據(jù)屬性的數(shù)據(jù)，所以可有效活用高速緩沖存儲器。例如，在存儲不同種類數(shù)據(jù)的情況下，一種數(shù)據(jù)處理不會對另一數(shù)據(jù)處理造成壞影響，從而可使效率提高。
通過使用處理ID來作為數(shù)據(jù)屬性，可簡化系統(tǒng)構(gòu)成。
通過使用上位地址來作為數(shù)據(jù)屬性，沒有處理ID的系統(tǒng)可簡單實現(xiàn)。
通過使用處理器序號來作為數(shù)據(jù)屬性，可簡單適用于多處理器系統(tǒng)。
另外，即便在數(shù)據(jù)屬性比通路數(shù)量多的情況下，也可按照優(yōu)先屬性來將數(shù)據(jù)存儲在高速緩沖存儲器中，并且，有效利用高速緩沖存儲器的空區(qū)域，可提高高速緩沖存儲器擊中率。
通過改寫優(yōu)先屬性，可進一步有效利用高速緩沖存儲器，高速緩沖存儲器的擊中率變高。


圖1是表示第1實施方式中的系統(tǒng)構(gòu)成的框圖。
圖2是表示高速緩沖存儲器的構(gòu)成框圖。
圖3是表示示出數(shù)據(jù)存儲方法的流程圖的圖。
圖4是表示數(shù)據(jù)存儲方法的圖。
圖5是表示高速緩沖存儲器遺漏產(chǎn)生時的高速緩沖存儲器的各部狀態(tài)的圖。
圖6是表示第2實施方式的系統(tǒng)構(gòu)成的框圖。
圖7是系統(tǒng)的動作圖。
圖8是系統(tǒng)的動作圖。
圖9是系統(tǒng)的動作圖。
圖10是系統(tǒng)的動作圖。
圖11是系統(tǒng)的動作圖。
圖12是系統(tǒng)的動作圖。
圖13是系統(tǒng)的動作圖。
圖14是系統(tǒng)的動作圖。
圖15是系統(tǒng)的動作圖。
圖16是系統(tǒng)的動作圖。
圖17是系統(tǒng)的動作圖。
圖18是系統(tǒng)的動作圖。
圖19是系統(tǒng)的動作圖。
圖20是系統(tǒng)的動作圖。
圖21是表示第3實施方式的系統(tǒng)構(gòu)成的框圖。
圖22是系統(tǒng)的動作圖。
圖23是表示第4實施方式的系統(tǒng)構(gòu)成的框圖。
圖24是系統(tǒng)的動作圖。
圖25是系統(tǒng)的動作圖。
圖26是處理消失時和生成時的機制圖。
符號說明10地址寄存器100、101通路110、120數(shù)據(jù)屬性存儲部111、121廢比特存儲部112、122有效比特存儲部113、123標簽部114、124數(shù)據(jù)部
116、126再填充判定部115、125優(yōu)先屬性存儲部210、220數(shù)據(jù)屬性信號211、221廢比特信號212、222有效比特信號213、223優(yōu)先屬性信號300組索引301數(shù)據(jù)屬性302、303數(shù)據(jù)存儲委托信號1000、1001處理器1002、1003、2002、2003、3002、3003 1次高速緩沖存儲器10042次高速緩沖存儲器1005主存儲器1006數(shù)據(jù)總線1007數(shù)據(jù)屬性信號1008地址總線1010處理ID1011、1021處理器序號1012、1022處理ID信號1013、1023內(nèi)部地址總線1014、1024內(nèi)部數(shù)據(jù)總線4006指令總線4014、4024內(nèi)部指令總線具體實施方式
(第1實施方式)圖1是表示本發(fā)明第1實施方式中的具備高速緩沖存儲器之系統(tǒng)構(gòu)成的框圖。該系統(tǒng)具備兩個處理器1000、1001；兩個1次高速緩沖存儲器1002、1003；一個2次高速緩沖存儲器1004；一個主存儲器1005；數(shù)據(jù)總線1006；特性總線1007；和地址總線1008，具有分層存儲器構(gòu)造。另外，各個處理器1000、1001執(zhí)行多個處理。
處理器1000包含處理(process)ID保持部1010與處理器序號保持部1011。另外，處理器1000與1次高速緩沖存儲器1002利用內(nèi)部數(shù)據(jù)總線1014、內(nèi)部地址總線1013來連接。
處理ID保持部1010保持表示執(zhí)行中的處理的處理ID。該處理ID與地址一起，作為處理ID信號輸入到1次高速緩沖存儲器1002中。
處理器序號保持部1011保持用于識別處理器1000的處理器序號(例如0的值)。該處理器序號與地址一起，作為處理器序號信號，經(jīng)特性總線1007輸入到2次高速緩沖存儲器。
處理器1001也與處理器1000一樣。其中，設(shè)處理器1001的處理器序號為1。
1次高速緩沖存儲器1002、1003、和2次高速緩沖存儲器1004都對每個通路(way)保持優(yōu)先屬性，并將優(yōu)先屬性與數(shù)據(jù)屬性一致的數(shù)據(jù)存儲在通路中。并且，在高速緩沖存儲器1002、1003、1004分別再填充時，如果優(yōu)先屬性與數(shù)據(jù)屬性一致的通路之入口(entry)不空，并且，若優(yōu)先屬性與數(shù)據(jù)屬性不同的通路中的相同組內(nèi)的入口空，則在該入口中存儲數(shù)據(jù)。這里，優(yōu)先屬性和數(shù)據(jù)屬性例如由數(shù)據(jù)或處理的種類(動態(tài)圖像、聲音、通信、靜止圖像、文本等)、處理器ID、處理ID等來指定。
在本實施方式中，設(shè)將1次高速緩沖存儲器1002、1003中的通路0之優(yōu)先屬性設(shè)定成表示動態(tài)圖像數(shù)據(jù)的值0，將通路1中的優(yōu)先屬性設(shè)定成表示聲音數(shù)據(jù)的值1。另外，設(shè)處理器1000、1001分別向1次高速緩沖存儲器1002、1003輸出處理ID，作為數(shù)據(jù)屬性。該處理ID設(shè)為動態(tài)圖像處理用處理為值0，聲音處理用處理為值1。
另外，設(shè)將1次高速緩沖存儲器1004中的通路0的優(yōu)先屬性設(shè)定為作為處理器1000的處理器序號之0，將通路1中的優(yōu)先屬性設(shè)定為作為處理器1001的處理器序號的值1。處理器1000、1001分別向2次高速緩沖存儲器1004輸出處理器序號，作為數(shù)據(jù)屬性。
圖2是表示高速緩沖存儲器的構(gòu)成框圖。該高速緩沖存儲器示出圖1所示的1次高速緩沖存儲器1002、1003、2次高速緩沖存儲器1004各自構(gòu)成的代表。如圖所示，高速緩沖存儲器是組相聯(lián)方式，具備地址寄存器10、和兩個通路100、101(也稱為通路0、通路1)。
地址寄存器10是保持來自處理器的存儲器訪問地址或指令獲取地址的寄存器。如圖所示，按從上位比特開始的順序，訪問地址包含標簽地址TA、組索引SI、字索引WI。例如，設(shè)地址為32比特(A31-A0)，設(shè)標簽地址為21比特(A31-A11)、設(shè)組索引為4比特(A10-A7)，設(shè)字索引為5比特(A6-A2)。
這里，由標簽地址TA和組索引SI特定的存儲器中的塊是再填充(refill)的單位，在存儲于高速緩沖存儲器中的情況下，被稱為線數(shù)據(jù)(line data)或線。線數(shù)據(jù)的大小由組索引的下位的地址比特確定。在組索引之下位的地址比特為7比特(A6-A0)的情況下，線數(shù)據(jù)的大小為128字節(jié)。若設(shè)1字為4字節(jié)，則1線數(shù)據(jù)為32字。
組索引SI指示由跨過兩個通路的兩個入口構(gòu)成的組之一(例如圖2的陰影部分)。在組索引SI為4比特的情況下，該組的數(shù)量為16組。
標簽地址TA指示可映射到一個通路上的存儲器中的區(qū)域(其大小為組數(shù)量×塊)。該區(qū)域的大小也可以是一個通路的大小，由標簽地址之下位的地址比特確定。在標簽地址之下位的地址比特為11比特(A10-A0)的情況下，一個通路的大小為2k字節(jié)。
字索引WI指示構(gòu)成線數(shù)據(jù)的多個字中的1個字。另外，地址寄存器20中的最下位2比特(A1、A0)在字訪問時被忽視。
通路0由多個入口構(gòu)成。
具備存儲數(shù)據(jù)的數(shù)據(jù)部114；將數(shù)據(jù)部114的數(shù)據(jù)地址中的標簽地址部分作為標簽來存儲的標簽部113；存儲數(shù)據(jù)屬性的數(shù)據(jù)屬性存儲部110；表示改寫高速緩沖存儲器的數(shù)據(jù)的廢比特(ダ—テイビツト)存儲部111；表示在數(shù)據(jù)部114中存儲有效數(shù)據(jù)的有效比特存儲部112；保持表示應(yīng)優(yōu)先存儲在通路0中的數(shù)據(jù)屬性之優(yōu)先屬性的優(yōu)先屬性保持部115；和判定是否應(yīng)將數(shù)據(jù)再填充到通路0的入口之再填充判定部116。
同樣，通路1具備存儲數(shù)據(jù)的數(shù)據(jù)部124；存儲數(shù)據(jù)部124的數(shù)據(jù)地址中的標簽地址部分的標簽部123；存儲數(shù)據(jù)屬性的數(shù)據(jù)屬性存儲部120；表示改寫高速緩沖存儲器的數(shù)據(jù)的廢比特存儲部121；表示在數(shù)據(jù)部124中存儲有效數(shù)據(jù)的有效比特存儲部122；保持表示應(yīng)優(yōu)先存儲在通路1中的數(shù)據(jù)屬性之優(yōu)先屬性的優(yōu)先屬性保持部125；和再填充判定部126。
圖中的陰影部分表示由組索引300選擇的組內(nèi)的兩個入口，該入口的值分別作為數(shù)據(jù)屬性信號210、220、廢比特信號211、221、有效比特信號212、222，輸入到再填充判定部116、126中。另外，在處理器1000、1001訪問數(shù)據(jù)時輸出數(shù)據(jù)屬性301。數(shù)據(jù)存儲委托信號303是用于由再填充判定部116委托再填充判定部126在數(shù)據(jù)部124中存儲數(shù)據(jù)的信號。數(shù)據(jù)存儲委托信號302是用于由再填充判定部126委托再填充判定部116在數(shù)據(jù)部114中存儲數(shù)據(jù)的信號。
圖3是表示當產(chǎn)生高速緩沖存儲器遺漏時的本發(fā)明數(shù)據(jù)傳輸方法的流程圖，示出再填充判定部116、126各自的控制流程。下面，在()內(nèi)示出再填充判定部126的情況。
在步驟500中，再填充判定部116(126)比較優(yōu)先屬性部115(125)的值與數(shù)據(jù)屬性301，比較的結(jié)果，在一致的情況下，前進到步驟501，在不一致的情況下，前進到步驟510。
在步驟501中，再填充判定部116(126)判定作為由組索引300選擇的入口之有效比特存儲部的值之有效比特信號212(222)的值是否無效，在無效的情況、即空的情況下，前進到步驟502，在有效的情況、即不空的情況下，前進到步驟503。
在步驟502中，再填充判定部116(126)將數(shù)據(jù)存儲在數(shù)據(jù)部114(124)中。
在步驟503中，再填充判定部116(126)判定作為由組索引300選擇的入口之數(shù)據(jù)屬性存儲部的值之數(shù)據(jù)屬性信號210(220)的值是否與數(shù)據(jù)屬性301的值相等，在相等的情況下，前進到步驟504，在不等的情況下，前進到步驟508。
在步驟504中，再填充判定部116(126)判定其它通路的有效比特信號222(212)是否無效(空)，在無效的情況下，前進到步驟505，在有效的情況下，前進到步驟506。
在步驟505中，再填充判定部116(126)輸出數(shù)據(jù)存儲請求信號303(302)。
在步驟506中，再填充判定部116(126)從高速緩沖存儲器中逐出由自己通路的組索引300選擇的入口之數(shù)據(jù)部114(124)的數(shù)據(jù)。即，若不正常，則寫回到主存儲器1005中。
在步驟507中，再填充判定部116(126)將處理器1000、1001訪問到的數(shù)據(jù)(高速緩沖存儲器遺漏的數(shù)據(jù))存儲在由組索引300選擇的入口之數(shù)據(jù)部114(124)中。
在步驟508中，再填充判定部116(126)從高速緩沖存儲器中逐出由自己通路的組索引300選擇的入口之數(shù)據(jù)部114(124)的數(shù)據(jù)。
在步驟509中，再填充判定部116(126)將處理器1000、1001訪問到的數(shù)據(jù)(高速緩沖存儲器遺漏的數(shù)據(jù))存儲在由組索引300選擇的入口之數(shù)據(jù)部114(124)中。
在步驟510中，再填充判定部116(126)判定是否輸出數(shù)據(jù)存儲請求信號302(303)，在輸出的情況下，前進到步驟511，在未輸出的情況下，前進到步驟512。
在步驟511中，再填充判定部116(126)將處理器1000、1001訪問到的數(shù)據(jù)(高速緩沖存儲器遺漏的數(shù)據(jù))存儲在由組索引300選擇的入口之數(shù)據(jù)部114(124)中。
圖4-圖6表示在1次高速緩沖存儲器1002或1003中產(chǎn)生動態(tài)圖像數(shù)據(jù)高速緩沖存儲器遺漏，在由組索引300選擇的組的兩個入口，在將動態(tài)圖像處理設(shè)為優(yōu)先屬性的通路0之入口中有有效的動態(tài)圖像數(shù)據(jù)，在通路1的入口中沒有有效數(shù)據(jù)的情況。此時，在通路1中存儲高速緩沖存儲器遺漏的數(shù)據(jù)。
圖4示出此時的再填充判定部116的控制狀態(tài)，執(zhí)行粗字和粗線表示的部分。
圖5表示高速緩沖存儲器遺漏產(chǎn)生的瞬間之高速緩沖存儲器各部的狀態(tài)，圖6表示存儲完高速緩沖存儲器遺漏的數(shù)據(jù)之狀態(tài)。
這里，通路1由于優(yōu)先屬性存儲部125的值為聲音處理的值，在數(shù)據(jù)部124中原本存儲聲音數(shù)據(jù)，但由于通過組索引300選擇的入口偶爾未存儲數(shù)據(jù)，所以存儲高速緩沖存儲器遺漏的動態(tài)圖像數(shù)據(jù)。(下面，將‘在通路1的選擇的入口中未存儲數(shù)據(jù)’表現(xiàn)為‘通路1中有空席’)下面，將上述高速緩沖存儲器的操作說明為圖1的系統(tǒng)整體的動作。這里，作為數(shù)據(jù)屬性，有動態(tài)圖像、聲音、共享(通信、靜止圖像)、其它(文本)等4種，盡管對于處理為5種而言，通路數(shù)量僅為兩個，但可知通過動態(tài)改寫這些屬性，可有效活用高速緩沖存儲器。
圖7-圖15表示圖1所示的系統(tǒng)的動作。在這些圖中，數(shù)據(jù)屬性定義1表示用于區(qū)別設(shè)置在2次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案，數(shù)據(jù)屬性定義2表示用于區(qū)別設(shè)置在1次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案。
這里，首先在1次高速緩沖存儲器的通路0之優(yōu)先屬性存儲部中存儲動態(tài)圖像處理，在通路1的優(yōu)先屬性存儲部中存儲聲音處理，在2次高速緩沖存儲器的通路0之優(yōu)先屬性存儲部中存儲處理器序號0，在通路1的優(yōu)先屬性存儲部中存儲處理器序號1。
圖7中，處理器1000執(zhí)行動態(tài)圖像處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟502。
圖8中，處理器1000再次執(zhí)行圖像處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟505和511。就1次高速緩沖存儲器而言，通路1優(yōu)先聲音處理，但因為通路1中有空席，所以存儲動態(tài)圖像處理的數(shù)據(jù)。就2次高速緩沖存儲器而言，通路1優(yōu)先于處理器1001，但因為通路1中有空席，所以存儲處理器1000的數(shù)據(jù)。
圖9中，處理器1執(zhí)行動態(tài)圖像處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。就1次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟502，就2次高速緩沖存儲器而言，執(zhí)行步驟508、509。就2次高速緩沖存儲器而言，由于通路1優(yōu)先于處理器1001，所以逐出之前存儲的處理器100的數(shù)據(jù)。
圖10中，處理器0執(zhí)行聲音處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。就1次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟508、509，就2次高速緩沖存儲器而言，執(zhí)行步驟506、507。逐出設(shè)置于1次高速緩沖存儲器1002的通路1(聲音處理優(yōu)先)中的動態(tài)圖像數(shù)據(jù)，設(shè)置聲音數(shù)據(jù)。
圖11中，處理器1執(zhí)行聲音處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。就1次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟502，就2次高速緩沖存儲器而言，執(zhí)行步驟506、507。
圖12中，處理器0中，動態(tài)圖像處理的處理消失，將通路0的優(yōu)先屬性部變更為共享。圖26示出OS在處理的消失生成時、改寫優(yōu)先屬性部的值之原理。
圖26中，程序a1、a2對應(yīng)于處理A，程序b1、b2對應(yīng)于處理B，程序c1、c2對應(yīng)于處理C。程序a1是用戶準備的程序，是當處理A消失時，設(shè)定、變更或刪除針對分配給處理A的通路之優(yōu)先屬性的程序。程序a2是用戶準備的程序，是當生成處理A時，設(shè)定、變更或刪除針對分配給處理A的通路之優(yōu)先屬性的程序。程序b1、b2、c1、c2就對應(yīng)的處理而言也一樣。OS在處理消失時、生成時，調(diào)用對應(yīng)的程序。圖中，OS使處理A消失，執(zhí)行程序a1，設(shè)定優(yōu)先屬性部的值。例如在圖12的情況等下，程序a1的內(nèi)容是‘將優(yōu)先于消失處理之通路的優(yōu)先屬性部改寫成“共享”’。另外，程序a2的內(nèi)容是‘將優(yōu)先于生成處理之通路的優(yōu)先屬性部改寫成“動態(tài)圖像”’。另外，用戶未必需要準備程序a1、a2雙方，也可僅準備一方。程序b1、b2、c1、c2也一樣。
圖13中，處理器0執(zhí)行通信處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。就1次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟508、509。
圖14中，處理器0執(zhí)行文本顯示，將數(shù)據(jù)存儲在2次高速緩沖存儲器中。但是，由于1次高速緩沖存儲器中沒有空席，所以未存儲。就1次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟512，就2次高速緩沖存儲器而言，執(zhí)行步驟506、507。
圖15中，處理器0按與圖14不同的地址來執(zhí)行文本顯示，將數(shù)據(jù)存儲在2次高速緩沖存儲器中。這次由于1次高速緩沖存儲器中有空席，所以將數(shù)據(jù)存儲在1次高速緩沖存儲器中。就1次高速緩沖存儲器、2次高速緩沖存儲器而言，執(zhí)行圖3的數(shù)據(jù)存儲方法的步驟502。
如上所述，通過對高速緩沖存儲器的每個通路指定優(yōu)先的數(shù)據(jù)屬性，該通路不會被其它屬性的數(shù)據(jù)所占據(jù)，同時，即便優(yōu)先的數(shù)據(jù)屬性是不同的數(shù)據(jù)，只要高速緩沖存儲器中有未存儲數(shù)據(jù)的通路，則允許存儲數(shù)據(jù)，所以可將空區(qū)域有效活用于具有其它屬性的數(shù)據(jù)。
另外，作為數(shù)據(jù)屬性，具備共享及其它，從而即便在數(shù)據(jù)屬性比通路數(shù)量多的情況下，也可按照優(yōu)先屬性來將數(shù)據(jù)存儲在高速緩沖存儲器中，并且有效利用高速緩沖存儲器的空區(qū)域，提高高速緩沖存儲器擊中率。
另外，即便是未被用作優(yōu)先屬性的數(shù)據(jù)屬性之數(shù)據(jù)，只要在屬于選擇步驟中被選擇的組之入口中有未存儲有效數(shù)據(jù)的入口，則將數(shù)據(jù)存儲在該入口中，所以可有效利用。
處理器1000當不必進行動態(tài)圖像處理時，通過將通路0的優(yōu)先屬性改寫成共享，將通路0有效利用于通信處理中。對應(yīng)于此時的狀況，動態(tài)改寫優(yōu)先屬性，從而可進一步有效利用高速緩沖存儲器，高速緩沖存儲器的擊中率變高。
此外，通過使用處理ID來代替原來的數(shù)據(jù)屬性作為數(shù)據(jù)屬性，可簡化系統(tǒng)構(gòu)成，通過使用處理器序號來生成數(shù)據(jù)屬性，可簡化多處理器系統(tǒng)實施本發(fā)明時的2次高速緩沖存儲器的管理。
(第2實施方式)圖16是表示本發(fā)明第2實施方式的系統(tǒng)構(gòu)成的框圖。該圖的系統(tǒng)與圖1相比，不同之處在于具備1次高速緩沖存儲器2002、2003來代替1次高速緩沖存儲器1002、1003。下面，向相同的構(gòu)成要素附加相同符號，所以省略說明，主要說明不同點。
就1次高速緩沖存儲器2002、2003而言，各通路內(nèi)的優(yōu)先屬性存儲部存儲兩個優(yōu)先屬性這點上與圖1不同。由此，可知在保持在優(yōu)先屬性存儲部的兩個優(yōu)先屬性中一個屬性的處理產(chǎn)生與另一屬性的處理排他的情況下，可進一步有效活用高速緩沖存儲器的空區(qū)域。
圖17-20表示圖16的本發(fā)明系統(tǒng)的動作。這里，在1次高速緩沖存儲器的通路0之優(yōu)先屬性存儲部中存儲動態(tài)圖像處理與通信處理，在通路1的優(yōu)先屬性存儲部中存儲聲音處理與靜止圖像處理，在2次高速緩沖存儲器的通路0之優(yōu)先屬性存儲部中存儲處理器序號0，在通路1的優(yōu)先屬性存儲部中存儲處理器序號1。在這些圖中，數(shù)據(jù)屬性定義3表示用于區(qū)別設(shè)置在2次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案，數(shù)據(jù)屬性定義4表示用于區(qū)別設(shè)置在1次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案。
圖17中，處理器1000執(zhí)行動態(tài)圖像處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。
圖18中，處理器1000再次執(zhí)行動態(tài)圖像處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。
圖19中，處理器1000完成動態(tài)圖像處理，開始通信處理。將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。
圖20中，處理器1000再次執(zhí)行通信處理，將數(shù)據(jù)存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。
如上所述，通過在優(yōu)先屬性存儲機構(gòu)中存儲兩個以上優(yōu)先屬性，在一個屬性處理與另一屬性的處理排他地產(chǎn)生的情況下，可進一步有效活用高速緩沖存儲器的空區(qū)域。
(實施方式3)圖21是表示第3實施方式的系統(tǒng)構(gòu)成的框圖。該系統(tǒng)與圖1所示的系統(tǒng)相比，不同之處在于具備1次高速緩沖存儲器3002、3003來代替1次高速緩沖存儲器2002、2003。下面，向相同的構(gòu)成要素附加相同符號，所以省略說明，主要說明不同點。
不同之處在于，1次高速緩沖存儲器3002、3003中的各數(shù)據(jù)屬性存儲部不是以每個入口而是以通路0來僅存儲1個存儲于通路0的入口中的數(shù)據(jù)之數(shù)據(jù)屬性。由此，通路0僅存儲優(yōu)先屬性的數(shù)據(jù)，通路1與第1、第2實施方式一樣，存儲優(yōu)先屬性的數(shù)據(jù)、和在空席情況下不同的優(yōu)先屬性之數(shù)據(jù)。
圖22表示圖21的本發(fā)明的系統(tǒng)狀態(tài)。
圖22中，數(shù)據(jù)屬性定義5表示用于區(qū)別設(shè)置在2次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案，數(shù)據(jù)屬性定義6表示用于區(qū)別設(shè)置在1次高速緩沖存儲器中的數(shù)據(jù)屬性之濃淡處理圖案。
這里，示出僅處理器300動作并經(jīng)過時間后的高速緩沖存儲器的狀態(tài)。在1次高速緩沖存儲器的通路0中設(shè)置動態(tài)圖像數(shù)據(jù)，數(shù)據(jù)連續(xù)。但是，在通路1中，除聲音數(shù)據(jù)外，還設(shè)置共享屬性的數(shù)據(jù)。這是因為聲音數(shù)據(jù)中越是動態(tài)圖像數(shù)據(jù)越?jīng)]有連續(xù)性，所以多少有空區(qū)域，因此可有效利用共享屬性的數(shù)據(jù)。
如上所述，就位于高速緩沖存儲器中的多個通路的一部分而言，對多個入口設(shè)置一個數(shù)據(jù)屬性存儲機構(gòu)，將該機構(gòu)用于數(shù)據(jù)連續(xù)性高的處理，從而可節(jié)約數(shù)據(jù)屬性存儲用的存儲器。
(第4實施方式)圖23是表示第4實施方式的系統(tǒng)構(gòu)成的框圖。這里，將高速緩沖存儲器全部用于指令存儲。該圖的系統(tǒng)與圖1所示系統(tǒng)大致相同，但具有指令總線4006、內(nèi)部指令總線4014、內(nèi)部指令總線4024來代替數(shù)據(jù)總線1006、內(nèi)部數(shù)據(jù)總線1014、內(nèi)部數(shù)據(jù)總線1024。這些總線既可以是與數(shù)據(jù)總線獨立的總線，也可以是與數(shù)據(jù)復用的總線。
圖24-圖25表示圖23所示系統(tǒng)的動作。
圖24中，處理器0執(zhí)行動態(tài)圖像處理、聲音處理、通信，將指令存儲在1次高速緩沖存儲器、2次高速緩沖存儲器中。因為指令的連續(xù)性高，所以在通路0的幾乎都設(shè)置動態(tài)圖像處理的指令。
圖25中，因為動態(tài)圖像處理結(jié)束，所以通路0對每個入口全部無效化，將優(yōu)先屬性存儲部的值變?yōu)楣蚕?。通過一齊無效化有效比特存儲部的值來執(zhí)行高速緩沖存儲器的無效化。圖26中示出OS在生成和消失處理時、執(zhí)行設(shè)定優(yōu)先屬性的程序之原理，但在處理消失時，通過執(zhí)行該程序也可執(zhí)行高速緩沖存儲器的無效化。例如，程序a1在處理A消失時，對于通路0，全部無效化數(shù)據(jù)屬性與消失的處理之優(yōu)先屬性一致的有效比特。
若無效化通路0，則由于動態(tài)圖像處理與通信的指令密集堵在通路0中，所以此后也不可能存儲聲音處理的指令。但是，通過無效化通路0，當之后要將聲音處理的指令存儲在高速緩沖存儲器中時，若未將通信指令存儲在通路0中，則可存儲聲音處理的指令。
如上所述，在是存儲指令的指令高速緩沖存儲器的情況下，由于在處理消失時全部無效化優(yōu)先屬性與消失的處理之屬性一致的通路之有效比特，所以可期待更高的高速緩沖存儲器利用效率。
另外，在上述各實施方式中，使用處理ID來作為1次高速緩沖存儲器的數(shù)據(jù)屬性，但也可代之以地址的上位比特。若可事先設(shè)定成各個數(shù)據(jù)的上位地址不重合，則也可使用地址的上位比特來代替數(shù)據(jù)屬性。此時，沒有處理ID的系統(tǒng)也可實施本發(fā)明。
另外，在各實施方式中，對每個通路設(shè)置優(yōu)先屬性，但也可對每個入口設(shè)置，也可對由多個入口構(gòu)成的組來設(shè)置。
另外，在第3實施方式中，通路0中具備保持一個數(shù)據(jù)屬性的數(shù)據(jù)屬性存儲部，但也可省略該數(shù)據(jù)屬性存儲部。
另外，在各實施方式中，公開了兩個通路組相聯(lián)的高速緩沖存儲器，但通路的數(shù)量不限于兩個。同時，組數(shù)量、線數(shù)據(jù)的大小也可以是別的。
產(chǎn)業(yè)上的可利用性本發(fā)明適用于組相聯(lián)方式的高速緩沖存儲器，例如單片(on chip)高速緩沖存儲器、斷開芯片(off chip)高速緩沖存儲器、數(shù)據(jù)高速緩沖存儲器、指令高速緩沖存儲器等中。另外，本發(fā)明的系統(tǒng)、數(shù)據(jù)存儲方法可適用于處理多種數(shù)據(jù)的裝置、例如執(zhí)行動態(tài)圖像的編碼或解碼之DVD記錄器、數(shù)字電視、機頂盒、便攜電話機、它們的復合設(shè)備等中。
權(quán)利要求
1.一種組相聯(lián)方式的高速緩沖存儲器，其特征在于具備由保持數(shù)據(jù)與標簽的多個入口構(gòu)成的多個通路(way)；第1保持機構(gòu)，對每個通路保持表示應(yīng)優(yōu)先存儲之數(shù)據(jù)種類的優(yōu)先屬性；第2保持機構(gòu)，配備于多個通路中至少第1通路中，對該通路的每個入口保持表示保持在該入口中的數(shù)據(jù)種類之數(shù)據(jù)屬性；和控制機構(gòu)，使從處理器輸出的數(shù)據(jù)屬性與第1保持機構(gòu)中保持的優(yōu)先屬性一致的通路優(yōu)先，執(zhí)行入口的替換控制，所述控制機構(gòu)還在高速緩沖存儲器遺漏時，(a)在屬于通過來自處理器的地址選擇的組之入口中，在第1通路入口中存儲有效的數(shù)據(jù)，(b)該入口的數(shù)據(jù)屬性與來自處理器的數(shù)據(jù)屬性及第1通路的優(yōu)先屬性一致，并且(c)在屬于選擇的所述組之入口中第1通路之外的其它通路之入口中沒有有效數(shù)據(jù)的情況下，在該其它通路的入口中存儲數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于所述數(shù)據(jù)屬性基于程序的處理ID。
3.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于所述數(shù)據(jù)屬性基于地址的上位比特。
4.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于從多個處理器訪問所述高速緩沖存儲器，所述數(shù)據(jù)屬性基于處理器序號。
5.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于所述第1保持機構(gòu)保持多個優(yōu)先屬性。
6.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于所述高速緩沖存儲器是指令高速緩沖存儲器，具備無效化機構(gòu)，在處理消失時，對優(yōu)先屬性與該處理處理的數(shù)據(jù)屬性一致之通路，無效化全部入口的數(shù)據(jù)。
7.根據(jù)權(quán)利要求1所述的高速緩沖存儲器，其特征在于所述第1通路之外的通路還分別具備第2保持機構(gòu)。
8.根據(jù)權(quán)利要求7所述的高速緩沖存儲器，其特征在于所述控制機構(gòu)對每個通路具有判定機構(gòu)，各判定機構(gòu)具備第1判定部，判定屬于利用來自處理器的地址所選擇的組之入口中、對應(yīng)通路之入口的數(shù)據(jù)是否有效；第2判定部，判定在高速緩沖存儲器遺漏時、來自處理器的數(shù)據(jù)屬性、該入口的數(shù)據(jù)屬性、與對應(yīng)通路的優(yōu)先屬性是否一致；和第3判定部，判定屬于所述組的入口中、對應(yīng)的通路之外的其它通路之入口的數(shù)據(jù)是否有效，各判定機構(gòu)在第1判定部判定為有效、第2判定部判定為一致、并且第3判定部判定為無效的情況下，向?qū)?yīng)于由第3判定部判定為無效的入口所屬之通路的判定機構(gòu)輸出委托數(shù)據(jù)存儲的委托信號，在從對應(yīng)于其它通路的判定機構(gòu)輸入委托信號的情況下，在屬于通過來自處理器的地址所選擇的組之入口中、對應(yīng)的通路之入口中存儲數(shù)據(jù)。
9.一種系統(tǒng)，其特征在于具備第1處理器；用于第1處理器的第一1次高速緩沖存儲器；第2處理器；用于第2處理器的第二1次高速緩沖存儲器；和用于第1處理器和第2處理器的2次高速緩沖存儲器，所述第一、第二1次高速緩沖存儲器和2次高速緩沖存儲器分別是權(quán)利要求7所述的高速緩沖存儲器。
10.根據(jù)權(quán)利要求9所述的系統(tǒng)，其特征在于所述2次高速緩沖存儲器中的第1保持機構(gòu)保持處理器序號，作為優(yōu)先屬性。
11.一種組相聯(lián)方式的高速緩沖存儲器之數(shù)據(jù)存儲方法，該高速緩沖存儲器具有由保持數(shù)據(jù)與標簽的多個入口構(gòu)成之多個通路(way)；第1保持機構(gòu)，對每個通路保持表示應(yīng)優(yōu)先存儲之數(shù)據(jù)種類的優(yōu)先屬性；第2保持機構(gòu)，配備于多個通路中至少第1通路中，對第1通路的每個入口保持表示保持在該入口中的數(shù)據(jù)種類之數(shù)據(jù)屬性；和控制機構(gòu)，對從處理器輸出的數(shù)據(jù)屬性與第1保持機構(gòu)中保持的優(yōu)先屬性一致的通路，優(yōu)先執(zhí)行入口的替換控制，其特征在于具有選擇步驟，在高速緩沖存儲器遺漏時，通過來自處理器的地址來選擇遍及多個通路的入口的組；第1判定步驟，判定屬于選擇的組之入口中、第1通路的入口的數(shù)據(jù)是否有效；第2判定步驟，判定該入口的數(shù)據(jù)屬性、來自處理器的數(shù)據(jù)屬性、與第1通路的優(yōu)先屬性是否一致；第3判定步驟，判定屬于選擇的所述組的入口中、第1通路之外的其它通路之入口的數(shù)據(jù)是否有效；和存儲步驟，在第1判定步驟中判定為有效、第2判定步驟中判定為一致、并且第3判定步驟中判定為無效的情況下，在屬于所述組的入口中第1通路以外的其它通路的入口中存儲數(shù)據(jù)。
12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存儲方法，其特征在于所述數(shù)據(jù)屬性包含未用作所述優(yōu)先屬性的第1數(shù)據(jù)屬性，所述數(shù)據(jù)存儲方法還具有如下步驟，即在高速緩沖存儲器遺漏的數(shù)據(jù)之數(shù)據(jù)屬性是第1數(shù)據(jù)屬性的情況下，若在屬于選擇步驟中選擇的組之入口中有未存儲有效數(shù)據(jù)的入口，則在該入口中存儲數(shù)據(jù)。
13.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存儲方法，其特征在于所述數(shù)據(jù)屬性包含用于在相同通路中共享多種數(shù)據(jù)的第2數(shù)據(jù)屬性，所述數(shù)據(jù)存儲方法還具有如下步驟，即，在處理器的處理消失時，將保持在第1保持部中的優(yōu)先屬性中、表示關(guān)于該處理的數(shù)據(jù)種類之優(yōu)先屬性改寫成第2數(shù)據(jù)屬性。
14.根據(jù)權(quán)利要求13所述的數(shù)據(jù)存儲方法，其特征在于所述數(shù)據(jù)存儲方法還具有如下步驟，即，在處理器的處理生成時，將保持在第1保持部中的優(yōu)先屬性中、表示第2數(shù)據(jù)屬性之優(yōu)先屬性改寫成表示關(guān)于該處理的數(shù)據(jù)種類之優(yōu)先屬性。
15.根據(jù)權(quán)利要求11所述的數(shù)據(jù)存儲方法，其特征在于所述高速緩沖存儲器是指令高速緩沖存儲器，所述數(shù)據(jù)存儲方法還具有如下步驟，在處理消失時，對優(yōu)先屬性與該處理處理的數(shù)據(jù)屬性一致之通路，無效化全部入口的數(shù)據(jù)。
全文摘要
本發(fā)明的高速緩沖存儲器是一種組相聯(lián)方式的高速緩沖存儲器，其中，具備由保持數(shù)據(jù)與標簽的多個入口構(gòu)成之多個通路(way)；第1保持機構(gòu)，對每個通路保持表示應(yīng)優(yōu)先存儲之數(shù)據(jù)種類的優(yōu)先屬性；第2保持機構(gòu)，配備于多個通路中至少第1通路中，對該通路的每個入口保持表示保持在該入口中的數(shù)據(jù)種類之數(shù)據(jù)屬性；和控制機構(gòu)，優(yōu)先從處理器輸出的數(shù)據(jù)屬性與第1保持機構(gòu)中保持的優(yōu)先屬性一致的通路，執(zhí)行入口的替換控制，所述控制機構(gòu)還在高速緩沖存儲器遺漏時，(a)在屬于利用來自處理器的地址選擇的組之入口中第1通路入口中存儲有效的數(shù)據(jù)，(b)該入口的數(shù)據(jù)屬性與來自處理器的數(shù)據(jù)屬性及第1通路的優(yōu)先屬性一致，并且(c)在屬于選擇的所述組之入口中第1通路之外的其它通路之入口中沒有有效數(shù)據(jù)的情況下，在該其它通路的入口中存儲數(shù)據(jù)。
文檔編號G06F12/08GK1704911SQ20051007423
公開日2005年12月7日 申請日期2005年5月31日 優(yōu)先權(quán)日2004年5月31日
發(fā)明者吉岡志郎 申請人:松下電器產(chǎn)業(yè)株式會社