專利名稱：階層型模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲模塊，特別是涉及使對高速化的對應變得容易的階層型模塊結(jié)構(gòu)。
背景技術(shù)：
DIMM(Dual Inline Memory Module，雙列直插存儲模塊)，在用于與外部收發(fā)電信號的卡邊連接器中逐個按照基板的正反每列分配電信號，一直以來，市場上銷售例如DDR(Double Data Rate，雙倍數(shù)據(jù)傳輸)SDRAM(Synchronous DRAM，同步DRAM)184引腳DIMM(400MHZ 256MB)等各種產(chǎn)品。DDIM例如作為PC或工作站用，通過DIMM插座被垂直安裝在基板上。
圖5為表示現(xiàn)有的存儲模塊的結(jié)構(gòu)(多站式)的一例的圖。參照圖5，分別搭載了多個(例如8個)DRAM 11的第一模塊基板10，被插入到與母板40焊接的插座30內(nèi)，在圖5所示的例中，安裝有共8個第一模塊基板10，8個第一模塊基板101～108被總線連接，并與DRAM控制器等控制用LSI 60連接?？刂朴肔SI 60與母板40上的未圖示的CPU連接。以下，將具有圖5的第一模塊基板10和DRAM 11的結(jié)構(gòu)稱為第一模塊。第一模塊相當于上述DIMM。另外，第一模塊基板101～108，在不特別指定第幾號等序號時，稱為第一模塊基板10。
在圖5的結(jié)構(gòu)的情況下，數(shù)據(jù)傳送速率為高速時，被總線連接的第一模塊10的引腳中的信號劣化顯著。并且，對第一模塊10的1個引腳的數(shù)據(jù)傳送速率超過例如500Mbps(兆位/秒)時，至多只能連接2個第一模塊。
作為圖5所示的總線結(jié)構(gòu)的問題點的對策，為并聯(lián)連接多個第一模塊的結(jié)構(gòu)時，母板中的布線數(shù)、布線層的層數(shù)增大，產(chǎn)生布線制約的增大。例如并聯(lián)連接8個第一模塊時，母板的層數(shù)為8層以上，導致成本的增大。因此，使對大容量化的對應比較困難。
作為用于減少母板的布線數(shù)的對策，例如圖6所示，串聯(lián)連接第一模塊基板的結(jié)構(gòu)(菊花鏈模式)也是公知的。來自控制用LSI 60的數(shù)據(jù)，被連續(xù)地傳送到第一模塊基板，被傳送到目標DRAM。此外，來自右端的第一模塊基板108的DRAM 11的輸出，依次經(jīng)由第一模塊基板107～101，被輸入到控制用LSI 60中。
進而，為了減少第一模塊基板的引腳數(shù)、增大數(shù)據(jù)傳送速率，多路復用DRAM的輸入輸出從而高速化的方法也是公知的(例如參照非專利文獻1)。但是，在多路復用DRAM的輸入輸出從而高速化的上述方法中，為了在例如圖6的8個第一模塊基板101～108的端端之間流通數(shù)據(jù)，在各自的第一模塊基板中需要輸入輸出引腳。并且，此時，由于多路復用DRAM的輸入和輸出，因此各模塊的接口具有的數(shù)據(jù)傳送速度和相對于第一模塊的引腳數(shù)的實際的總數(shù)據(jù)傳送速度，在第一模塊中變?yōu)?/2。因此，第一模塊中的接口的測試成本變?yōu)?倍(例如測試時間為2倍)。
此外在圖6所示的結(jié)構(gòu)中，如果增加串聯(lián)連接的第一模塊基板10的數(shù)量，則越是增加，對1個接口的數(shù)據(jù)傳送速率越是以除去串聯(lián)連接數(shù)的個數(shù)的比率降低。
例如，第一模塊的信道為以下情況下·在上行的收發(fā)中各10信道(發(fā)送2引腳/1信道、接收2引腳/1信道，共40引腳)；·在下行的收發(fā)中各10信道(發(fā)送2引腳/1信道、接收2引腳/1信道，共40引腳)；
·各信道的數(shù)據(jù)速率為2Gbps；·8個模塊連接，高速接口的總數(shù)為(10+10)×8，為收發(fā)160信道，總數(shù)據(jù)傳送速度為10×2＝20Gbps。
此外，圖6所示的結(jié)構(gòu)的情況下，由于為菊花鏈連接方式，所以相應于第一模塊的連接數(shù)的增加，延遲時間增大。
另外，專利文獻1中記載了如下結(jié)構(gòu)控制裝置，多路復用(多重化)多個SDRAM的數(shù)據(jù)，輸出至數(shù)據(jù)I/O總線，多路分解(分離)來自處理器的地址、數(shù)據(jù)，并供給至SDRAM。
專利文獻1特開平10-340224號公報(圖1、5)非專利文獻1Joseph Kennedy等、“A 2Gb/s Point-to-PointHeterogeneous Voltage Capable DRAM Interface for Capacity ScalableMemory Subsystem”，IEEE International Solid-State Circuits ConferenceISSCC/SESSION 11/DRAM/11.8、214、215頁、2004年2月發(fā)明內(nèi)容因此，本發(fā)明的目的在于提供下述模塊結(jié)構(gòu)可以并聯(lián)配置多個模塊，實現(xiàn)可以與大容量、傳送速率的高速化對應的系統(tǒng)。
此外，本發(fā)明的目的還在于提供可以抑制成本的增大并且實現(xiàn)上述目的的模塊結(jié)構(gòu)、以及具有該模塊的裝置。
在本申請中公開的發(fā)明，為了實現(xiàn)上述目的，大致如下。
本發(fā)明的一個方面涉及的模塊，具有多個第一模塊，該第一模塊具有搭載了至少一個存儲設(shè)備的基板，并且具有第二模塊，該第二模塊搭載所述多個第一模塊，具有并列設(shè)置有分別與所述多個第一模塊內(nèi)的至少兩個第一模塊連接的至少兩組信號線組的基板，并在所述基板上搭載控制器，該控制器與所述并列設(shè)置的至少兩組信號線組連接，并變換為比所述至少兩組信號線組的總條數(shù)少的條數(shù)的信號線。
在本發(fā)明涉及的模塊中，所述第二模塊的所述基板，具有搭載在所述第二模塊上并互相并列設(shè)置的所述第一模塊的信號線組的組數(shù)或其以上的信號布線層。
在本發(fā)明涉及的模塊中，所述第一模塊的多個，被共同連接到設(shè)置在所述第二模塊的所述基板上的總線上，并經(jīng)由所述總線，與所述控制器中對應的端子連接。在本發(fā)明中，也可以為如下結(jié)構(gòu)在所述第二模塊的所述基板上并列設(shè)置多組所述總線。在本發(fā)明中，也可以為如下結(jié)構(gòu)所述多個第一模塊被分組化為多組，屬于同一組的多個第一模塊，被連接到設(shè)置在所述第二模塊基板上的共用的總線上，并與所述控制器連接。
在本發(fā)明中，也可以為如下結(jié)構(gòu)所述控制器，多路復用并輸出并聯(lián)連接的所述多個第一模塊的輸出。
在本發(fā)明中，構(gòu)成所述第二模塊的基板，是電源層和接地層交互配置的層結(jié)構(gòu)。也可以將電源層、絕緣層(樹脂)、接地層用作去耦電容。
在本發(fā)明中，也可以為如下結(jié)構(gòu)所述控制器被配置在所述第一模塊下的第二模塊的基板反面上。
在本發(fā)明中，優(yōu)選的是，所述第二模塊基板被搭載在母板上。
在本發(fā)明中，所述存儲設(shè)備由動態(tài)隨機存取存儲器(DRAM)設(shè)備構(gòu)成，所述第一模塊為雙列直插存儲模塊(DIMM)，所述控制器為DRAM控制器。
本發(fā)明的其他方面涉及的裝置，具有多個第一模塊，具有分別搭載了至少一個半導體設(shè)備的第一基板；第二模塊，搭載所述多個第一模塊，具有并列設(shè)置所述多個第一模塊內(nèi)的至少2個所述第一模塊的第二基板；和第三基板，搭載所述第二模塊。在本發(fā)明涉及的裝置中，優(yōu)選的是，在所述第二模塊的所述第二基板上，并列設(shè)置分別所述多個第一模塊內(nèi)的至少兩個第一模塊連接的至少兩組信號線組，在所述第二模塊的所述第二基板上，搭載下述控制設(shè)備與所述并列設(shè)置的至少兩組信號線組連接，并變換為比所述至少兩組信號線組的總條數(shù)少的條數(shù)的信號線。
根據(jù)本發(fā)明，通過由可以在第一模塊和控制電路之間進行最佳布線的第二模塊構(gòu)成的階層型模塊結(jié)構(gòu)，可以實現(xiàn)大容量、高速傳送速率的系統(tǒng)。
根據(jù)本發(fā)明，不將第一模塊安裝在母板上，而將其安裝在第二模塊上，從而無需進行在母板上的辛苦的布線設(shè)計。
根據(jù)本發(fā)明，通過階層型模塊結(jié)構(gòu)，可以特別地提高引腳對應的數(shù)據(jù)傳送速度，可以實現(xiàn)同一數(shù)據(jù)速率對應的引腳的測試成本的減少、開發(fā)成本的降低、以及低電力消耗。
根據(jù)本發(fā)明，即使增加模塊的連接數(shù)，也可以將延遲時間的增大抑制到很小。


圖1為表示本發(fā)明的第一實施例的結(jié)構(gòu)的圖。
圖2為表示本發(fā)明的第二實施例的結(jié)構(gòu)的圖。
圖3為表示本發(fā)明的控制用LSI的結(jié)構(gòu)的圖。
圖4為表示本發(fā)明的第三實施例的結(jié)構(gòu)的圖。
圖5為表示現(xiàn)有方式的存儲模塊的圖。
圖6為表示現(xiàn)有方式的存儲模塊的圖。
具體實施例方式
對本發(fā)明進一步進行詳細闡述，并參照附圖對其進行說明。本發(fā)明的一個實施方式，參照圖1，具有多個包括搭載了多個半導體設(shè)備(例如DRAM 11)的基板10的第一模塊101～108，并且具有第二模塊基板20，該第二模塊基板20搭載多個第一模塊101～108，并且并列設(shè)置有至少兩組信號線組23，并搭載了控制器(例如控制LSI 50)，其中，所述至少兩組信號線組23，分別與多個第一模塊101～108內(nèi)的至少兩個第一模塊連接，所述控制器，通過并列設(shè)置的至少兩組信號線組分別與至少兩個第一模塊連接，并變換為比至少兩組信號線組的總條數(shù)少的信號線。該第二模塊基板具有第一模塊并列設(shè)置的信號線組的組數(shù)或該組數(shù)以上的布線層(例如第一模塊并列設(shè)置的信號線組為4組時，具有4層或4層以上的信號布線層)。第二模塊基板20例如被安裝在母板40上。第二模塊基板20是由本發(fā)明新導入的，通過由多個第一模塊和搭載第一模塊的第二模塊結(jié)構(gòu)的階層型模塊結(jié)構(gòu)，不進行母板的設(shè)計變更等，就可以進行多個第一模塊的并聯(lián)連接，簡化結(jié)構(gòu)，并且可以與高速傳送、測試成本的降低相對應。結(jié)合以下實施例進行說明。
圖1為表示本發(fā)明的第一實施例的結(jié)構(gòu)的圖。參照圖1，在本發(fā)明的第一實施例中，搭載了DRAM 11的第一模塊基板10，與參照圖5、圖6說明的第一模塊基板10具有相同結(jié)構(gòu)(DIMM)，第一模塊基板10被插入插座30中，并被安裝在第二模塊基板20上。插座30通過焊錫等與第二模塊基板20固定連接。第二基板20例如被焊接在母板40上。
在本實施例中，DRAM控制器等控制LSI 50也被搭載在第二模塊基板20上，分別插入了8個第一模塊基板101～108的各插座30和與控制LSI 50對應的引腳(電極)，通過設(shè)置在第二模塊基板20上的布線(信號線)23而互相并聯(lián)連接。在本實施例中，分別與第一模塊101～108連接的8組信號線23，被并列設(shè)置在不同的層內(nèi)。
在本實施例中，第二模塊基板20，具有與第一模塊并列設(shè)置的信號線組的組數(shù)相同數(shù)量或其以上的信號布線層?？刂芁SI 50近端的第一模塊基板101，通過第二模塊基板20的表面的部件面信號層(或其下層)的布線23，與控制LSI 50中對應的引腳(電極)連接?？刂芁SI 50遠端的第一模塊基板108，通過反面的焊錫面信號層(或其上層)的布線23，與控制LSI 50中對應的引腳(電極)連接。第二模塊基板20的信號布線層數(shù)，為與多個第一模塊的信號線組的并列設(shè)置數(shù)8相對應的8層或8層以上。
此外，使2層為接地層21，然后交互配置電源層22和接地層21，實施高速數(shù)字信號傳送的干擾對策。進而，也可以作為使電源層22和接地層21為電容電極(使夾在電源層22和接地層21中的絕緣樹脂為電容)的去耦電容(與頻帶對應的電容)使用。
控制LSI 50，在與第一模塊基板101～108之間，通過8組布線(信號線)23(第二模塊基板20內(nèi)的多層布線)，并列地進行輸入輸出。
此外，控制LSI 50通過信號線61例如與設(shè)置在母板40上的未圖示的CPU(其他的LSI)連接?？刂芁SI 50將信號線61的條數(shù)變換為比8組信號線23少的條數(shù)的信號。
根據(jù)本實施例，可以通過設(shè)置搭載了第一模塊和控制LSI 50的第二模塊基板20并將其安裝在母板40上的階層型模塊結(jié)構(gòu)，進行第一模塊和控制LSI 50之間的最佳布線。
此外，DRAM 11的傳送速率例如為數(shù)百MHz(例如660MHz)時，搭載了多個第一模塊的第二模塊基板20的數(shù)據(jù)傳送速率，以與DRAM 11的傳送速率相同的數(shù)據(jù)傳送速率進行數(shù)據(jù)傳送，無需數(shù)GHz等。高速接口只要設(shè)置在控制用LSI 50上即可。由此，使高速傳送速率的系統(tǒng)(服務器等)容易實現(xiàn)。
根據(jù)本實施例，不是直接將第一模塊安裝到母板40上，而是安裝到第二模塊基板20上，由此不需要辛苦地進行在母板40上的布線設(shè)計。即使在第一模塊的并聯(lián)數(shù)量進一步增大的情況下，也只是增加第二模塊基板20的布線層數(shù)，母板40為相同結(jié)構(gòu)。即，在本實施例中，母板的結(jié)構(gòu)并不受第一模塊的并聯(lián)數(shù)量的影響。
此外，根據(jù)本實施例，通過階層型模塊結(jié)構(gòu)，可以特別地提高第一模塊的一個引腳對應的數(shù)據(jù)傳送速度，進而可以降低相同的數(shù)據(jù)速率對應的引腳的測試成本、開發(fā)成本、電力消耗。
進而，根據(jù)本實施例，即使增加第一模塊的連接數(shù)量，也可以抑制延遲時間的增大。
并且，根據(jù)本實施例，第二模塊基板20為電源層22和接地層21連續(xù)的層結(jié)構(gòu)，實施高速數(shù)字信號傳送的干擾對策。
另外，控制LSI 50可以為經(jīng)由信號線61在與其他的LSI之間串行傳送信號的結(jié)構(gòu)，也可以為通過1組第一模塊基板10的信號線(m條)或更少的信號線的條數(shù)、在與其他的LSI之間并行傳送信號的結(jié)構(gòu)。
接下來，對本發(fā)明的第二實施例進行說明。圖2為表示本發(fā)明的第二實施例的結(jié)構(gòu)的圖。在本發(fā)明的第二實施例中，多個第一模塊基板，每個組與共用的總線連接。更為詳細的說，參照圖2，從控制LSI50看近端側(cè)的第一模塊基板101、102，通過第二模塊基板20的表面的部件面信號層(或其下層)的總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；模塊基板103、104隔著接地層21及電源層22通過總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；模塊基板105、106隔著接地層21及電源層22通過總線(布線)23，與控制LSI 50中對應的引腳(電極)連接；從控制LSI 50看遠端側(cè)的模塊基板107、108，通過第二模塊基板20的反面的焊錫信號層(或其上層)的總線(布線)23，與控制LSI 50中對應的引腳(電極)連接。在本實施例中，也交互地配設(shè)電源層22和接地層21，實施高速數(shù)字傳送的干擾對策。
在本發(fā)明的第二實施例中，多個第一模塊以組為單位并聯(lián)連接(在圖2中，鄰接的2個第一模塊構(gòu)成一個組，四個組并聯(lián)連接)，構(gòu)成同一組的第一模塊總線連接到共用的總線上。
根據(jù)本發(fā)明的第二實施例，可以將第二模塊基板20的布線層的數(shù)量減少為比上述第一實施例少，進而，可以通過對應于高速傳送總線連接2個模塊基板，而與高速傳送速率對應。
圖3(A)至圖3(C)為表示控制用LSI 50的結(jié)構(gòu)的若干例的圖。另外，在圖3中，將圖1、圖2的第一模塊作為DIMM，為了簡單，第二模塊基板20搭載4個并聯(lián)連接的第一模塊(DIMM1～DIMM4)。
參照圖3(A)，該控制用LSI 50，由選擇電路51選擇輸出四個第一模塊(DIMM1～DIMM4)的輸出的一個。例如，從一個第一模塊將m條布線(信號線)23輸出到控制LSI 50，在控制LSI 50中，選擇來自4組第一模塊(DIMM1～DIMM4)的輸出，將其從緩沖器電路52輸出到信號線61(m條)，并向未圖示的CPU等傳送。此外選擇電路51將來自未圖示CPU的信號供給至對應的第一模塊(DIMM1～DIMM4)。此時，控制LSI的信號線61的傳送速率與信號線23的傳送速率相同?；蛘咭部梢允窍率鼋Y(jié)構(gòu)將選擇電路51作為多路復用電路，多路復用來自四個模塊(DIMM1～DIMM4)的信號，并將其從緩沖器輸出。在圖3(A)中，緩沖器電路52由三態(tài)緩沖器電路及接收器電路構(gòu)成，可以作為多路復用輸入輸出的電路結(jié)構(gòu)，或者也可以作為分別具有輸入引腳和輸出引腳的IO分離結(jié)構(gòu)。
圖3(B)為表示控制用LSI 50的其他的結(jié)構(gòu)例的圖。參照圖3(B)，在該控制用LSI 50中，由接收來自四個模塊(DIMM1～DIMM4)的多組信號線23(各m條)的選擇電路51選擇1組，由SP(串行·并行)/PS(并行·串行)電路53的并行串行轉(zhuǎn)換電路進行串行轉(zhuǎn)換，并向未圖示的CPU等傳送。另一方面，SP/PS電路53的并行串行轉(zhuǎn)換電路也可以是如下結(jié)構(gòu)例如轉(zhuǎn)換為n∶1(n為2或2以上，為m的約數(shù))，將由選擇電路51選擇的1組信號線23(m條)轉(zhuǎn)換為m/n條信號線61。該結(jié)構(gòu)的情況下，布線61上的信號以比信號線23高的頻率驅(qū)動，但并聯(lián)連接的DIMM1～DIMM4的信號線23的傳送速率，均與DRAM的傳送速率相同。
圖3(C)為表示控制用LSI 50的其他的結(jié)構(gòu)例的圖。參照圖3(C)，該控制用LSI 50，由接收來自四個模塊(DIMM1～DIMM4)的多組信號線23(各m條)的選擇電路51A同時選擇2組信號線(2×m條)，通過SP/PS電路54的并行串行轉(zhuǎn)換電路分別將2組信號線進行串行轉(zhuǎn)換，并向未圖示的CPU等傳送。此外，在SP/PS電路54的串行并行轉(zhuǎn)換電路中，將來自未圖示的CPU的串行信號轉(zhuǎn)換為2組并行信號，接收2組并行信號的選擇電路51A，將這2組并行信號并行供給至對應的2組第一模塊的信號線23。SP/PS電路54的并行串行轉(zhuǎn)換電路也可以為如下結(jié)構(gòu)例如轉(zhuǎn)換為n∶1，將例如由選擇電路51A選擇的兩個DIMM的m×2條信號線轉(zhuǎn)換為(m/n)×2條。此時，布線61上的信號的驅(qū)動頻率為圖3(B)的2倍。另外，并聯(lián)連接的DIMM1～DIMM4的信號線23的傳送速率，均與DRAM的傳送速率相同。
接下來，對本發(fā)明進一步其他的實施例進行說明。圖4為表示本發(fā)明的第三實施例的結(jié)構(gòu)的圖。參照圖4，在本實施例中，控制LSI 50，在第二模塊基板20的反面，被配置在與第一模塊基板(多個)10的配置位置相對應的區(qū)域。優(yōu)選的是，控制LSI 50被配置在第二模塊基板20的反面的第一模塊基板10的配置位置的正下方，將第二模塊基板的面積減少到第一模塊配列區(qū)域左右。另外，第二模塊基板20由墊片等固定器具固定在母板40上。
根據(jù)本實施例，可以減少第二模塊基板20的面積，增加母板40的設(shè)計自由度、安裝密度。
如結(jié)合以上各實施例所說明的，根據(jù)本發(fā)明，即使在控制LSI中使用高速接口的情況下，使上行路徑(CPU方向的路徑)為只有發(fā)送的10信道，下行路徑(從CPU向DRAM方向)只有接收的10信道，總數(shù)據(jù)傳送速度還與現(xiàn)有方式一樣，為10×2＝20Gbps。
因此，根據(jù)本發(fā)明，與圖6所示的現(xiàn)有的結(jié)構(gòu)相比，高速接口1信道相對應的數(shù)據(jù)速度變?yōu)?6倍。
此外，在本發(fā)明中，在互相并聯(lián)連接的第一模塊間進行多路復用時(例如多路復用兩個模塊)，高速接口總數(shù)，使得上行為只有發(fā)送的20信道，下行為只有接收的20信道，各信道的數(shù)據(jù)傳送速率為2Gbps，總數(shù)據(jù)傳送速度為10×4＝40Gbps。這是圖6所示的現(xiàn)有的結(jié)構(gòu)的2倍。然而，高速接口1信道對應的數(shù)據(jù)傳送速度為16倍，所以高速接口的信道數(shù)為1/8即可。
因此，本發(fā)明可以特別地降低相同數(shù)據(jù)速率對應的高速引腳的測試成本、開發(fā)成本以及電力消耗。
一覽表示圖6的現(xiàn)有方式、本發(fā)明和本發(fā)明(由控制LSI在并聯(lián)模塊間進行多路復用處理的情況)的比較。
表1


本發(fā)明的階層型模塊，適用于搭載了高速CPU的服務器裝置等高速存儲模塊，但也可以適用于服務器之外的任意的數(shù)據(jù)處理裝置、信息處理裝置。此外，在上述實施例中，DIMM被垂直安裝在基板上，但本發(fā)明并不僅限于這種結(jié)構(gòu)。
以上結(jié)合上述實施例對本發(fā)明進行了說明，但本發(fā)明并不限于上述實施例的結(jié)構(gòu)，還包括可以由本領(lǐng)域技術(shù)人員在本發(fā)明的范圍內(nèi)得到的各種變形、修正。
權(quán)利要求
1.一種階層型模塊，其特征在于，具有多個第一模塊，該第一模塊具有搭載了至少一個存儲設(shè)備的基板，并且具有第二模塊，該第二模塊搭載所述多個第一模塊，具有并列設(shè)置有分別與所述多個第一模塊內(nèi)的至少兩個第一模塊連接的至少兩組信號線組的基板，并在所述基板上搭載控制器，該控制器與所述并列設(shè)置的至少兩組信號線組連接，并變換為比所述至少兩組信號線組的總條數(shù)少的條數(shù)的信號線。
2.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述第二模塊的所述基板，具有搭載在所述第二模塊上并互相并列設(shè)置的所述第一模塊的信號線組的組數(shù)或其以上的信號布線層。
3.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述第一模塊的多個，被共同連接到設(shè)置在所述第二模塊的所述基板上的總線上，并經(jīng)由所述總線，與所述控制器中對應的端子連接。
4.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，在所述第二模塊的所述基板上，并列設(shè)置多組所述總線。
5.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述多個第一模塊被分組化為多組，屬于同一組的多個第一模塊，共同地連接到設(shè)置在所述第二模塊的所述基板上的總線上，并經(jīng)由所述總線，共同地與所述控制器中對應的端子連接。
6.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器，具有從分別與所述多個第一模塊連接的多組信號線組內(nèi)選擇一組的電路。
7.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器具有下述電路將從對所述第一模塊供給信號的裝置輸入到所述控制器的信號，供給至與所述多個第一模塊連接的多組信號線組內(nèi)對應的組的信號線組。
8.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器具有下述電路接收并多路復用來自分別與所述多個第一模塊連接的多組信號線組的信號，并變換輸出為更少條數(shù)的信號線。
9.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器具有下述電路接收并分離從對所述第一模塊供給信號的裝置輸入到所述控制器的多路復用的信號，并供給至分別與所述多個第一模塊連接的多組信號線組內(nèi)對應的組的信號線組。
10.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，構(gòu)成所述第二模塊的基板，是電源層和接地層交互配置的層結(jié)構(gòu)。
11.根據(jù)權(quán)利要求10所述的階層型模塊，其特征在于，在構(gòu)成所述第二模塊的所述基板中，將所述電源層、絕緣層和接地層的結(jié)構(gòu)用作去耦電容。
12.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器，被配置在所述第二模塊的所述基板的所述第一模塊搭載面上。
13.根據(jù)權(quán)利要求1所述的階層型模塊，其特征在于，所述控制器，被配置在與所述第二模塊的所述基板的所述第一模塊搭載面相反側(cè)的反面上。
14.根據(jù)權(quán)利要求1至13中的任意一項所述的階層型模塊，其特征在于，所述第二模塊基板被搭載在母板上。
15.根據(jù)權(quán)利要求14所述的階層型模塊，其特征在于，所述存儲設(shè)備由動態(tài)隨機存取存儲器，即DRAM設(shè)備構(gòu)成，所述第一模塊為雙列直插存儲模塊，即DIMM，所述控制器為DRAM控制器。
16.一種電子裝置，具有權(quán)利要求15所述的階層型模塊。
17.一種電子裝置，其特征在于，具有多個第一模塊，具有分別搭載了至少一個半導體設(shè)備的第一基板；第二模塊，搭載所述多個第一模塊，具有并列設(shè)置所述多個第一模塊內(nèi)的至少2個所述第一模塊的第二基板；和第三基板，搭載所述第二模塊。
18.根據(jù)權(quán)利要求17所述的電子裝置，其特征在于，在所述第二模塊的所述第二基板上，并列設(shè)置分別與所述多個第一模塊內(nèi)的至少兩個第一模塊連接的至少兩組信號線組，在所述第二模塊的所述第二基板上，搭載下述控制設(shè)備與所述并列設(shè)置的至少兩組信號線組連接，并變換為比所述至少兩組信號線組的總條數(shù)少的條數(shù)的信號線。
全文摘要
提供一種使得對大容量化、高速化的對應容易的存儲模塊。其中，具有分別搭載了多個DRAM設(shè)備(11)的第一模塊基板(10
文檔編號G06F1/16GK1716147SQ20051007599
公開日2006年1月4日 申請日期2005年6月7日 優(yōu)先權(quán)日2004年6月7日
發(fā)明者佐伯貴笵 申請人:恩益禧電子股份有限公司