專利名稱：半導(dǎo)體器件中的延遲控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種半導(dǎo)體器件，更具體地，涉及一種控制時(shí)鐘延遲以處理在制造的半導(dǎo)體器件中的可變電路延遲的技術(shù)。
背景技術(shù)：
近些年來，在LSI中獲得更高速度和更低功耗的技術(shù)不斷在半導(dǎo)體器件中得以實(shí)現(xiàn)。在一種可以在LSI制造之后動(dòng)態(tài)地重新配置的電路中，以及一種部分使用了控制電源電壓和基片電勢(shì)的技術(shù)的電路中，寄存器間(inter-register)組合邏輯的延遲時(shí)間隨應(yīng)用、模式改變等而變化。因而導(dǎo)致了寄存器間延遲時(shí)間改變，結(jié)果是工作頻率要根據(jù)產(chǎn)生最大延遲時(shí)間的路徑來確定(速率控制)，因此不能提高工作頻率。以下是這一問題的解決方案。
1)在時(shí)鐘設(shè)計(jì)中通常使用同步設(shè)計(jì)，在這種情況下，將時(shí)鐘延遲值調(diào)節(jié)到實(shí)質(zhì)上等于各寄存器的時(shí)鐘輸入，以利于時(shí)序設(shè)計(jì)。
2)多個(gè)寄存器產(chǎn)生數(shù)據(jù)延遲差，響應(yīng)于這個(gè)數(shù)據(jù)延遲差，將分別要輸入每個(gè)寄存器的時(shí)鐘信號(hào)的相位安排成不同的，從而可以滿足每個(gè)寄存器中的建立時(shí)間和保持時(shí)間。結(jié)果，可以提高工作頻率。
3)在掃描模式與正常操作模式之間轉(zhuǎn)換時(shí)鐘信號(hào)(例如，見第2002-228719號(hào)未審查日本專利申請(qǐng)公開)。假設(shè)要輸入到第一寄存器的時(shí)鐘的相位和要輸入到第二寄存器的時(shí)鐘的相位在正常操作模式中是不同的，需要使輸入到第一和第二寄存器的時(shí)鐘信號(hào)的相位相等。為了滿足這一需求，提供了用于選擇具有正常操作模式所需相位的時(shí)鐘信號(hào)和具有掃描模式所需相位的時(shí)鐘信號(hào)的選擇器電路。由此無論在正常操作模式或掃描模式中，寄存器的建立時(shí)間和保持時(shí)間都得到了滿足。
在時(shí)鐘設(shè)計(jì)中，可以在正常操作模式與掃描模式之間調(diào)節(jié)時(shí)鐘，但是，在LSI制造之后進(jìn)一步改變基片電勢(shì)和電源電壓以及動(dòng)態(tài)地重新配置電路的情況下，不能在正常操作模式下進(jìn)行時(shí)鐘調(diào)節(jié)。更具體地，盡管數(shù)據(jù)延遲變化，但是時(shí)鐘信號(hào)的延遲保持固定值，這使得時(shí)鐘調(diào)節(jié)不可能。
參考圖7和8說明上述情況的一個(gè)實(shí)例。
寄存器306經(jīng)過延遲穩(wěn)態(tài)電路304連接到寄存器302的后繼級(jí)，而且寄存器310經(jīng)過延遲改變電路308連接到寄存器306的后繼級(jí)。此外，寄存器314經(jīng)過延遲穩(wěn)態(tài)電路312連接到寄存器310的后繼級(jí)。在延遲穩(wěn)態(tài)電路304和312中，在半導(dǎo)體器件制造之后延遲時(shí)間不改變。相反，在延遲改變電路308中，在要提供到晶體管的電源電壓改變時(shí)，延遲時(shí)間改變。
寄存器306向延遲改變電路308輸出數(shù)據(jù)信號(hào)A，寄存器310接收來自于延遲改變電路308的數(shù)據(jù)信號(hào)B。時(shí)鐘信號(hào)C0輸入到寄存器302，306，310和314。
在圖8中所示的第一狀態(tài)中，延遲改變電路308的電源電壓具有VDD1的值。注意從寄存器306輸出的數(shù)據(jù)信號(hào)A，傳輸通過延遲改變電路308的數(shù)據(jù)信號(hào)A導(dǎo)致數(shù)據(jù)信號(hào)B。如圖8所示，參照數(shù)據(jù)信號(hào)B的延遲時(shí)間Tbd_vdd1和寄存器310的建立時(shí)間Tsetup的總和，總時(shí)間(Tbd_vdd1+Tsetup)保持在時(shí)鐘信號(hào)C0的周期時(shí)間Tcycle內(nèi)。結(jié)果，滿足了寄存器310中的建立時(shí)間。
在第二狀態(tài)中，假設(shè)延遲改變電路308的電源電壓具有低于VDD1的值VDD2。傳輸通過延遲改變電路308的數(shù)據(jù)信號(hào)B的延遲時(shí)間Tbd_vdd2增大。但是，在第一和第二狀態(tài)中，時(shí)鐘信號(hào)C0的延遲時(shí)間示出了相同值。當(dāng)數(shù)據(jù)信號(hào)B的延遲時(shí)間從Tbd_vdd1增大到Tbd_vdd2時(shí)，延遲時(shí)間Tbd_vdd2和建立時(shí)間Tsetup的總和超過了周期時(shí)間Tcycle，其結(jié)果是不能在寄存器310中保持正確的邏輯。
為了保持正確的邏輯，增大時(shí)鐘信號(hào)C0的周期時(shí)間Tcycle(Tcycle2)。從而，Tbd_vdd2和建立時(shí)間Tsetup的總時(shí)間能夠保持在Tcycle2內(nèi)。
在利用選擇器電路選擇正常操作模式中的時(shí)鐘信號(hào)和掃描模式中的時(shí)鐘信號(hào)的方法中，必須考慮選擇器級(jí)產(chǎn)生的門延遲。在制造過程中存在任何變化時(shí)，由門延遲造成的增大的時(shí)鐘信號(hào)延遲時(shí)間，可能會(huì)造成麻煩。為了說明這種麻煩，將時(shí)鐘信號(hào)的延遲時(shí)間乘以被以某種速率產(chǎn)生的變化增大的延遲量，其結(jié)果是，隨著時(shí)鐘信號(hào)的延遲時(shí)間增大，時(shí)鐘信號(hào)的延遲變化不利地增大。
此外，需要持續(xù)地驅(qū)動(dòng)時(shí)鐘信號(hào)，與正常操作模式下的時(shí)鐘信號(hào)和掃描模式下的時(shí)鐘信號(hào)之間的轉(zhuǎn)換結(jié)合的操作無關(guān)，這不利地增大了功耗。
在圖7和8中所示的方法的情況下，時(shí)鐘的周期時(shí)間增大，這就降低了工作頻率，結(jié)果降低了半導(dǎo)體器件的處理性能。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的是在電源控制、基片控制和電路的動(dòng)態(tài)重新配置等造成電路延遲改變時(shí)，同時(shí)調(diào)節(jié)時(shí)鐘信號(hào)的相位，并且進(jìn)一步通過調(diào)節(jié)時(shí)鐘的相位防止工作頻率降低。
本發(fā)明的另一個(gè)目的是改變時(shí)鐘信號(hào)的相位，無需在時(shí)鐘線中提供選擇器之類的開關(guān)門，并且通過將時(shí)鐘線中的絕對(duì)延遲控制到最小，形成不受制造過程中產(chǎn)生的變化影響的時(shí)鐘線。
本發(fā)明的再一個(gè)目的是通過固定多個(gè)時(shí)鐘信號(hào)中一個(gè)未使用的時(shí)鐘信號(hào)的邏輯，形成消耗較低功率的時(shí)鐘線。
為了達(dá)到上述目的，本發(fā)明執(zhí)行了以下步驟。
1)一種根據(jù)本發(fā)明的半導(dǎo)體器件基本上具有兩個(gè)不同于掃描模式的狀態(tài)，并且包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同。在這種基本結(jié)構(gòu)中，根據(jù)用于兩種狀態(tài)之間轉(zhuǎn)換的控制信號(hào)，調(diào)節(jié)要輸入到該第一寄存器的時(shí)鐘信號(hào)的相位。該種半導(dǎo)體器件的特征在于，在先前級(jí)中的第一寄存器調(diào)節(jié)時(shí)鐘信號(hào)的相位，并且輸入時(shí)鐘信號(hào)。
在根據(jù)本發(fā)明上述基本結(jié)構(gòu)的半導(dǎo)體器件中，根據(jù)用于狀態(tài)之間轉(zhuǎn)換的控制信號(hào)，調(diào)節(jié)輸入到該第二寄存器的時(shí)鐘信號(hào)的相位。該種半導(dǎo)體器件的特征在于，在后繼級(jí)中的第二寄存器調(diào)節(jié)時(shí)鐘信號(hào)的相位，并且輸入時(shí)鐘信號(hào)。
根據(jù)上述結(jié)構(gòu)，通過調(diào)節(jié)時(shí)鐘信號(hào)的相位，可以防止各種狀態(tài)下工作頻率降低。
2)在根據(jù)本發(fā)明上述基本結(jié)構(gòu)的半導(dǎo)體器件中，第一寄存器包括多個(gè)作為其輸入的、分別具有不同相位的時(shí)鐘信號(hào)，并且根據(jù)該用于狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用。這種半導(dǎo)體器件的特征在于，在先前級(jí)中的第一寄存器選擇并輸入所述多個(gè)分別具有不同相位的時(shí)鐘信號(hào)中的一個(gè)。
在根據(jù)本發(fā)明上述基本結(jié)構(gòu)的半導(dǎo)體器件中，第二寄存器包括多個(gè)作為其輸入的、分別具有不同相位的時(shí)鐘信號(hào)，并且根據(jù)用于狀態(tài)間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用。這種半導(dǎo)體器件的特征在于，在后繼級(jí)中的第二寄存器選擇并輸入多個(gè)分別具有不同相位的時(shí)鐘信號(hào)中的一個(gè)。
根據(jù)上述結(jié)構(gòu)，通過上述例子中的時(shí)鐘信號(hào)的相位的調(diào)節(jié)，可以防止各種狀態(tài)下工作頻率降低。
3)在2)中所述的半導(dǎo)體器件中，第一寄存器或第二寄存器優(yōu)選進(jìn)一步包括第一晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、輸入數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑交替地連接；第二晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、內(nèi)部數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑交替地連接。
根據(jù)上述結(jié)構(gòu)，防止了時(shí)鐘線中延遲時(shí)間增大，并且由于沒有在第一寄存器或第二寄存器內(nèi)的時(shí)鐘線中插入諸如選擇器之類的延遲元件，從而能夠形成不受制造過程中變化的影響的時(shí)鐘線。
4)在根據(jù)本發(fā)明上述基本結(jié)構(gòu)的半導(dǎo)體器件中，第一寄存器或第二寄存器包括多個(gè)作為其輸入的、分別具有不同相位的時(shí)鐘信號(hào)，并且根據(jù)用于狀態(tài)間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用，并且未選擇的時(shí)鐘信號(hào)的邏輯被固定。
根據(jù)上述結(jié)構(gòu)，通過時(shí)鐘信號(hào)相位的調(diào)節(jié)，可以在各種狀態(tài)下防止工作頻率降低，并且固定了未選擇的時(shí)鐘信號(hào)的邏輯，從而可以控制任何過多的功耗。
5)可以以如下方式有效地調(diào)整在4)中所述的半導(dǎo)體器件所述多個(gè)時(shí)鐘信號(hào)的全部或一部分是多個(gè)信號(hào)對(duì)，構(gòu)成每對(duì)的兩個(gè)信號(hào)具有實(shí)質(zhì)上相等的相位，并且所述多個(gè)信號(hào)對(duì)中的每一對(duì)都具有不同的相位。
此外，根據(jù)該用于狀態(tài)間轉(zhuǎn)換的控制信號(hào)，從所述多個(gè)時(shí)鐘信號(hào)中選擇信號(hào)并使用，并且構(gòu)成未選擇的信號(hào)對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
根據(jù)上述結(jié)構(gòu)，因?yàn)楣潭宋催x擇的信號(hào)對(duì)的時(shí)鐘信號(hào)的邏輯，所以可以控制任何過量的功率損耗。
6)在根據(jù)5)所述的半導(dǎo)體器件中，第一寄存器或第二寄存器優(yōu)選進(jìn)一步包括第一晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和輸入數(shù)據(jù)信號(hào)分別連接到其柵極輸入端，并且交替地連接源極-漏極路徑；以及第二晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和內(nèi)部數(shù)據(jù)信號(hào)分別連接到其柵極輸入端，并且交替地連接源極-漏極路徑。
根據(jù)上述結(jié)構(gòu)，在第一寄存器或第二寄存器中，控制了時(shí)鐘線中延遲的增大，并且可以形成不受制造過程中產(chǎn)生的變化的影響的時(shí)鐘線。此外，控制了時(shí)鐘線中延遲的增大，并且由于在時(shí)鐘線中沒有插入諸如選擇器之類的延遲元件，從而可以形成不受制造過程中產(chǎn)生的變化的影響的時(shí)鐘線。
7)在根據(jù)本發(fā)明的上述基本結(jié)構(gòu)的半導(dǎo)體器件中，第一寄存器或第二寄存器包括單一的或多個(gè)分別具有不同相位的獨(dú)立的時(shí)鐘信號(hào)，并且進(jìn)一步包括作為其輸入的多個(gè)時(shí)鐘信號(hào)對(duì)，構(gòu)成每對(duì)的兩個(gè)信號(hào)具有實(shí)質(zhì)上相等的相位，所述多個(gè)信號(hào)對(duì)的每對(duì)具有不同的相位。然后，根據(jù)用于狀態(tài)間轉(zhuǎn)換的控制信號(hào)，選擇時(shí)鐘信號(hào)和信號(hào)對(duì)中的一個(gè)并使用，并且構(gòu)成未選擇的信號(hào)對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
根據(jù)上述結(jié)構(gòu)，按照系統(tǒng)中各種模式(狀態(tài))的模式占用比，在相對(duì)較低的占用比的模式中操作的時(shí)鐘信號(hào)構(gòu)成信號(hào)對(duì)，而在相對(duì)較高的模式占用比的模式中操作的時(shí)鐘信號(hào)直接用作寄存器的時(shí)鐘信號(hào)。結(jié)果，可以有效地控制功耗，并且進(jìn)一步能夠提高面積效率。
8)在各個(gè)半導(dǎo)體器件中，第一狀態(tài)與第二狀態(tài)之間產(chǎn)生的差通常來自于電源電壓中的差、基片電勢(shì)中的差，或電路配置中的差異。在電路配置的差異的情況下，第一狀態(tài)和第二狀態(tài)是根據(jù)用于改變電路配置的轉(zhuǎn)換信號(hào)產(chǎn)生的。


以下通過示例的方式說明本發(fā)明，但是本發(fā)明不限于附圖中的圖案，在附圖中相同的參考號(hào)指示相似的元件，其中圖1是說明根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的半導(dǎo)體器件結(jié)構(gòu)的方框圖；圖2是說明根據(jù)該第一優(yōu)選實(shí)施例的半導(dǎo)體器件中的多時(shí)鐘輸入寄存器的特殊內(nèi)部結(jié)構(gòu)的電路圖；圖3是說明根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的方框圖；圖4是說明根據(jù)該第二優(yōu)選實(shí)施例的半導(dǎo)體器件中的時(shí)鐘控制電路的特殊內(nèi)部結(jié)構(gòu)方框圖；圖5是說明根據(jù)該第二優(yōu)選實(shí)施例的半導(dǎo)體器件中多時(shí)鐘輸入寄存器的特殊內(nèi)部結(jié)構(gòu)的電路圖；圖6是說明根據(jù)該第二優(yōu)選實(shí)施例的一個(gè)修改實(shí)例的半導(dǎo)體器件中的多時(shí)鐘輸入寄存器的特殊內(nèi)部結(jié)構(gòu)的電路圖；圖7是說明根據(jù)慣用技術(shù)的半導(dǎo)體器件結(jié)構(gòu)的方框圖；和圖8是根據(jù)慣用技術(shù)的半導(dǎo)體器件的操作的時(shí)序圖。
具體實(shí)施例方式
以下參考

本發(fā)明的優(yōu)選實(shí)施例。
第一優(yōu)選實(shí)施例圖1是說明根據(jù)本發(fā)明的第一優(yōu)選實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的方框圖。
寄存器106經(jīng)過延遲穩(wěn)態(tài)電路104連接到寄存器102的后繼級(jí)。多時(shí)鐘輸入寄存器110經(jīng)過延遲改變電路108連接到寄存器106的后繼級(jí)。此外，寄存器114經(jīng)過延遲穩(wěn)態(tài)電路112連接到寄存器110的后繼級(jí)。在半導(dǎo)體器件制造之后，就電路延遲時(shí)間而言，延遲穩(wěn)態(tài)電路104和112不受任何改變。相反，在延遲改變電路108中，當(dāng)提供到晶體管的電源電壓改變時(shí)，電路延遲時(shí)間改變。
在本實(shí)施例中，布置在延遲改變電路108后繼級(jí)的寄存器110作為用于時(shí)鐘控制的寄存器，盡管布置在延遲改變電路108先前級(jí)的寄存器106可以作為用于時(shí)鐘控制的寄存器。此后，將先前級(jí)中的寄存器106稱為第一寄存器106，而把后繼級(jí)中的寄存器110稱為第二寄存器110。本實(shí)施例對(duì)應(yīng)于權(quán)利要求2和4，其中第二寄存器110構(gòu)成用于時(shí)鐘控制的寄存器。
第一寄存器106將數(shù)據(jù)信號(hào)輸出到延遲改變電路108，第二寄存器110接收來自延遲改變電路108的該數(shù)據(jù)信號(hào)。分別具有不同相位的多個(gè)時(shí)鐘信號(hào)C1至C3以及用于控制延遲改變電路108的電源電壓變化的控制信號(hào)S1至S3輸入到第二寄存器110。
當(dāng)控制信號(hào)S1在積極的(active)“L”電平，并且控制信號(hào)S2和S3都在非積極的“H”電平時(shí)，稱之為第一狀態(tài)。
當(dāng)控制信號(hào)S2在“L”電平，并且控制信號(hào)S1和S3都在“H”電平時(shí)，稱之為第二狀態(tài)。
當(dāng)控制信號(hào)S3在“L”電平，并且控制信號(hào)S1和S2都在“H”電平時(shí)，稱之為第三狀態(tài)。
接下來，說明根據(jù)上述構(gòu)造的本實(shí)施例的半導(dǎo)體器件的操作。
在控制信號(hào)S1＝“L”和控制信號(hào)S2＝S3＝“H”的第一狀態(tài)中，電源電壓VDD1提供到延遲改變電路108，并且時(shí)鐘信號(hào)C1用作操作第二寄存器110的時(shí)鐘信號(hào)。在這種情況下，從第一寄存器106輸出的數(shù)據(jù)信號(hào)滿足第二寄存器110中的建立時(shí)間。
圖2是說明根據(jù)第一優(yōu)選實(shí)施例的半導(dǎo)體器件中的多時(shí)鐘輸入寄存器110的特殊內(nèi)部結(jié)構(gòu)的電路圖。
柵極輸入為時(shí)鐘信號(hào)C1的晶體管和柵極輸入為控制信號(hào)S1的晶體管是源極-漏極連接的。
以相同的方式，柵極輸入為時(shí)鐘信號(hào)C2的晶體管和柵極輸入為控制信號(hào)S2的晶體管是源極-漏極連接的。
以相同的方式，柵極輸入為時(shí)鐘信號(hào)C3的晶體管和柵極輸入為控制信號(hào)S3的晶體管是源極-漏極連接的。三個(gè)控制信號(hào)S1至S3中的任何一個(gè)都設(shè)置在“L”電平。
以上述方式，第二寄存器110適于根據(jù)對(duì)應(yīng)于S1至S3中任何一個(gè)設(shè)置在“L”電平的控制信號(hào)的時(shí)鐘信號(hào)來操作。
更具體地，輸入到晶體管柵極的時(shí)鐘信號(hào)是時(shí)鐘信號(hào)C1，其中該晶體管源極-漏極連接于柵極輸入是控制信號(hào)S1的晶體管。當(dāng)控制信號(hào)S 1在電平“L”時(shí)，第二寄存器110根據(jù)時(shí)鐘信號(hào)C1操作。
輸入到晶體管柵極的時(shí)鐘信號(hào)是時(shí)鐘信號(hào)C2，其中該晶體管源極-漏極連接于柵極輸入是控制信號(hào)S2的晶體管。當(dāng)控制信號(hào)S2在電平“L”時(shí)，第二寄存器110根據(jù)時(shí)鐘信號(hào)C2操作。
輸入到晶體管柵極的時(shí)鐘信號(hào)是時(shí)鐘信號(hào)C3，其中該晶體管源極-漏極連接于柵極輸入是控制信號(hào)S3的晶體管。當(dāng)控制信號(hào)S3在電平“L”時(shí)，第二寄存器110根據(jù)時(shí)鐘信號(hào)C3操作。
在本實(shí)施例中，沒有像慣用技術(shù)那樣，在時(shí)鐘線中使用諸如選擇器之類的元件。因此，可以減少時(shí)鐘線中門級(jí)的數(shù)量。結(jié)果，可以減小時(shí)鐘信號(hào)的延遲值，并且可以形成不受制造過程中變化的影響的時(shí)鐘線。
接下來，在控制信號(hào)S2＝“L”和控制信號(hào)S3＝S1＝“H”的第二狀態(tài)中，低于電源電壓VDD1的電源電壓VDD2(＜VDD1)提供到延遲改變電路108，并且延遲改變電路108的延遲值比第一狀態(tài)中更大。在這種情況下，時(shí)鐘信號(hào)C2作為用于操作第二寄存器110的時(shí)鐘信號(hào)。通過延遲元件D2延遲基本時(shí)鐘信號(hào)C0的相位來得到時(shí)鐘信號(hào)C2。結(jié)果，可以滿足第二寄存器110中的數(shù)據(jù)信號(hào)的建立時(shí)間，并且可以防止工作頻率降低。
接下來，在控制信號(hào)S3＝“L”并且控制信號(hào)S1＝S2＝“H”的第三狀態(tài)中，低于電源電壓VDD2的電源電壓VDD3(＜VDD2)提供到延遲改變電路108，延遲改變電路108的延遲值比大于第二狀態(tài)中更大。在這種情況下，時(shí)鐘信號(hào)C3作為用于操作第二寄存器110的時(shí)鐘信號(hào)。通過延遲元件D3延遲基本時(shí)鐘信號(hào)C0的相位來得到時(shí)鐘信號(hào)C3。延遲元件D3的延遲值大于延遲元件D2的延遲值。結(jié)果，可以滿足第二寄存器110中的數(shù)據(jù)信號(hào)的建立時(shí)間，并且可以防止工作頻率降低。
至此說明了本發(fā)明的第一優(yōu)選實(shí)施例。此外，可以根據(jù)以下模式實(shí)現(xiàn)本發(fā)明。
1)在上面的說明中，柵極輸入分別是時(shí)鐘信號(hào)和控制信號(hào)的晶體管的源極和漏極，連接在第二寄存器110內(nèi)。作為一種可選結(jié)構(gòu)，可以把諸如選擇器之類的元件插入到時(shí)鐘線中，以根據(jù)控制信號(hào)S1至S3從不同的延遲值的時(shí)鐘信號(hào)選擇。從而，如上面例子中所述，在從第一狀態(tài)到第三狀態(tài)的轉(zhuǎn)變中，可以滿足第二寄存器110中的數(shù)據(jù)信號(hào)的建立時(shí)間，并且能夠防止工作頻率降低。
2)在上面的說明中，將用于接收延遲改變電路108的數(shù)據(jù)信號(hào)的寄存器110描述為時(shí)鐘控制寄存器。但是，根據(jù)相同的原理，也可以把用于向延遲改變電路108輸出數(shù)據(jù)信號(hào)的寄存器106用作時(shí)鐘控制寄存器。更具體地，可以把分別具有不同相位的多個(gè)時(shí)鐘信號(hào)和用作控制延遲改變電路108的電源電壓的改變的信號(hào)的控制信號(hào)，輸入到寄存器106。當(dāng)延遲改變電路108的電源電壓改變時(shí)，根據(jù)該控制信號(hào)轉(zhuǎn)換用于操作寄存器106的時(shí)鐘信號(hào)。從而，可以滿足第二寄存器110中有關(guān)已經(jīng)通過延遲改變電路108的，從寄存器106發(fā)送的數(shù)據(jù)信號(hào)的建立時(shí)間。
3)在上面的說明中，說明了數(shù)據(jù)信號(hào)的建立時(shí)間。作為選擇，可以將相同的原理應(yīng)用到數(shù)據(jù)信號(hào)的保持時(shí)間。更具體地，對(duì)于由延遲改變電路108的電源電壓變化所產(chǎn)生的數(shù)據(jù)信號(hào)的延遲時(shí)間的改變，可以滿足保持時(shí)間。
4)上面的說明基于延遲改變電路108的電源電壓的變化。作為選擇，本發(fā)明也可以應(yīng)用到改變延遲改變電路108中的信號(hào)路徑的延遲值被基片控制所改變的情況，并且可以進(jìn)一步應(yīng)用到作為重新配置延遲改變電路108的結(jié)果而改變數(shù)據(jù)信號(hào)的延遲值的情況。更具體地，當(dāng)采用了相同的寄存器配置和時(shí)鐘線配置時(shí)，可以防止工作頻率降低。
5)在上面的說明中，說明了三種狀態(tài)，但是，當(dāng)狀態(tài)的數(shù)量可能為兩種或等于或大于四種的時(shí)候，可以獲得相同的效果。
第二優(yōu)選實(shí)施例圖3是根據(jù)本發(fā)明的第二優(yōu)選實(shí)施例的半導(dǎo)體器件的結(jié)構(gòu)的方框圖。在該方框圖中，時(shí)鐘控制電路200被插入在延遲改變電路108與延遲穩(wěn)態(tài)電路112之間，代替了根據(jù)第一優(yōu)選實(shí)施例的第二寄存器110。圖4是根據(jù)第二優(yōu)選實(shí)施例的半導(dǎo)體器件中的時(shí)鐘控制電路200的特殊內(nèi)部結(jié)構(gòu)的方框圖。
第一對(duì)時(shí)鐘信號(hào)C11和時(shí)鐘信號(hào)C12具有相同的相位，第二對(duì)時(shí)鐘信號(hào)C13和時(shí)鐘信號(hào)C14具有相同的相位，并且時(shí)鐘信號(hào)C15輸入到多時(shí)鐘輸入第二寄存器202。此外，用于控制延遲改變電路108的電源電壓變化的控制信號(hào)S10輸入到第二寄存器202。
基本時(shí)鐘信號(hào)C0和控制信號(hào)S11的反相信號(hào)輸入到與電路(AND)A1，其中該控制信號(hào)S11作為控制延遲改變電路108的電源電壓變化的信號(hào)，并且與電路A1的輸出是時(shí)鐘信號(hào)C11。
此外，基本時(shí)鐘信號(hào)C0和控制信號(hào)S11的非反相信號(hào)輸入到或(OR)電路O1，并且或電路O1的輸出是時(shí)鐘信號(hào)C12。因此，構(gòu)成第一對(duì)的時(shí)鐘信號(hào)C11和時(shí)鐘信號(hào)C12的相位彼此相等。
此外，基本時(shí)鐘信號(hào)C0和控制信號(hào)S12的反相信號(hào)輸入到與電路A2，其中控制信號(hào)S12作為另一個(gè)控制延遲改變電路108的電源電壓變化的信號(hào)，并且與電路A2經(jīng)過延遲元件D21的輸出是時(shí)鐘信號(hào)C13。
此外，基本時(shí)鐘信號(hào)C0和控制信號(hào)S12的非反相信號(hào)輸入到或電路O2，并且OR電路O2經(jīng)過延遲元件D22的輸出是時(shí)鐘信號(hào)C14。延遲元件D22的延遲值實(shí)質(zhì)上與延遲元件D21的延遲值相等。因此，構(gòu)成第二對(duì)的時(shí)鐘信號(hào)C13和時(shí)鐘信號(hào)C14的相位彼此相等。
此外，基本時(shí)鐘信號(hào)C0經(jīng)過延遲元件D23之后成為時(shí)鐘信號(hào)C15。延遲元件D23的延遲值大于延遲元件D21和D22的延遲值。
當(dāng)控制信號(hào)S10在“H”電平，控制信號(hào)S11在“L”電平，并且控制信號(hào)S12在“H”電平時(shí)，規(guī)定為第一狀態(tài)。
當(dāng)控制信號(hào)S10在“H”電平，控制信號(hào)S12在“L”電平，并且控制信號(hào)S11在“H”電平時(shí)，規(guī)定為第二狀態(tài)。
當(dāng)控制信號(hào)S10在“L”電平，并且控制信號(hào)S11和S12都在“H”電平時(shí)，規(guī)定為第三狀態(tài)。
接下來，說明根據(jù)上述構(gòu)造的本實(shí)施例的半導(dǎo)體器件的操作。
在控制信號(hào)S10＝“H”，控制信號(hào)S11＝“L”，控制信號(hào)S12＝“H”的第一狀態(tài)中，電源電壓VDD1提供到延遲改變電路108，并且第一對(duì)時(shí)鐘信號(hào)C11和C12作為用于操作第二寄存器202的時(shí)鐘信號(hào)。在這種情況下，從第一寄存器106輸出的數(shù)據(jù)信號(hào)滿足第二寄存器202中的建立時(shí)間。
此時(shí)，由于控制信號(hào)S12在“H”電平，并且由反相器反相的“L”電平提供到與電路A2，所以時(shí)鐘信號(hào)C1 3的邏輯被固定在“L”電平。此外，由于“H”電平提供到或電路O2，所以時(shí)鐘信號(hào)C14的邏輯被固定在“H”電平。
圖5是說明根據(jù)第二優(yōu)選實(shí)施例的半導(dǎo)體器件中的多時(shí)鐘輸入寄存器202的特殊內(nèi)部構(gòu)造的電路圖。
柵極輸入為時(shí)鐘信號(hào)C15的晶體管和柵極輸入為控制信號(hào)S10的晶體管源極-漏極連接。當(dāng)控制信號(hào)S10在“H”電平時(shí)，時(shí)鐘信號(hào)C15不用于第二寄存器202的操作。
在第一狀態(tài)中，控制信號(hào)S12在“H”電平，但是此時(shí)時(shí)鐘信號(hào)S13被固定在“L”電平，并且時(shí)鐘信號(hào)C14被固定在“H”電平。在第一狀態(tài)中，由于控制信號(hào)S11在“L”電平，所以第一對(duì)時(shí)鐘信號(hào)C11和C12是積極的，從而操作第二寄存器202。當(dāng)沒有用于第二寄存器202的操作的時(shí)鐘信號(hào)C13和C14的邏輯因此而被固定時(shí)，時(shí)鐘信號(hào)C13和C14中的功率損耗可以是零。
接下來，在控制信號(hào)S10＝“H”，控制信號(hào)S12＝“L”，控制信號(hào)S11＝“H”的第二狀態(tài)中，低于電源電壓VDD1的電源電壓VDD2(＜VDD1)提供到延遲改變電路108，并且延遲改變電路108的延遲值增大。在這種情況下，以第一狀態(tài)中的相同方式，第二對(duì)信號(hào)C13和C14是積極的，從而操作第二寄存器202。由延遲元件D21和D22將基本時(shí)鐘信號(hào)C0的相位延遲而得到時(shí)鐘信號(hào)C13和C14。因此，可以滿足第二寄存器202中數(shù)據(jù)信號(hào)的建立時(shí)間，并且防止了工作頻率降低。此時(shí)，沒有用于第二寄存器202的操作的時(shí)鐘信號(hào)C11和C12的邏輯被固定。因此，時(shí)鐘信號(hào)C11和C12中的功率損耗可以是零。
接下來，在控制信號(hào)S10＝“L”，并且控制信號(hào)S11和S12＝“H”的第三狀態(tài)中，低于電源電壓VDD2的電源電壓VDD3(＜VDD2)提供到延遲改變電路108，并且延遲改變電路108的延遲值變得比第二狀態(tài)中更大。在這種情況下，由于控制信號(hào)S11和控制信號(hào)S12都在“H”電平，所以第一對(duì)信號(hào)和第二對(duì)信號(hào)的邏輯都被固定。由于控制信號(hào)S10在“L”電平，所以時(shí)鐘信號(hào)C15作為用于操作第二寄存器202的時(shí)鐘信號(hào)。由延遲元件D23延遲基本時(shí)鐘信號(hào)C0的相位而得到時(shí)鐘信號(hào)C15。延遲元件D23的延遲值大于延遲元件D21和D22的延遲值。因此，可以滿足第二寄存器202中數(shù)據(jù)信號(hào)的建立時(shí)間，并且防止了工作頻率降低。此時(shí)，沒有用于第二寄存器202的操作的時(shí)鐘信號(hào)C11至C14的邏輯被固定，從而時(shí)鐘信號(hào)C11至C14中的功率損耗可以是零。
在上面的說明中，五個(gè)時(shí)鐘信號(hào)輸入到第二寄存器202。在該兩對(duì)信號(hào)每個(gè)都具有相同相位時(shí)，實(shí)質(zhì)上插入了三種相位的時(shí)鐘信號(hào)。與電路和或電路分別執(zhí)行邏輯固定，以便減小功率損耗。
現(xiàn)在，要確定在與電路和或電路中，產(chǎn)生所述多個(gè)不同時(shí)鐘信號(hào)中的何種相位的時(shí)鐘信號(hào)。在確定時(shí)，需要根據(jù)各個(gè)狀態(tài)的占用比來使用它們。
假定在與電路和或電路中產(chǎn)生了具有占用比是最大水平的狀態(tài)所需的相位的時(shí)鐘信號(hào)。當(dāng)激活了一種與占用比是最大水平的狀態(tài)不相同的狀態(tài)時(shí)，由于與電路和或電路中的邏輯固定，所以功率損耗減小，但是，不能獲得最大概率。更具體地，不是在該不同狀態(tài)被激活時(shí)，而是在占用比為最大狀態(tài)的狀態(tài)下，概率最大。與此相反，當(dāng)最大占用比的狀態(tài)激活時(shí)，在與電路和或電路中消耗功率。由于最大概率，功率損耗增大，這對(duì)減小功耗造成不利影響。
與上述假設(shè)相反，當(dāng)與電路和或電路中產(chǎn)生了具有低占用比的狀態(tài)所需的相位的時(shí)鐘信號(hào)時(shí)，功率損耗更為有效地降低。因此，優(yōu)選不使用與電路和或電路產(chǎn)生最大占用比的時(shí)鐘信號(hào)。在圖4的情況下，優(yōu)選通過延遲元件D23的線路發(fā)送最大占用比的時(shí)鐘信號(hào)。
作為一個(gè)實(shí)例，假設(shè)第一狀態(tài)的概率是5％，第二狀態(tài)的概率是10％，第三狀態(tài)的概率是85％。優(yōu)選不在與電路和或電路中產(chǎn)生概率是85％的第三狀態(tài)所需的相位的時(shí)鐘信號(hào)。從降低功率損耗而言，優(yōu)選在與電路和或電路中產(chǎn)生第一和第二狀態(tài)所需的相位的時(shí)鐘信號(hào)，其中第一和第二狀態(tài)分別具有低于第三狀態(tài)的5％和10％的概率。
當(dāng)各狀態(tài)的占用比實(shí)質(zhì)上相同時(shí)，并且與電路和或電路中的功率損耗比較低時(shí)，圖6中所示的電路配置也是有效的，在這個(gè)電路配置中，所有時(shí)鐘信號(hào)的邏輯都被與電路和或電路固定。從而，可以有效地控制功率損耗。
至此，說明了第二優(yōu)選實(shí)施例。本發(fā)明可以進(jìn)一步根據(jù)以下模式實(shí)現(xiàn)。
1)在上面的說明中，描述了用于接收延遲改變電路108的數(shù)據(jù)信號(hào)的第二寄存器202。但是，根據(jù)相同的原理，用于將數(shù)據(jù)信號(hào)輸出到延遲改變電路108的第一寄存器106，也可以用作時(shí)鐘控制寄存器。更具體地，假設(shè)輸入了多對(duì)信號(hào)和一個(gè)單一或多個(gè)時(shí)鐘信號(hào)，其中每對(duì)都具有相同相位，并且還輸入了用于控制延遲改變電路108的電源電壓變化的控制信號(hào)。當(dāng)延遲改變電路108的電源電壓改變時(shí)，根據(jù)控制信號(hào)選擇用于操作第一寄存器106的時(shí)鐘信號(hào)。從而，可以滿足第二寄存器202中，通過延遲改變電路108從第一寄存器106發(fā)送的數(shù)據(jù)信號(hào)的建立時(shí)間。
2)在上面的說明中，描述了數(shù)據(jù)信號(hào)的建立時(shí)間。作為選擇，可以將相同的原理應(yīng)用到數(shù)據(jù)信號(hào)的保持時(shí)間。更具體地，可以滿足由延遲改變電路108的電源電壓的改變所產(chǎn)生的數(shù)據(jù)信號(hào)的延遲時(shí)間的變化的保持時(shí)間。
3)上面的說明是針對(duì)改變延遲改變電路108的電源電壓的情況的。作為選擇，本發(fā)明可以應(yīng)用于通過基片控制改變延遲改變電路108中的信號(hào)路徑的延遲值的情況，并且可以進(jìn)一步應(yīng)用于由于重新配置延遲改變電路108而造成數(shù)據(jù)信號(hào)的延遲值發(fā)生改變的情況。更具體地，當(dāng)采用了相同的寄存器配置和時(shí)鐘線時(shí)，可以防止工作頻率降低。
4)在上面的說明中，說明了三種狀態(tài)，但是，當(dāng)狀態(tài)的數(shù)量是二，或等于或大于四時(shí)，也能夠獲得相同的效果。
5)可以用可選電路代替作為邏輯固定的電路配置的與電路和或電路。
盡管詳細(xì)地說明和圖示了本發(fā)明，但是應(yīng)當(dāng)清楚地知道，這只是為了圖示和舉例說明本發(fā)明，而不是要限制本發(fā)明，本發(fā)明的精神和范圍僅受權(quán)利要求項(xiàng)目的限制。
權(quán)利要求
1.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中要輸入到該第一寄存器的時(shí)鐘信號(hào)的相位，是根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)調(diào)節(jié)的。
2.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中要輸入到該第二寄存器的時(shí)鐘信號(hào)的相位，是根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)調(diào)節(jié)的。
3.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第一寄存器包括多個(gè)作為其輸入的分別具有不同相位的時(shí)鐘信號(hào)，并且根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用。
4.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第二寄存器包括多個(gè)作為其輸入的分別具有不同相位的時(shí)鐘信號(hào)，并且根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用。
5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件，其中該第一寄存器進(jìn)一步包括第一晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、輸入數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接；以及第二晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、內(nèi)部數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件，其中該第二寄存器進(jìn)一步包括第一晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、輸入數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接；以及第二晶體管組，其中所述多個(gè)時(shí)鐘信號(hào)、內(nèi)部數(shù)據(jù)信號(hào)和該控制信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接。
7.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第一寄存器包括多個(gè)作為其輸入的分別具有不同相位的時(shí)鐘信號(hào)，根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用，并且未選擇的時(shí)鐘信號(hào)的邏輯被固定。
8.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第二寄存器包括多個(gè)作為其輸入的分別具有不同相位的時(shí)鐘信號(hào)，根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用，并且未選擇的時(shí)鐘信號(hào)的邏輯被固定。
9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件，其中所述多個(gè)時(shí)鐘信號(hào)的全部或一部分是多個(gè)信號(hào)對(duì)，構(gòu)成每對(duì)的兩個(gè)信號(hào)具有實(shí)質(zhì)上相等的相位，并且所述多個(gè)信號(hào)對(duì)中的每一對(duì)都具有不同的相位，其中根據(jù)用于所述狀態(tài)之間轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用，并且構(gòu)成未選擇的對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
10.根據(jù)權(quán)利要求8所述的半導(dǎo)體器件，其中所述多個(gè)時(shí)鐘信號(hào)的全部或一部分是多個(gè)信號(hào)對(duì)，構(gòu)成每對(duì)的兩個(gè)信號(hào)具有實(shí)質(zhì)上相等的相位，并且所述多個(gè)信號(hào)對(duì)中的每一對(duì)都具有不同的相位，其中根據(jù)用于所述狀態(tài)之間的轉(zhuǎn)換的控制信號(hào)從所述多個(gè)時(shí)鐘信號(hào)中選擇時(shí)鐘信號(hào)并使用，并且構(gòu)成未選擇的對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
11.根據(jù)權(quán)利要求9所述的半導(dǎo)體器件，其中該第一寄存器進(jìn)一步包括第一晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和輸入數(shù)據(jù)信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接；以及第二晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和內(nèi)部數(shù)據(jù)信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接。
12.根據(jù)權(quán)利要求10所述的半導(dǎo)體器件，其中該第二寄存器進(jìn)一步包括第一晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和輸入數(shù)據(jù)信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接；以及第二晶體管組，其中至少一個(gè)構(gòu)成所述多個(gè)信號(hào)對(duì)的時(shí)鐘信號(hào)和內(nèi)部數(shù)據(jù)信號(hào)連接到各自的柵極輸入端，并且源極-漏極路徑相互連接。
13.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第一寄存器包括單一的或多個(gè)分別具有不同相位的獨(dú)立的時(shí)鐘信號(hào)和作為其輸入的多個(gè)由兩個(gè)具有實(shí)質(zhì)上相等的相位的時(shí)鐘信號(hào)構(gòu)成的信號(hào)對(duì)，并且所述多個(gè)信號(hào)對(duì)中的每一對(duì)具有不同的相位；以及根據(jù)用于狀態(tài)之間轉(zhuǎn)換的控制信號(hào)，選擇并使用該時(shí)鐘信號(hào)和所述信號(hào)對(duì)中的一個(gè)，并且構(gòu)成未選擇的對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
14.一種具有兩個(gè)不同于掃描模式的狀態(tài)的半導(dǎo)體器件，包括至少一個(gè)電路，該電路中，在第一狀態(tài)中從第一寄存器到第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間與在第二狀態(tài)中從該第一寄存器到該第二寄存器的數(shù)據(jù)信號(hào)發(fā)送時(shí)間不相同，其中該第二寄存器包括單一的或多個(gè)分別具有不同相位的獨(dú)立的時(shí)鐘信號(hào)和作為其輸入的多個(gè)由兩個(gè)具有實(shí)質(zhì)上相等的相位的時(shí)鐘信號(hào)構(gòu)成的信號(hào)對(duì)，并且所述多個(gè)信號(hào)對(duì)中的每一對(duì)具有不同的相位；以及根據(jù)用于狀態(tài)之間轉(zhuǎn)換的控制信號(hào)，選擇并使用該時(shí)鐘信號(hào)和所述信號(hào)對(duì)中的一個(gè)，并且構(gòu)成未選擇的對(duì)的時(shí)鐘信號(hào)的邏輯被固定。
15.根據(jù)權(quán)利要求1至4，權(quán)利要求7和8所述的半導(dǎo)體器件，其中該第一狀態(tài)與第二狀態(tài)之間的差是由電源電壓的差產(chǎn)生的。
16.根據(jù)權(quán)利要求1至4，權(quán)利要求7和8所述的半導(dǎo)體器件，其中該第一狀態(tài)與第二狀態(tài)之間的差是由基片電勢(shì)的差產(chǎn)生的。
17.根據(jù)權(quán)利要求1至4，權(quán)利要求7和8所述的半導(dǎo)體器件，其中該第一狀態(tài)與第二狀態(tài)之間的差是由電路配置的差異產(chǎn)生的。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體器件，其中該第一狀態(tài)和第二狀態(tài)是根據(jù)用于改變?cè)撾娐放渲玫霓D(zhuǎn)換信號(hào)產(chǎn)生的。
全文摘要
在關(guān)于寄存器的信號(hào)到達(dá)時(shí)間依照電路延遲時(shí)間的變化而不同的電路中，在前提供了一種能夠調(diào)節(jié)寄存器的時(shí)鐘信號(hào)的機(jī)構(gòu)，以處理由于延遲時(shí)間的增大而不能滿足寄存器中的建立時(shí)間，以及時(shí)鐘信號(hào)的延遲時(shí)間響應(yīng)各種模式中電路的延遲時(shí)間的變化而改變的情況。因此，可以滿足寄存器中數(shù)據(jù)的建立時(shí)間，并且能夠防止電路的工作頻率降低。
文檔編號(hào)G06F1/12GK1710509SQ200510077310
公開日2005年12月21日 申請(qǐng)日期2005年6月20日 優(yōu)先權(quán)日2004年6月18日
發(fā)明者礒野貴亙 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社