專利名稱：寄存器電路以及包括寄存器電路的同步集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于采用時(shí)鐘門(mén)控的同步集成電路的寄存器電路，并尤其涉及用于提高同步集成電路工作頻率的技術(shù)。
背景技術(shù)：
時(shí)鐘門(mén)控(也稱之為“門(mén)控時(shí)鐘”)為用于降低集成電路功耗的技術(shù)之一。
為了節(jié)能，在構(gòu)成集成電路的多個(gè)電路中，時(shí)鐘門(mén)控阻止向未工作電路施加時(shí)鐘信號(hào)。
傳統(tǒng)的時(shí)鐘門(mén)控技術(shù)通常使用諸如與電路或者或電路的邏輯單元來(lái)控制施加到電路的時(shí)鐘信號(hào)的供給。該用作時(shí)鐘門(mén)控的邏輯單元以下稱為門(mén)控單元。
下面說(shuō)明具有門(mén)控單元的傳統(tǒng)同步集成電路。
圖10示出了具有門(mén)控單元的傳統(tǒng)同步集成電路100的示意圖。
在該圖中，同步集成電路100包括受時(shí)鐘信號(hào)供給控制的寄存器101、作為門(mén)控單元的與電路102、寄存器103和104、組合電路105和106、時(shí)鐘信號(hào)產(chǎn)生電路107以及緩沖器111和112。
時(shí)鐘信號(hào)產(chǎn)生電路107輸出經(jīng)由時(shí)鐘信號(hào)線110提供給與電路102和緩沖器111和112的時(shí)鐘信號(hào)clk0。
緩沖器111接收時(shí)鐘信號(hào)clk0，并向寄存器104輸出時(shí)鐘信號(hào)clk3。
緩沖器112接收時(shí)鐘信號(hào)clk0，并向寄存器103輸出時(shí)鐘信號(hào)clk2。
組合電路105輸出經(jīng)由數(shù)據(jù)信號(hào)線108提供給寄存器101的數(shù)據(jù)信號(hào)data。
組合電路106輸出用于控制施加給寄存器101的時(shí)鐘信號(hào)的供給的控制信號(hào)en。該控制信號(hào)en經(jīng)由控制信號(hào)線109提供給與電路102。
與電路102接收控制信號(hào)en和時(shí)鐘信號(hào)clk0，并輸出時(shí)鐘信號(hào)clk1。圖12為該與電路102的電路圖。
與電路102在信號(hào)輸入和信號(hào)輸出之間存在時(shí)間Tg的相位延遲。
寄存器101、103和104均為主從觸發(fā)器電路。
圖13為寄存器101的電路圖。
寄存器101包括構(gòu)成主鎖存電路的通路控制電路101a和保持電路101b、構(gòu)成從鎖存電路的通路控制電路101c和保持電路101d，以及時(shí)鐘信號(hào)倒相電路101e。寄存器101接收數(shù)據(jù)信號(hào)data和時(shí)鐘信號(hào)clk1，并輸出鎖存后的數(shù)據(jù)信號(hào)Q。
圖11為圖10中A、B、C、D、X和Y各點(diǎn)信號(hào)的時(shí)序圖。
詳細(xì)地，在A點(diǎn)檢測(cè)到時(shí)鐘信號(hào)clk1、B點(diǎn)檢測(cè)到時(shí)鐘信號(hào)clk2、C點(diǎn)檢測(cè)到時(shí)鐘信號(hào)clk3、D點(diǎn)檢測(cè)到數(shù)據(jù)信號(hào)data、X點(diǎn)檢測(cè)到時(shí)鐘信號(hào)clk0以及在Y點(diǎn)檢測(cè)到控制信號(hào)en。
如圖11所示，在A點(diǎn)、B點(diǎn)、C點(diǎn)分別檢測(cè)到的時(shí)鐘信號(hào)clk1、clk2、clk3彼此相位相同。
在輸入到與電路102的時(shí)鐘信號(hào)clk0和從與電路102輸出的時(shí)鐘信號(hào)clk1之間存在時(shí)間為T(mén)g的相位延遲。也就是說(shuō)，時(shí)鐘信號(hào)clk0在相位上超前時(shí)鐘信號(hào)clk1延遲時(shí)間Tg。這樣，通過(guò)在時(shí)鐘信號(hào)線110的支路插入緩沖器111和112來(lái)調(diào)整時(shí)鐘脈沖相位差使得分別輸入到寄存器101、103和104的時(shí)鐘信號(hào)clk1、clk2和clk3彼此相位一致。
設(shè)定數(shù)據(jù)信號(hào)data使得鎖存在寄存器101中的數(shù)據(jù)初始值1100比輸入到寄存器101的時(shí)鐘信號(hào)clk1的上升沿早至少建立時(shí)間Tsetup到達(dá)寄存器101。
同樣，為了避免時(shí)鐘信號(hào)clk1隨著時(shí)鐘信號(hào)clk0的上升沿1102變高，設(shè)定控制信號(hào)en使得其下降沿1103比時(shí)鐘信號(hào)clk0的上升沿1102早至少建立時(shí)間Tsetup1到達(dá)與電路102。
時(shí)鐘周期Tcycle由同步集成電路100中關(guān)鍵路徑的延遲決定，即寄存器之間具有最大延遲的路徑。
寄存器之間路徑的延遲是線傳導(dǎo)延遲、位于寄存器之間的各電路的輸入/輸出延遲以及位于寄存器之間的各電路的建立時(shí)間的總和。例如，在寄存器104和101之間路徑的延遲為T(mén)en+Tsetup1+Tg，其中Ten表示控制信號(hào)en的延遲(線傳導(dǎo)延遲)。
在該同步集成電路100中，假設(shè)在寄存器104和101之間的路徑為關(guān)鍵路徑。在這種情況下，設(shè)定時(shí)鐘周期Tcycle≥Ten+Tsetup1+Tg。這意味著如果Ten+Tsetup1+Tg越小，時(shí)鐘周期Tcycle就可以減少，由此提高同步集成電路100的工作頻率。

發(fā)明內(nèi)容
考慮到上述情況，本發(fā)明目的在于提供與采用門(mén)控單元的傳統(tǒng)時(shí)鐘門(mén)控相比可以減少寄存器之間控制信號(hào)en傳導(dǎo)路徑的延遲的寄存器電路。本發(fā)明目的還在于提供包括寄存器電路的同步集成電路。
通過(guò)包括通路控制電路和保持電路的寄存器電路實(shí)現(xiàn)所述目的，其中通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，第一晶體管的源漏路徑、第二晶體管的源漏路徑和第三晶體管的源漏路徑串聯(lián)連接，當(dāng)控制信號(hào)為激活態(tài)和非激活態(tài)其中之一的第一態(tài)時(shí)，該通路控制電路根據(jù)時(shí)鐘信號(hào)的狀態(tài)使能通往保持電路的數(shù)據(jù)信號(hào)通路，并且在控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)禁止通往保持電路的數(shù)據(jù)信號(hào)通路，并且該保持電路鎖存通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)。
還可以通過(guò)同步集成電路實(shí)現(xiàn)所述目的，該同步集成電路包括包括通路控制電路和保持電路的寄存器電路，其中通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，第一晶體管的源漏路徑、第二晶體管的源漏路徑和第三晶體管的源漏路徑串聯(lián)連接，當(dāng)控制信號(hào)為激活態(tài)和非激活態(tài)中之一的第一態(tài)時(shí)，該通路控制電路根據(jù)時(shí)鐘信號(hào)的狀態(tài)使能通往保持電路的數(shù)據(jù)信號(hào)通路，并且在控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)禁止通往保持電路的數(shù)據(jù)信號(hào)通路，并且該保持電路鎖存通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)；用于產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘信號(hào)產(chǎn)生電路；以及用于產(chǎn)生控制信號(hào)的組合電路，其中寄存器電路中第一晶體管的柵極經(jīng)由時(shí)鐘信號(hào)線與時(shí)鐘信號(hào)產(chǎn)生電路連接，并且在該寄存器電路中第三晶體管的柵極經(jīng)由控制信號(hào)線與組合電路連接。
通過(guò)在同步集成電路中將上述的寄存器結(jié)構(gòu)應(yīng)用到受時(shí)鐘信號(hào)供給控制的寄存器電路中，不用門(mén)控單元就可以形成時(shí)鐘門(mén)控。因此，寄存器之間傳送控制信號(hào)路徑的延遲可以減少由門(mén)控單元產(chǎn)生的延遲時(shí)間。這意味著如果該寄存器之間傳送控制信號(hào)的路徑為該同步集成電路的關(guān)鍵路徑，該關(guān)鍵路徑的延遲可以減少由門(mén)控單元產(chǎn)生的延遲時(shí)間。因此，可以提高該同步集成電路的工作頻率。
這里，保持電路可以包括具有輸入有數(shù)據(jù)信號(hào)的柵極的第四晶體管、具有輸入有時(shí)鐘信號(hào)的柵極的第五晶體管、以及具有輸入有控制信號(hào)的柵極的第六晶體管，第五晶體管的源漏路徑和第六晶體管的源漏路徑并聯(lián)連接，并且第四晶體管的源漏路徑和第五晶體管的源漏路徑串聯(lián)連接，而且在控制信號(hào)為第二態(tài)時(shí)，該保持電路鎖存由通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)。
根據(jù)該結(jié)構(gòu)，當(dāng)控制信號(hào)處于第二態(tài)時(shí)，不論時(shí)鐘信號(hào)的狀態(tài)如何均鎖存該數(shù)據(jù)信號(hào)。
這里，寄存器電路可以為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中該通路控制電路和保持電路包括在從鎖存電路中。
根據(jù)該結(jié)構(gòu)，與采用與電路作為門(mén)控單元的傳統(tǒng)集成電路相比，寄存器之間傳送控制信號(hào)的路徑的延遲可以減少由與電路產(chǎn)生的延遲時(shí)間。
這里，寄存器電路可以為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中該通路控制電路和保持電路包括在主鎖存電路中。
根據(jù)該結(jié)構(gòu)，與采用或電路作為門(mén)控單元的傳統(tǒng)集成電路相比，寄存器之間傳送控制信號(hào)的路徑的延遲可以減少由或電路產(chǎn)生的延遲時(shí)間。
這里，第一晶體管的源漏路徑、第二晶體管的源漏路徑以及第三晶體管的源漏路徑以上述順序串聯(lián)連接，第一晶體管的漏極和第二晶體管的源極連接并且第二晶體管的漏極和第三晶體管的源極連接。
根據(jù)該結(jié)構(gòu)，允許將控制信號(hào)作為柵極輸入的第三晶體管相對(duì)于第一和第二晶體管具有開(kāi)關(guān)時(shí)間延遲。從而加寬了控制信號(hào)可以延遲的范圍。
還可以通過(guò)同步集成電路實(shí)現(xiàn)所述目的，該同步集成電路包括各包括通路控制電路和保持電路的多個(gè)寄存器電路，其中通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，第一晶體管的源漏路徑、第二晶體管的源漏路徑和第三晶體管的源漏路徑串聯(lián)連接，當(dāng)控制信號(hào)為激活態(tài)和非激活態(tài)中之一的第一態(tài)時(shí)，該通路控制電路根據(jù)時(shí)鐘信號(hào)的狀態(tài)使能通往保持電路的數(shù)據(jù)信號(hào)通路，并且在控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)禁止通往保持電路的數(shù)據(jù)信號(hào)通路，并且該保持電路鎖存由通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)，其中該多個(gè)寄存器電路中的一寄存器電路為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，通路控制電路和保持電路包括在從鎖存電路中，并且該多個(gè)寄存器電路中的其他寄存器電路為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，通路控制電路和保持電路包括在主鎖存電路中；用于產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘信號(hào)產(chǎn)生電路；以及與多個(gè)寄存器電路相對(duì)應(yīng)的組合電路，各組合電路為多個(gè)寄存器電路中相應(yīng)之一產(chǎn)生控制信號(hào)，其中在各寄存器電路中第一晶體管的柵極經(jīng)由時(shí)鐘信號(hào)線與時(shí)鐘信號(hào)產(chǎn)生電路連接，并且在各寄存器電路中第三晶體管的柵極經(jīng)由控制信號(hào)線與組合電路中相應(yīng)之一連接。
根據(jù)該結(jié)構(gòu)，不同的門(mén)控結(jié)構(gòu)可以用于同步集成電路的不同部分，由此可以減少功耗并提高工作頻率。根據(jù)規(guī)定可以容易地設(shè)計(jì)該同步集成電路，從而與傳統(tǒng)技術(shù)相比縮短了設(shè)計(jì)時(shí)間。


通過(guò)以下結(jié)合附圖進(jìn)行的說(shuō)明，將使本發(fā)明的這些和其它目的、優(yōu)點(diǎn)和特征變得更加明顯，所述附圖表示本發(fā)明的具體實(shí)施例。
附圖中圖1所示為本發(fā)明第一實(shí)施方式的同步集成電路的示意圖；圖2所示為圖1所示的同步集成電路中受時(shí)鐘信號(hào)供給控制的寄存器的電路圖；圖3所示為圖1中A1、B1、C1和Y1各點(diǎn)信號(hào)的時(shí)序圖；圖4所示為本發(fā)明第二實(shí)施方式的同步集成電路的示意圖；圖5所示為圖4所示的同步集成電路中受時(shí)鐘信號(hào)供給控制的寄存器的電路圖；圖6所示為圖4中A2、B2、C2和Y2各點(diǎn)信號(hào)的時(shí)序圖；圖7所示為不同類(lèi)型的同步集成電路中控制信號(hào)en允許的延遲范圍；圖8所示為根據(jù)本發(fā)明變型實(shí)施例的受時(shí)鐘信號(hào)供給控制的寄存器的電路圖；
圖9所示為根據(jù)本發(fā)明另一變型實(shí)施例的受時(shí)鐘信號(hào)供給控制的寄存器的電路圖；圖10所示為傳統(tǒng)的同步集成電路的示意圖；圖11所示為圖10中A、B、C、D、X和Y各點(diǎn)信號(hào)的時(shí)序圖；圖12所示為圖10中與電路的電路圖；圖13所示為圖10中傳統(tǒng)同步集成電路中受時(shí)鐘信號(hào)供給控制的寄存器的電路圖；圖14所示為另一傳統(tǒng)同步集成電路的示意圖；以及圖15所示為圖14中A、B、C、D、X2和Y2各點(diǎn)信號(hào)的時(shí)序圖。
具體實(shí)施例方式
以下參考

本發(fā)明的優(yōu)選實(shí)施方式。
(第一實(shí)施方式)(同步集成電路10)圖1示出了本發(fā)明第一實(shí)施方式的同步集成電路10的示意圖。
在附圖中，該同步集成電路10包括受時(shí)鐘信號(hào)供給控制的寄存器1、寄存器103和104、組合電路105和106、時(shí)鐘信號(hào)產(chǎn)生電路107以及緩沖器114、115和116。
寄存器103和104、組合電路105和106、時(shí)鐘信號(hào)產(chǎn)生電路107與圖10所示的傳統(tǒng)同步集成電路100中具有相同標(biāo)號(hào)的元件相同。
該同步集成電路10與同步集成電路100的不同點(diǎn)在于以下三點(diǎn)寄存器1設(shè)置為受時(shí)鐘信號(hào)供給控制的電路；在時(shí)鐘信號(hào)產(chǎn)生電路107和寄存器1之間的時(shí)鐘信號(hào)線110上沒(méi)有設(shè)置作為門(mén)控單元的與電路；并且控制信號(hào)線109直接與寄存器1連接。
時(shí)鐘信號(hào)產(chǎn)生電路107輸出經(jīng)由時(shí)鐘信號(hào)線110提供給緩沖器114、115和116的時(shí)鐘信號(hào)clk0。
緩沖器114接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器103輸出時(shí)鐘信號(hào)clk5。
緩沖器115接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器104輸出時(shí)鐘信號(hào)clk4。
緩沖器116接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器1輸出時(shí)鐘信號(hào)clk。
組合電路105輸出經(jīng)由數(shù)據(jù)信號(hào)線108提供給寄存器1的數(shù)據(jù)信號(hào)data。
組合電路106向寄存器1輸出用于控制時(shí)鐘信號(hào)供給的控制信號(hào)en。控制信號(hào)en經(jīng)由控制信號(hào)線109施加給寄存器1。
圖2所示為寄存器1的電路圖。
寄存器1為主從觸發(fā)器電路，并包括構(gòu)成主鎖存電路的通路控制電路101a和保持電路101b、和構(gòu)成從鎖存電路的通路控制電路101f和保持電路101g、時(shí)鐘信號(hào)倒相電路101e以及控制信號(hào)倒相電路101h。
寄存器1接收數(shù)據(jù)信號(hào)data、時(shí)鐘信號(hào)clk、和控制信號(hào)en，并輸出鎖存的數(shù)據(jù)信號(hào)Q。
寄存器1中的主鎖存電路具有和圖13所示的寄存器101中的主鎖存電路一樣的結(jié)構(gòu)。寄存器1在從鎖存電路結(jié)構(gòu)和附加有控制信號(hào)倒相電路101h方面與寄存器101不同。
(通路控制電路101f)該通路控制電路101f為CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)電路，在該電路中P溝道MOS晶體管源漏路徑20、21、22和N溝道MOS晶體管23、24和25串聯(lián)連接。
P溝道MOS晶體管20的柵極具有從時(shí)鐘信號(hào)倒相電路101e輸出的反相時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管21的柵極具有從主鎖存電路中的保持電路101b輸出的數(shù)據(jù)信號(hào)Q的輸入。
P溝道MOS晶體管22的柵極具有從控制信號(hào)倒相電路101h輸出的反相控制信號(hào)en的輸入。
N溝道MOS晶體管23的柵極具有控制信號(hào)en的輸入。
N溝道MOS晶體管24的柵極具有從主鎖存電路中的保持電路101b輸出的數(shù)據(jù)信號(hào)Q的輸入。
N溝道MOS晶體管25的柵極具有時(shí)鐘信號(hào)clk的輸入。
該通路控制電路101f與圖13所示的該通路控制電路101c的不同點(diǎn)在于該通路控制電路101f包括具有將控制信號(hào)en作為柵極輸入的N溝道MOS晶體管23和具有將反相控制信號(hào)en作為柵極輸入的P溝道MOS晶體管22。
該通路控制電路101f以如下方式工作。
當(dāng)輸入給P溝道MOS晶體管20柵極的反相時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管22柵極反相控制信號(hào)en均為非激活態(tài)時(shí)，輸入給P溝道MOS晶體管21柵極和N溝道MOS晶體管24柵極的數(shù)據(jù)信號(hào)Q以反相數(shù)據(jù)信號(hào)Q通過(guò)該通路控制電路101f。在此期間，輸入到N溝道MOS晶體管25柵極的時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管23柵極的控制信號(hào)en均為激活態(tài)。在該實(shí)施方式中，激活態(tài)為信號(hào)的電壓電平為高狀態(tài)，而非激活態(tài)為信號(hào)的電壓電平為低狀態(tài)。
然后反相輸出信號(hào)Q通過(guò)P溝道MOS晶體管22的源漏路徑和N溝道MOS晶體管23的源漏路徑輸出給保持電路101g。
當(dāng)輸入給P溝道MOS晶體管20的柵極的反相時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管22柵極的反相控制信號(hào)en均為激活態(tài)時(shí)，輸入給P溝道MOS晶體管21柵極和N溝道MOS晶體管24柵極的數(shù)據(jù)信號(hào)Q不能通過(guò)通路控制電路101f。在此期間，輸入到N溝道MOS晶體管25柵極的時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管23柵極的控制信號(hào)en均為非激活態(tài)。
因此，當(dāng)輸入到寄存器1的控制信號(hào)en由激活態(tài)轉(zhuǎn)換到非激活態(tài)時(shí)，無(wú)論時(shí)鐘信號(hào)clk狀態(tài)如何，通路控制電路101f停止向保持電路101g傳遞輸入到通路控制電路101f的數(shù)據(jù)信號(hào)Q。
(保持電路101g)通過(guò)以閉合回路方式連接倒相電路26和電路33形成保持電路101g。該電路33為CMOS電路，在該電路中P溝道MOS晶體管27和28和N溝道MOS晶體管29和30的源漏路徑串聯(lián)連接，P溝道MOS晶體管27和32的源漏路徑并聯(lián)連接，以及N溝道MOS晶體管30和31的源漏路徑并聯(lián)連接。
該倒相電路26對(duì)由通路控制電路101f輸出的反相數(shù)據(jù)信號(hào)Q進(jìn)行倒相，并輸出數(shù)據(jù)信號(hào)Q。
P溝道MOS晶體管27的柵極具有時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管28的柵極具有從倒相電路26輸出的數(shù)據(jù)信號(hào)Q的輸入。
P溝道MOS晶體管32的柵極具有控制信號(hào)en的輸入。
N溝道MOS晶體管29的柵極具有從倒相電路26輸出的數(shù)據(jù)信號(hào)Q的輸入。
N溝道MOS晶體管30的柵極具有從時(shí)鐘信號(hào)倒相電路101e輸出的反相時(shí)鐘信號(hào)clk的輸入。
N溝道MOS晶體管31的柵極具有從控制信號(hào)倒相電路101h輸出的反相控制信號(hào)en的輸入。
該保持電路101g與圖13所示的保持電路101d的不同點(diǎn)在于該保持電路101g包括具有將反相控制信號(hào)en作為柵極輸入的N溝道MOS晶體管31和具有將控制信號(hào)en作為柵極輸入的P溝道MOS晶體管32。
該保持電路101g以如下方式工作。
當(dāng)輸入給P溝道MOS晶體管27柵極的時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管32柵極控制信號(hào)en均為非激活態(tài)時(shí)，從倒相電路26輸出給P溝道MOS晶體管28柵極和N溝道MOS晶體管29的柵極的數(shù)據(jù)信號(hào)在保持電路101g中形成閉合回路。也就是說(shuō)，保持電路101g鎖存數(shù)據(jù)信號(hào)Q。在此期間，輸入到N溝道MOS晶體管30柵極的反相時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管31柵極的反相控制信號(hào)en均為激活態(tài)。
當(dāng)輸入到P溝道MOS晶體管27的柵極的時(shí)鐘信號(hào)clk和輸入到P溝道MOS晶體管32的柵極的控制信號(hào)en均為激活態(tài)時(shí)，從倒相電路26輸出的數(shù)據(jù)信號(hào)Q在保持電路101g沒(méi)有形成閉合回路。也就是說(shuō)，保持電路101g沒(méi)有鎖存該數(shù)據(jù)信號(hào)Q。在此期間，輸入到N溝道MOS晶體管30柵極的反相時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管31柵極的反相控制信號(hào)en均為非激活態(tài)。
因此，當(dāng)輸入到寄存器1的控制信號(hào)en由激活態(tài)轉(zhuǎn)換為非激活態(tài)時(shí)，無(wú)論時(shí)鐘信號(hào)的狀態(tài)如何，該保持電路鎖存通過(guò)通路控制電路101f的數(shù)據(jù)信號(hào)Q。
(效果)圖3所示為圖1中A1、B1、C1和Y1各點(diǎn)信號(hào)的時(shí)序圖；詳細(xì)地，在點(diǎn)A1檢測(cè)到時(shí)鐘信號(hào)clk、點(diǎn)B1檢測(cè)到時(shí)鐘信號(hào)clk5、點(diǎn)C1檢測(cè)到時(shí)鐘信號(hào)clk4、以及在點(diǎn)Y1檢測(cè)到控制信號(hào)en。
寄存器104和寄存器1之間路徑的延遲是Ten+Tsetup2。和采用與電路102作為門(mén)控單元的傳統(tǒng)同步集成電路100的寄存器104和寄存器101之間路徑的延遲Ten+Tsetup1+Tg相比，該路徑延遲減少了Tg。注意這里Tsetup1和Tsetup2基本相等。
因此，如果在寄存器104和寄存器1之間的路徑為同步集成電路10的關(guān)鍵路徑，那么與傳統(tǒng)同步電路100相比，可以減少關(guān)鍵路徑的延遲。這有助于使同步集成電路10獲得更高的工作頻率。
(第二實(shí)施方式)在第一實(shí)施方式中，從鎖存電路通過(guò)控制信號(hào)en由激活態(tài)到非激活態(tài)的轉(zhuǎn)換在保持電路101g中鎖存數(shù)據(jù)信號(hào)Q從而阻止數(shù)據(jù)信號(hào)Q的轉(zhuǎn)換。同時(shí)，在主鎖存電路中數(shù)據(jù)信號(hào)Q隨著時(shí)鐘信號(hào)clk而轉(zhuǎn)換，這仍然會(huì)在寄存器1中產(chǎn)生功率浪費(fèi)。
本發(fā)明的第二實(shí)施方式解決了上述問(wèn)題。
圖4示出本發(fā)明第二實(shí)施方式的同步集成電路10A的示意圖。
同步集成電路10A和第一實(shí)施方式的同步集成電路10的不同點(diǎn)僅在于寄存器1A和用于時(shí)鐘脈沖相位差調(diào)節(jié)的緩沖器117、118和119。
緩沖器117接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器103輸出時(shí)鐘信號(hào)clk5。
緩沖器118接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器104輸出時(shí)鐘信號(hào)clk6。
緩沖器119接收從時(shí)鐘信號(hào)產(chǎn)生電路107輸出的時(shí)鐘信號(hào)clk0，并向寄存器1A輸出時(shí)鐘信號(hào)clk。
(寄存器1A)圖5為寄存器1A的電路圖。
寄存器1A為主從觸發(fā)器電路，并包括構(gòu)成主鎖存電路的通路控制電路101i和保持電路101j、和構(gòu)成從鎖存電路的通路控制電路101c和保持電路101d、時(shí)鐘信號(hào)倒相電路101e以及控制信號(hào)倒相電路101h。
寄存器1A中的從鎖存電路具有和圖13所示的寄存器101中的從鎖存電路一樣的結(jié)構(gòu)。該寄存器1A和寄存器101的不同點(diǎn)在于主鎖存電路的結(jié)構(gòu)及附加有控制信號(hào)倒相電路101h。
(通路控制電路101i)
該通路控制電路101i為CMOS電路，在該電路中P溝道MOS晶體管34、35、36的源漏路徑和N溝道MOS晶體管37、38和39的源漏路徑串聯(lián)連接。
P溝道MOS晶體管34的柵極具有時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管35的柵極具有從組合電路105輸出的數(shù)據(jù)信號(hào)data的輸入。
P溝道MOS晶體管36的柵極具有從控制信號(hào)倒相電路101h輸出的反相控制信號(hào)en的輸入。
N溝道MOS晶體管37的柵極具有控制信號(hào)en的輸入。
N溝道MOS晶體管38的柵極具有從組合電路105輸出的數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管39的柵極具有從時(shí)鐘信號(hào)倒相電路101e輸出的反相時(shí)鐘信號(hào)clk的輸入。
該通路控制電路101i和圖13所示的通路控制電路101a的不同點(diǎn)在于該通路控制電路101i中包括將控制信號(hào)en作為柵極輸入的N溝道MOS晶體管37和將反相控制信號(hào)en作為柵極輸入的P溝道MOS晶體管36。
該通路控制電路101i以如下方式工作。
當(dāng)輸入給P溝道MOS晶體管34柵極的時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管36柵極的反相控制信號(hào)en均為非激活態(tài)時(shí)，輸入給P溝道MOS晶體管35柵極和N溝道MOS晶體管38柵極的數(shù)據(jù)信號(hào)data通過(guò)通路控制電路101i成為反相數(shù)據(jù)信號(hào)data。在此期間，輸入到N溝道MOS晶體管39柵極的反相時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管37柵極的控制信號(hào)en均為激活態(tài)。在該實(shí)施方式中，激活態(tài)是信號(hào)的電壓電平為高狀態(tài)，而非激活態(tài)是信號(hào)的電壓電平為低狀態(tài)。
然后來(lái)自P溝道MOS晶體管36的源漏路徑和N溝道MOS晶體管37的源漏路徑的反相輸出信號(hào)data輸出給保持電路101j。
當(dāng)輸入給P溝道MOS晶體管34的柵極的時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管36柵極的反相控制信號(hào)en均為激活態(tài)時(shí)，輸入給P溝道MOS晶體管35柵極和N溝道MOS晶體管38柵極的數(shù)據(jù)信號(hào)data不能通過(guò)通路控制電路101i。在此期間，輸入到N溝道MOS晶體管39柵極的反相時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管37柵極的控制信號(hào)en均為非激活態(tài)。
因此，當(dāng)輸入到寄存器1A的控制信號(hào)en由激活態(tài)轉(zhuǎn)換到非激活態(tài)時(shí)，無(wú)論時(shí)鐘信號(hào)clk的狀態(tài)如何，該通路控制電路101i停止向保持電路101j傳遞數(shù)據(jù)信號(hào)data。
(保持電路101j)通過(guò)以閉合回路連接的倒相電路40和電路47形成保持電路101j。該電路47為CMOS電路，在該CMOS電路中P溝道MOS晶體管41和42和N溝道MOS晶體管43和44的源漏路徑串聯(lián)連接，P溝道MOS晶體管41和46的源漏路徑并聯(lián)連接，并且N溝道MOS晶體管44和45的源漏路徑并聯(lián)連接。
該倒相電路40對(duì)由通路控制電路101i輸出的反相數(shù)據(jù)信號(hào)data進(jìn)行倒相，并輸出數(shù)據(jù)信號(hào)data。
P溝道MOS晶體管41的柵極具有從時(shí)鐘信號(hào)倒相電路101e輸出的反相時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管42的柵極具有從倒相電路40輸出的數(shù)據(jù)信號(hào)data的輸入。
P溝道MOS晶體管46的柵極具有控制信號(hào)en的輸入。
N溝道MOS晶體管43的柵極具有從倒相電路40輸出的數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管44的柵極具有時(shí)鐘信號(hào)clk的輸入。
N溝道MOS晶體管45的柵極具有從控制信號(hào)倒相電路101h輸出的反相控制信號(hào)en的輸入。
該保持電路101j與圖13所示的保持電路101b的不同點(diǎn)在于該保持電路101j包括具有將反相控制信號(hào)en作為柵極輸入的N溝道MOS晶體管45和具有將控制信號(hào)en作為柵極輸入的P溝道MOS晶體管46。
該保持電路101j以如下方式工作。
當(dāng)輸入給P溝道MOS晶體管41柵極的反相時(shí)鐘信號(hào)clk和輸入給P溝道MOS晶體管46柵極控制信號(hào)en均為非激活態(tài)時(shí)，從倒相電路40輸出給P溝道MOS晶體管42柵極和N溝道MOS晶體管43的柵極的數(shù)據(jù)信號(hào)data在保持電路101j中形成閉合回路。也就是說(shuō)，保持電路101j鎖存數(shù)據(jù)信號(hào)data。在此期間，輸入到N溝道MOS晶體管44柵極的時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管45柵極的反相控制信號(hào)en均為激活態(tài)。
當(dāng)輸入到P溝道MOS晶體管41的柵極的反相時(shí)鐘信號(hào)clk和輸入到P溝道MOS晶體管46柵極的控制信號(hào)en均為激活態(tài)，從倒相電路40輸出的數(shù)據(jù)信號(hào)data在保持電路101j沒(méi)有形成閉合回路。也就是說(shuō)，保持電路101j沒(méi)有鎖存該數(shù)據(jù)信號(hào)data。在此期間，輸入到N溝道MOS晶體管44柵極的時(shí)鐘信號(hào)clk和輸入到N溝道MOS晶體管45柵極的反相控制信號(hào)en均為非激活態(tài)。
因此，當(dāng)輸入到寄存器1A的控制信號(hào)en由激活態(tài)轉(zhuǎn)換為非激活態(tài)時(shí)，無(wú)論時(shí)鐘信號(hào)clk的狀態(tài)如何，該保持電路101j鎖存通過(guò)通路控制電路101i的數(shù)據(jù)信號(hào)data。
(效果)如上所述，該主鎖存電路通過(guò)控制信號(hào)en從非激活態(tài)到激活態(tài)的轉(zhuǎn)換鎖存保持電路101j的數(shù)據(jù)信號(hào)data從而阻止數(shù)據(jù)信號(hào)data的轉(zhuǎn)換。因此寄存器1A的功耗比寄存器1的功耗低。
然而，為了通過(guò)應(yīng)用寄存器1A執(zhí)行時(shí)鐘信號(hào)供給控制，控制信號(hào)en的上升沿需要在時(shí)鐘信號(hào)clk的下降沿之前到達(dá)寄存器1A。這意味著在第二實(shí)施方式中控制信號(hào)en到達(dá)寄存器1A要比第一實(shí)施方式中的控制信號(hào)en到達(dá)寄存器1至少要早半個(gè)時(shí)鐘周期Tcycle。
圖6是圖4中A2、B2、C2和Y2各點(diǎn)信號(hào)的時(shí)序圖。
詳細(xì)地，在點(diǎn)A2檢測(cè)到時(shí)鐘信號(hào)clk、點(diǎn)B2檢測(cè)到時(shí)鐘信號(hào)clk7、點(diǎn)C2檢測(cè)到時(shí)鐘信號(hào)clk6、以及在點(diǎn)Y2檢測(cè)到控制信號(hào)en。
如圖6所示，控制信號(hào)en的下降沿600需要比時(shí)鐘信號(hào)clk的下降沿601早至少建立時(shí)間Tsetup3到達(dá)寄存器1A。
如果在不改變時(shí)鐘周期Tcycle的情況下，控制信號(hào)en的下降沿600可以比時(shí)鐘信號(hào)clk的下降沿601早至少建立時(shí)間Tsetup3到達(dá)寄存器1A，則可以減少寄存器1A的功耗。從這意義上講，更希望使用寄存器1A而不是寄存器1作為受時(shí)鐘信號(hào)供給控制的寄存器電路。
(考慮因素)以下研究在采用與電路102作為門(mén)控單元的同步集成電路100、采用或電路作為門(mén)控單元的同步集成電路100A(以后說(shuō)明)、第一實(shí)施方式中的同步集成電路10、以及第二實(shí)施方式的同步集成電路10A中的控制信號(hào)en的延遲時(shí)間Ten的容許延遲范圍(下文為“容許延遲范圍”)。
這里所指的容許延遲范圍為控制信號(hào)en的延遲時(shí)間Ten的范圍，在該范圍內(nèi)控制信號(hào)en的路徑不是關(guān)鍵路徑，即在該范圍內(nèi)不影響時(shí)鐘周期。
如果控制信號(hào)en的延遲時(shí)間Ten超出其容許延遲范圍，假設(shè)控制信號(hào)en所在路徑為關(guān)鍵路徑，同步集成電路的設(shè)計(jì)者需要改變時(shí)鐘周期Tcycle使其大于關(guān)鍵路徑的延遲，即，需要降低同步集成電路的工作頻率。
首先說(shuō)明同步集成電路100A。
圖14示出將或電路作為門(mén)控單元的同步集成電路100A的示意圖。
同步集成電路100A與同步集成電路100的不同點(diǎn)僅在于與電路102替換為或電路200并且緩沖器112和111相應(yīng)的替換為用于時(shí)鐘脈沖相位差調(diào)整的緩沖器210和211。
緩沖器210接收從時(shí)鐘信號(hào)產(chǎn)生單元107輸出的時(shí)鐘信號(hào)clk0，并向寄存器103輸出時(shí)鐘信號(hào)clk2。
緩沖器211接收從時(shí)鐘信號(hào)產(chǎn)生單元107輸出的時(shí)鐘信號(hào)clk0，并向寄存器104輸出時(shí)鐘信號(hào)clk3。
從組合電路106輸出的控制信號(hào)en經(jīng)由控制信號(hào)線輸入到或電路200。
該或電路200接收控制信號(hào)en和時(shí)鐘信號(hào)clk0，并輸出時(shí)鐘信號(hào)clk1。
該或電路200在信號(hào)輸入和信號(hào)輸出之間具有時(shí)間為T(mén)g0的相位延遲。
圖15是圖14中A、B、C、D、X2和Y3各點(diǎn)信號(hào)的時(shí)序圖。
詳細(xì)地，在點(diǎn)A檢測(cè)到時(shí)鐘信號(hào)clk1、點(diǎn)B檢測(cè)到時(shí)鐘信號(hào)clk2、點(diǎn)C檢測(cè)到時(shí)鐘信號(hào)clk3、點(diǎn)D檢測(cè)到數(shù)據(jù)信號(hào)data、點(diǎn)X2檢測(cè)到時(shí)鐘信號(hào)clk0以及在點(diǎn)Y3檢測(cè)到控制信號(hào)en。
如圖15所示，由于時(shí)鐘脈沖相位差調(diào)整分別在點(diǎn)A、B和C檢測(cè)到的clk1、clk2和clk3相位彼此相同。
在輸入到或電路200的時(shí)鐘信號(hào)clk0和從或電路200輸出的時(shí)鐘信號(hào)clk1之間存在延遲時(shí)間Tg0。因此，時(shí)鐘信號(hào)clk0在相位上比clk1、clk2和clk3超前延遲時(shí)間Tg0。
設(shè)置數(shù)據(jù)信號(hào)data使得在寄存器101中鎖存的數(shù)據(jù)的初始值1100比輸入到寄存器101的時(shí)鐘號(hào)clk1的上升沿1101早至少建立時(shí)間Tsetup到達(dá)寄存器101。
為了使時(shí)鐘信號(hào)clk1保持高電平狀態(tài)，設(shè)置控制信號(hào)en使得其上升沿1502比時(shí)鐘信號(hào)的下降沿1501早至少建立時(shí)間Tsetup4到達(dá)或電路200。
因此，當(dāng)控制信號(hào)en由非激活態(tài)轉(zhuǎn)換到激活態(tài)時(shí)，該同步集成電路100A將由或電路200輸出的時(shí)鐘信號(hào)clk1固定在高狀態(tài)。
當(dāng)寄存器101從或電路200接收保持在高狀態(tài)的時(shí)鐘信號(hào)clk1時(shí)，該通路控制電路101a禁止數(shù)據(jù)信號(hào)data的通路，而通路控制電路101c使能數(shù)據(jù)信號(hào)data的通道。
因此，該主鎖存電路停止數(shù)據(jù)轉(zhuǎn)換，并因此從鎖存電路也停止數(shù)據(jù)轉(zhuǎn)換。這使得寄存器101的功耗小于使用與電路102作為門(mén)控單元的同步集成電路100的功耗。
然而，在這種情況下，如上所述，控制信號(hào)en的上升沿1502需要時(shí)鐘信號(hào)clk0的下降沿1501之前到達(dá)寄存器101。換句話說(shuō)，控制信號(hào)en需要比同步集成電路100中控制信號(hào)en到達(dá)與電路102早至少半個(gè)時(shí)鐘周期Tcycle到達(dá)或電路200。
圖7示出在具有不同時(shí)鐘門(mén)控結(jié)構(gòu)的四個(gè)同步集成電路中控制信號(hào)en的容許延遲范圍。
在圖中，通過(guò)粗線箭頭表示各同步集成電路的控制信號(hào)en參照時(shí)鐘周期Tcycle的容許延遲范圍。
如圖所示，同步集成電路10的容許延遲范圍701最大，其后是同步集成電路100的容許延遲范圍702、同步集成電路10A的容許延遲范圍703，以及同步集成電路100A的容許延遲范圍704。
同時(shí)，同步集成電路10的寄存器1具有最大的功耗，其后是是同步集成電路100的寄存器101、同步集成電路10A的寄存器1A、同步集成電路100A的寄存器101，但是因?yàn)楣牡慕^對(duì)值會(huì)隨著數(shù)據(jù)信號(hào)data的轉(zhuǎn)換率而變化，寄存器的功耗不限于該順序。
因?yàn)橥郊呻娐?00A的寄存器101中時(shí)鐘線上的功耗較低，因此同步集成電路100A的寄存器101與同步集成電路10A的寄存器1A相比具有較低的功耗。出于同樣的原因，同步集成電路100的寄存器101與同步集成電路10的寄存器1相比具有較低的功耗。
因此，四種類(lèi)型的同步集成電路在容許延遲范圍和受時(shí)鐘信號(hào)供給控制的寄存器的功耗方面都不相同。這樣，同步集成電路的設(shè)計(jì)者可以通過(guò)根據(jù)控制信號(hào)en的延遲時(shí)間Ten和需要的工作頻率及功耗采用優(yōu)化的時(shí)鐘門(mén)控結(jié)構(gòu)來(lái)提高工作頻率并減少功耗。
在近些年，同步集成電路的設(shè)計(jì)通常采用基于單元的設(shè)計(jì)方法。在基于單元的設(shè)計(jì)中，諸如與電路、或電路以及寄存器電路的多種邏輯電路可以作為邏輯單元提前記錄在庫(kù)中，因此設(shè)計(jì)者可以從庫(kù)中選擇邏輯單元并采用選出的邏輯單元設(shè)計(jì)同步集成電路。
上述的寄存器1、寄存器1A、寄存器101、與電路102、或電路200等可以作為邏輯單元記錄于該庫(kù)中。通過(guò)從該庫(kù)中選擇適合的邏輯單元并采用它們作為同步集成電路的元件，該設(shè)計(jì)者可以在不同的部分優(yōu)化的采用不同的時(shí)鐘門(mén)控結(jié)構(gòu)。這極大地提高設(shè)計(jì)的靈活性并減少設(shè)計(jì)時(shí)間。
(變型)盡管通過(guò)上述的實(shí)施方式已經(jīng)對(duì)本發(fā)明進(jìn)行了說(shuō)明，但是很明顯本發(fā)明并非僅限于此。以下給出變型的實(shí)施例。
(1)上述實(shí)施方式說(shuō)明受時(shí)鐘信號(hào)供給控制的寄存器為主從觸發(fā)器電路的情況，但是本發(fā)明并不限于此。例如，本發(fā)明還包括由圖8所示的通路控制電路801、保持電路802以及倒相電路803構(gòu)成的寄存器1B。
通路控制電路801為CMOS電路，在該CMOS電路中P溝道MOS晶體管804、805和806以及N溝道MOS晶體管807、808和809的源漏路徑串聯(lián)連接。
P溝道MOS晶體管804的柵極具有反相控制信號(hào)en的輸入。
P溝道MOS晶體管805的柵極具有反相時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管806的柵極具有數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管807的柵極具有數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管808的柵極具有時(shí)鐘信號(hào)clk的輸入。
N溝道MOS晶體管809的柵極具有控制信號(hào)en的輸入。
通路控制電路801和圖2所示的第一實(shí)施方式中的通路控制電路101f的不同點(diǎn)在于具有反相控制信號(hào)en作為柵極輸入的P溝道MOS晶體管804距離電源最近，并且具有控制信號(hào)en作為柵極輸入的N溝道MOS晶體管809距離地最近。通路控制電路801以和第一實(shí)施方式中的通路控制電路101f一樣的方式工作。
通過(guò)以閉合回路連接倒相電路810和811形成保持電路802。由于保持電路802沒(méi)有時(shí)鐘信號(hào)clk輸入，因此不需要向保持電路802施加控制信號(hào)。
(2)本發(fā)明還包括由圖9所示的通路控制電路901、保持電路902、以及倒相電路903構(gòu)成的寄存器1C。
通路控制電路901包括時(shí)鐘倒相器以及由P溝道MOS晶體管908和N溝道MOS晶體管909構(gòu)成的傳輸門(mén)，在該時(shí)鐘倒相器中P溝道MOS晶體管904和905以及N溝道MOS晶體管906和907的源漏路徑串聯(lián)連接。這里，P溝道MOS晶體管904、905和908的源漏路徑串聯(lián)連接，并且NMOS晶體管906、907和909的源漏路徑串聯(lián)連接。
P溝道MOS晶體管904的柵極具有反相時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管905的柵極具有數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管906的柵極具有數(shù)據(jù)信號(hào)data的輸入。
N溝道MOS晶體管907的柵極具有時(shí)鐘信號(hào)clk的輸入。
P溝道MOS晶體管908的柵極具有反相控制信號(hào)en的輸入。
N溝道MOS晶體管909的柵極具有控制信號(hào)en的輸入。
通路控制電路901以和第一實(shí)施方式中的通路控制電路101f一樣的方式工作。
通過(guò)以閉合回路連接倒相電路910和911形成保持電路902。由于保持電路902沒(méi)有時(shí)鐘信號(hào)clk輸入，因此沒(méi)必要向保持電路902施加控制信號(hào)。
(3)上述實(shí)施方式說(shuō)明了在各通路控制電路101f和101i中的以控制信號(hào)en作為柵極輸入的P溝道MOS晶體管和以反相控制信號(hào)en作為柵極輸入的N溝道MOS晶體管位于電源和地的最遠(yuǎn)位置。由于以控制信號(hào)en或反相控制信號(hào)en作為柵極輸入的MOS晶體管允許相對(duì)于以時(shí)鐘信號(hào)clk和數(shù)據(jù)信號(hào)data作為柵極輸入的其它MOS晶體管允許在開(kāi)關(guān)時(shí)間方面具有延遲，因此可以提高控制信號(hào)en的容許延遲范圍。然而，MOS晶體管的設(shè)置不限于本發(fā)明。例如，該MOS晶體管可以設(shè)置為如圖8所示的寄存器1B的通路控制電路801的形式。
(4)上述實(shí)施方式說(shuō)明了觸發(fā)器電路為CMOS電路的情況，但是觸發(fā)器電路并不限于互補(bǔ)型。
盡管已經(jīng)參照附圖以實(shí)施例方式對(duì)本發(fā)明進(jìn)行了完整的描述，但是應(yīng)該注意的是，對(duì)于本領(lǐng)域的技術(shù)人員而言，可以對(duì)本發(fā)明做出各種變型和改進(jìn)。因此，除非這些變型和改進(jìn)脫離開(kāi)本發(fā)明的范圍，否則將認(rèn)為它們包含在本發(fā)明中。
權(quán)利要求
1.一種包括通路控制電路和保持電路的寄存器，其中所述通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，所述第一晶體管的源漏路徑、所述第二晶體管的源漏路徑和所述第三晶體管的源漏路徑串聯(lián)連接，當(dāng)所述控制信號(hào)為激活態(tài)和非激活態(tài)其中之一的第一態(tài)時(shí)，所述通路控制電路根據(jù)所述時(shí)鐘信號(hào)的狀態(tài)使能通數(shù)據(jù)信號(hào)通路為保持電路，并且在所述控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)，所述通路控制電路禁止數(shù)據(jù)信號(hào)通路為保持電路，并且所述保持電路鎖存由所述通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)。
2.根據(jù)權(quán)利要求1所述的寄存器電路，其特征在于，所述保持電路包括具有輸入有數(shù)據(jù)信號(hào)的柵極的第四晶體管、具有輸入有時(shí)鐘信號(hào)的柵極的第五晶體管、以及具有輸入有控制信號(hào)的柵極的第六晶體管，所述第五晶體管的源漏路徑和第六晶體管的源漏路徑并聯(lián)連接，并且所述第四晶體管的源漏路徑和第五晶體管的源漏路徑串聯(lián)連接，而且在所述控制信號(hào)為第二態(tài)時(shí)，所述保持電路鎖存由通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)。
3.根據(jù)權(quán)利要求1所述的寄存器電路，其特征在于，所述寄存器電路可以是具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中，所述通路控制電路和保持電路包括在所述從鎖存電路中。
4.根據(jù)權(quán)利要求2所述的寄存器電路，其特征在于，所述寄存器電路可以是具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中，所述通路控制電路和保持電路包括在所述從鎖存電路中。
5.根據(jù)權(quán)利要求1所述的寄存器電路，其特征在于，所述寄存器電路可以是具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中，所述通路控制電路和保持電路包括在所述主鎖存電路中。
6.根據(jù)權(quán)利要求2所述的寄存器電路，其特征在于，所述寄存器電路可以是具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，其中，所述通路控制電路和保持電路包括在所述主鎖存電路中。
7.根據(jù)權(quán)利要求1所述的寄存器電路，其特征在于第一晶體管的源漏路徑、第二晶體管的源漏路徑以及第三晶體管的源漏路徑以所述的順序串聯(lián)連接，第一晶體管的漏極和第二晶體管的源極連接并且第二晶體管的漏極和第三晶體管的源極連接。
8.一種同步集成電路，包括包括通路控制電路和保持電路的寄存器電路，其中所述通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，所述第一晶體管的源漏路徑、所述第二晶體管的源漏路徑和所述第三晶體管的源漏路徑串聯(lián)連接，當(dāng)所述控制信號(hào)為激活態(tài)和非激活態(tài)其中之一的第一態(tài)時(shí)，該通路控制電路根據(jù)所述時(shí)鐘信號(hào)的狀態(tài)使能通往保持電路的數(shù)據(jù)信號(hào)通路，并且在所述控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)禁止通往保持電路的數(shù)據(jù)信號(hào)通路，并且該保持電路鎖存由所述通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)；用于產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘信號(hào)產(chǎn)生電路；用于產(chǎn)生控制信號(hào)的組合電路，其中在所述寄存器電路中第一晶體管的柵極經(jīng)由時(shí)鐘信號(hào)線與時(shí)鐘信號(hào)產(chǎn)生電路連接，并且在所述寄存器電路中第三晶體管的柵極經(jīng)由控制信號(hào)線與組合電路連接。
9.一種同步集成電路，包括包括通路控制電路和保持電路的多個(gè)寄存器電路，其中所述通路控制電路包括具有輸入有時(shí)鐘信號(hào)的柵極的第一晶體管、具有輸入有數(shù)據(jù)信號(hào)的柵極的第二晶體管，以及具有輸入有控制信號(hào)的柵極的第三晶體管，所述第一晶體管的源漏路徑、所述第二晶體管的源漏路徑和所述第三晶體管的源漏路徑串聯(lián)連接，當(dāng)所述控制信號(hào)為激活態(tài)和非激活態(tài)其中之一的第一態(tài)時(shí)，所述通路控制電路根據(jù)所述時(shí)鐘信號(hào)的狀態(tài)使能通往所述保持電路的數(shù)據(jù)信號(hào)通路，并且在所述控制信號(hào)為不同于第一態(tài)的第二態(tài)時(shí)禁止通往所述保持電路的數(shù)據(jù)信號(hào)通路，并且該保持電路鎖存由通路控制電路傳輸?shù)臄?shù)據(jù)信號(hào)，其中所述多個(gè)寄存器電路中的一寄存器電路為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，所述通路控制電路和保持電路包括于從鎖存電路中，并且所述多個(gè)寄存器電路中的其他寄存器電路為具有主鎖存電路和從鎖存電路的主從觸發(fā)器電路，所述通路控制電路和保持電路包括于主鎖存電路中；用于產(chǎn)生時(shí)鐘信號(hào)的時(shí)鐘信號(hào)產(chǎn)生電路；以及與所述多個(gè)寄存器電路相對(duì)應(yīng)的多個(gè)組合電路，其產(chǎn)生用于多個(gè)寄存器電路中相應(yīng)之一的控制信號(hào)，其中在所述各寄存器電路中第一晶體管的柵極經(jīng)由時(shí)鐘信號(hào)線與所述時(shí)鐘信號(hào)產(chǎn)生電路連接，并且在所述各寄存器電路中第三晶體管的柵極經(jīng)由控制信號(hào)線與多個(gè)組合電路中相應(yīng)之一連接。
全文摘要
本發(fā)明提供了與采用門(mén)控單元的傳統(tǒng)時(shí)鐘門(mén)控相比可以減少寄存器之間傳送控制信號(hào)en的路徑的延遲的寄存器電路。當(dāng)輸入到寄存器(1)中的控制信號(hào)en從激活態(tài)轉(zhuǎn)換到非激活態(tài)時(shí)，通路控制電路(101f)禁止輸入到通路控制電路(101f)的數(shù)據(jù)信號(hào)Q通過(guò)進(jìn)入保持電路(101g)，與時(shí)鐘信號(hào)clk的狀態(tài)無(wú)關(guān)。當(dāng)輸入到寄存器(1)中的控制信號(hào)en從激活態(tài)向非激活態(tài)轉(zhuǎn)變時(shí)，保持電路(101g)鎖存通過(guò)通路控制電路(101f)的數(shù)據(jù)信號(hào)Q，與時(shí)鐘信號(hào)clk的狀態(tài)無(wú)關(guān)。這使得形成不采用門(mén)控單元的時(shí)鐘門(mén)控，通過(guò)這樣可以減少由門(mén)控單元產(chǎn)生的延遲時(shí)間。
文檔編號(hào)G06F12/00GK1770329SQ20051009369
公開(kāi)日2006年5月10日 申請(qǐng)日期2005年9月1日 優(yōu)先權(quán)日2004年10月19日
發(fā)明者礒野貴亙 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社