專利名稱：地址探測(cè)方法和多處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及一種地址探測(cè)(snoop)方法和多處理器系統(tǒng)，更具體地，涉及用于在多處理器系統(tǒng)中執(zhí)行地址探測(cè)處理的地址探測(cè)方法以及采用這種地址探測(cè)方法的多處理器系統(tǒng)，在所述多處理器系統(tǒng)中多個(gè)處理器塊經(jīng)由連接裝置連接到多個(gè)輸入和輸出(I/O)塊。
背景技術(shù)：
多處理器系統(tǒng)具有其中多個(gè)處理器塊與多個(gè)I/O塊經(jīng)由連接裝置(也稱作數(shù)據(jù)和地址交叉器(crossbar))相連接的結(jié)構(gòu)。各個(gè)處理器塊包括多個(gè)處理器和多個(gè)存儲(chǔ)器。另一方面，各個(gè)I/O塊包括諸如磁盤驅(qū)動(dòng)器的存儲(chǔ)單元。在以下說明中，為方便起見，假設(shè)各個(gè)處理器塊由具有多個(gè)CPU和多個(gè)高速緩沖存儲(chǔ)器的CPU塊形成。
在常規(guī)的多處理器系統(tǒng)中，按與CPU塊成1∶1的關(guān)系來設(shè)置I/O塊，或者，即使多個(gè)I/O塊是獨(dú)立的，多個(gè)CPU塊也可以共用少量的I/O塊。然而，高速緩沖存儲(chǔ)器中的存取次數(shù)與CPU塊數(shù)成比例地增加，并且，增加CPU塊的數(shù)量不一定改進(jìn)多處理器系統(tǒng)的性能。因此，已經(jīng)提出一系統(tǒng)以通過經(jīng)由I/O塊互連CPU塊來改進(jìn)多處理器系統(tǒng)的性能。
然而，即使采用這種所提出系統(tǒng)，如果每CPU塊I/O塊數(shù)像在常規(guī)多處理器系統(tǒng)的情況下那樣比例為1∶1、或者多個(gè)CPU塊共用I/O塊，則也大大限制了多處理器系統(tǒng)的性能，從而消除了采用這種所提出系統(tǒng)的意義。
為此，需要實(shí)現(xiàn)可以實(shí)現(xiàn)大量I/O塊、增大各個(gè)CPU塊可以使用的I/O塊數(shù)、并以靈活的組合來使用CPU塊和I/O塊的結(jié)構(gòu)。
例如，日本專利申請(qǐng)?zhí)亻_平No.9-138782提出了具有其中通過其他高速緩沖存儲(chǔ)器使用互連網(wǎng)絡(luò)來監(jiān)視處理器單元輸出的存儲(chǔ)器存取的結(jié)構(gòu)的多處理器系統(tǒng)。另一方面，日本專利申請(qǐng)?zhí)亻_平No.9-138783提出了一種多處理器系統(tǒng)，該多處理器系統(tǒng)具有同時(shí)執(zhí)行傳送目的地端口不同的多個(gè)單播(unicasting)的機(jī)制。此外，日本專利申請(qǐng)?zhí)亻_No.2001-184321提出了一種經(jīng)由節(jié)點(diǎn)互連網(wǎng)絡(luò)連接的多處理器系統(tǒng)。
當(dāng)在多處理器系統(tǒng)中與CPU塊無(wú)關(guān)地實(shí)現(xiàn)了大量I/O塊并且CPU塊與I/O塊通過數(shù)據(jù)和地址交叉器可通信地連接時(shí)，必須個(gè)別地探測(cè)各個(gè)I/O塊中的地址。換言之，常規(guī)地，各個(gè)I/O塊包括地址探測(cè)電路和/或可編程邏輯。在這種情況下，必須從地址連接裝置(或地址交叉器)向各個(gè)I/O塊提供地址探測(cè)處理需要的信號(hào)。然而，為了向各個(gè)I/O塊提供地址探測(cè)處理需要的信號(hào)，必須采取實(shí)施措施，例如增加地址連接裝置每LSI的引腳數(shù)并劃分多個(gè)LSI的功能，因此引入了實(shí)現(xiàn)困難且成本增加的問題。此外，由于多處理器系統(tǒng)(尤其是地址連接裝置和I/O塊)的結(jié)構(gòu)，引起了布線長(zhǎng)度增加以及傳輸延遲，從而引入了多處理器系統(tǒng)的性能上限劣化(等待時(shí)間增加)的問題。

發(fā)明內(nèi)容
因此，本發(fā)明提供了一種地址探測(cè)方法和多處理器系統(tǒng)，其使得能夠容易地與處理器塊無(wú)關(guān)地在多處理器系統(tǒng)中實(shí)現(xiàn)大量I/O塊(作為非限制示例)，并且防止多處理器系統(tǒng)的性能上限劣化(防止等待時(shí)間增加)。
本發(fā)明的其他方面和優(yōu)點(diǎn)部分地在以下說明書得以闡述，部分地從說明書中顯而易見，或可以通過對(duì)本發(fā)明的實(shí)踐而習(xí)得。
一種用于多處理器系統(tǒng)的地址探測(cè)方法的特征在于當(dāng)從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)在地址連接裝置中取代(替代)各I/O塊來執(zhí)行判斷是否以與各I/O塊對(duì)存取請(qǐng)求的響應(yīng)相同的響應(yīng)來對(duì)處理器進(jìn)行響應(yīng)的地址探測(cè)處理，所述多處理器系統(tǒng)具有其中各自包括多個(gè)處理器和多個(gè)存儲(chǔ)器的多個(gè)處理器塊經(jīng)由地址連接裝置或地址交叉器連接到多個(gè)輸入和輸出(I/O)塊的結(jié)構(gòu)。
根據(jù)本發(fā)明的一方面，一種地址探測(cè)方法的特征在于在地址連接裝置中設(shè)置與大量所述I/O塊對(duì)應(yīng)的執(zhí)行地址探測(cè)處理的大量地址探測(cè)電路；并且通過至少一個(gè)處理器塊、至少一個(gè)I/O塊和與所述至少一個(gè)I/O塊對(duì)應(yīng)的各個(gè)地址探測(cè)電路形成各個(gè)分區(qū)。
具有其中各自包括多個(gè)處理器和多個(gè)存儲(chǔ)器的多個(gè)處理器塊經(jīng)由地址連接裝置連接到多個(gè)輸入和輸出(I/O)塊的結(jié)構(gòu)的多處理器系統(tǒng)的特征在于當(dāng)從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)在地址連接裝置中取代各I/O塊來執(zhí)行判斷是否對(duì)存取請(qǐng)求進(jìn)行響應(yīng)的地址探測(cè)處理。
根據(jù)本發(fā)明的一方面，多處理器系統(tǒng)的特征在于如果所述任一個(gè)I/O塊不需要響應(yīng)，則高速緩存狀態(tài)生成裝置向所述任一個(gè)處理器塊輸出未命中(no hit)響應(yīng)作為高速緩存狀態(tài)；并且，如果所述任一個(gè)I/O塊需要響應(yīng)，則向所述任一個(gè)處理器塊輸出命中響應(yīng)作為高速緩存狀態(tài)。
根據(jù)本發(fā)明的一方面，多處理器系統(tǒng)的特征在于對(duì)于對(duì)所述任一個(gè)I/O塊作出命中響應(yīng)的高速緩存狀態(tài)，高速緩存狀態(tài)生成裝置判斷是否存在來自其他存儲(chǔ)器塊的存取禁止；并且如果不存在來自其他處理器塊的存取禁止，則生成對(duì)所述任一個(gè)I/O塊的請(qǐng)求并將生成的請(qǐng)求輸出到所述任一個(gè)I/O塊。
根據(jù)本發(fā)明的一方面，多處理器系統(tǒng)的特征在于地址連接裝置具有如果生成的請(qǐng)求是包括與地址探測(cè)處理相關(guān)的數(shù)據(jù)的配置存取則將數(shù)據(jù)保存在其內(nèi)部或者將數(shù)據(jù)復(fù)制并保存在其內(nèi)部的裝置，并且之后根據(jù)由所保存數(shù)據(jù)作出的新設(shè)置來執(zhí)行地址探測(cè)處理。


根據(jù)以下結(jié)合附圖的對(duì)實(shí)施例的說明，本發(fā)明的這些和/或其他方面和優(yōu)點(diǎn)將變得顯而易見且更容易理解，在附圖中圖1是根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)的框圖。
圖2是用于說明根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)的分區(qū)結(jié)構(gòu)的圖。
圖3是示出根據(jù)本發(fā)明實(shí)施例的包括地址探測(cè)電路的地址連接裝置的結(jié)構(gòu)的框圖。
圖4是用于說明根據(jù)本發(fā)明實(shí)施例的當(dāng)執(zhí)行配置存取時(shí)CPU塊的管理軟件和地址交叉器之間的關(guān)系的框圖。
圖5是用于說明根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)的處理的流程圖。
具體實(shí)施例方式
現(xiàn)在對(duì)本發(fā)明的本實(shí)施例進(jìn)行詳細(xì)說明，其示例在附圖中示出，其中通篇用相似的標(biāo)號(hào)表示相似的部件。以下參照附圖來描述實(shí)施例以說明本發(fā)明。
根據(jù)本發(fā)明，可以容易地與處理器塊無(wú)關(guān)地在多處理器系統(tǒng)中實(shí)現(xiàn)大量I/O塊并防止多處理器系統(tǒng)的性能上限劣化(防止等待時(shí)間增加)。
在普通多處理器系統(tǒng)的I/O塊中，通常不實(shí)現(xiàn)需要在整個(gè)多處理器系統(tǒng)中保持一致性的高速緩沖存儲(chǔ)器。因此，與處理器塊的高速緩沖存儲(chǔ)器存取相比，用于對(duì)探測(cè)的地址進(jìn)行響應(yīng)的生成I/O地址高速緩存狀態(tài)的處理較為簡(jiǎn)單。本發(fā)明集中于這一點(diǎn)，并且在地址連接裝置中保存對(duì)I/O塊生成可探測(cè)I/O地址狀態(tài)所需要的信息的副本作為探測(cè)I/O地址高速緩存，并在地址連接裝置中取代或替代I/O塊來執(zhí)行對(duì)I/O塊的地址探測(cè)處理。因此，這里的術(shù)語(yǔ)高速緩存表示在多處理器系統(tǒng)(其中處理器塊和I/O塊通過諸如地址交叉器的連接裝置可通信地連接)的連接裝置中提供對(duì)I/O地址探測(cè)狀態(tài)信息的高速緩存(即，對(duì)I/O地址探測(cè)的高速緩存)。多處理器系統(tǒng)具有其中多個(gè)處理器塊(各自包括多個(gè)處理器和多個(gè)存儲(chǔ)器)經(jīng)由地址連接裝置連接到多個(gè)輸入和輸出(I/O)塊的結(jié)構(gòu)，所述多處理器系統(tǒng)的特征在于當(dāng)從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)在地址連接裝置中取代各I/O塊來執(zhí)行判斷是否以與各I/O塊對(duì)存取請(qǐng)求的探測(cè)地址響應(yīng)相同的探測(cè)地址響應(yīng)來對(duì)處理器進(jìn)行響應(yīng)的地址探測(cè)處理。
僅當(dāng)對(duì)I/O塊的存取請(qǐng)求為確定時(shí)才向I/O塊通知地址，從而可以減少I/O塊與地址連接裝置之間的連接端子的數(shù)量。換言之，無(wú)需增加地址連接裝置和I/O塊內(nèi)的每LSI引腳數(shù)就可以實(shí)現(xiàn)可以連接到大量I/O塊的多處理器系統(tǒng)。因此，由于可以減小地址連接裝置與I/O塊之間的連接端子數(shù)、布線數(shù)和布線長(zhǎng)度，所以既可以實(shí)現(xiàn)大量I/O塊的連接又可以實(shí)現(xiàn)高密度實(shí)施以及由此實(shí)現(xiàn)的傳輸延遲減小。
圖1是根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)的框圖。多處理器系統(tǒng)的該實(shí)施例采用根據(jù)本發(fā)明的地址探測(cè)方法的實(shí)施例。在圖1中，多處理器系統(tǒng)1包括多個(gè)CPU塊11-1至11-L、數(shù)據(jù)連接裝置或數(shù)據(jù)交叉器12、地址連接裝置或地址交叉器13、以及多個(gè)I/O塊14-1至14-M，其中L和M通常是大于或等于2的整數(shù)。在本實(shí)施例中，為方便起見，假設(shè)L＝M＝8。
各CPU塊11-i(i＝1至L)具有包括多個(gè)CPU 110-1至110-N、多個(gè)高速緩沖存儲(chǔ)器111-1至111-O等的公知結(jié)構(gòu)，其中N和O通常為大于或等于2的整數(shù)。在本實(shí)施例中，為方便起見，假設(shè)N＝2且O＝4。圖1中略去了對(duì)高速緩存控制部等的圖示。
數(shù)據(jù)連接裝置12具有用于控制CPU塊11-1至11-L與I/O塊14-1至14-M之間的數(shù)據(jù)交換的公知結(jié)構(gòu)，并且包括解碼器部121和112等。
地址連接裝置13具有用于控制CPU塊11-1至11-L與I/O塊14-1至14-M之間的地址交換的公知結(jié)構(gòu)，并且包括隊(duì)列部131、M個(gè)探測(cè)電路132-1至132-M等。稍后將結(jié)合圖3給出關(guān)于地址連接裝置13的結(jié)構(gòu)的更詳細(xì)說明。
各個(gè)I/O塊14-1至14-M具有包括諸如磁盤驅(qū)動(dòng)器等的存儲(chǔ)單元的公知結(jié)構(gòu)。
根據(jù)本發(fā)明的實(shí)施例，在地址連接裝置13而不是各個(gè)I/O塊14-1至14-M內(nèi)執(zhí)行對(duì)各個(gè)I/O塊14-1至14-M的全部地址探測(cè)控制處理。此外，由于探測(cè)電路132-1至132-M設(shè)置在地址連接裝置13中，所以與探測(cè)電路設(shè)置在各個(gè)I/O塊14-1至14-M中的情況相比，地址連接裝置13與I/O塊14-1至14-M經(jīng)由較少量的布線相連接。
數(shù)據(jù)連接裝置12和地址連接裝置13并行地連接CPU塊11和I/O塊14。在地址連接裝置13中傳送目的地已經(jīng)確定的數(shù)據(jù)經(jīng)由數(shù)據(jù)連接裝置12發(fā)送到傳送目的地。在各個(gè)CPU塊11-1至11-L與數(shù)據(jù)連接裝置12之間的總線上傳送的數(shù)據(jù)以及在各個(gè)I/O塊14-1至14-M與數(shù)據(jù)連接裝置12之間的總線上傳送的數(shù)據(jù)都具有包括頭部和數(shù)據(jù)部分(或主數(shù)據(jù)部分)的數(shù)據(jù)結(jié)構(gòu)。根據(jù)寫在頭部的傳送目的地和數(shù)據(jù)長(zhǎng)度來傳送寫在頭部之后的數(shù)據(jù)部分中的數(shù)據(jù)。
在具有上述結(jié)構(gòu)的多處理器系統(tǒng)1中，數(shù)據(jù)連接裝置12和地址連接裝置13不僅連接CPU塊11-1至11-L與I/O塊14-1至14-M，而且將CPU塊11-1至11-L彼此相連接并還將I/O塊14-1至14-M彼此相連接。
圖2是用于說明根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)1的分區(qū)結(jié)構(gòu)的圖。在圖2中，用相同的標(biāo)號(hào)來表示那些與圖1中的對(duì)應(yīng)部件相同的部件，并略去其說明。各個(gè)CPU塊11-1至11-L和各個(gè)I/O塊14-1至14-M可以通過其任意組合形成分區(qū)。典型地，在不同分區(qū)之間不進(jìn)行存取。圖2示出了通過CPU塊11-1以及I/O塊14-1和14-2的組合形成分區(qū)P0、并且通過CPU塊11-2和11-3以及I/O塊14-3的組合形成分區(qū)P1的情況。在分區(qū)P0中包括地址連接裝置13內(nèi)的兩個(gè)對(duì)應(yīng)探測(cè)電路132-1和132-2，在分區(qū)P1中包括地址連接裝置13內(nèi)對(duì)應(yīng)的一個(gè)探測(cè)電路132-3。
因?yàn)樘綔y(cè)電路132-1至132-M設(shè)置在地址連接裝置13內(nèi)，所以，即使與探測(cè)電路設(shè)置在各個(gè)I/O塊14-1至14-M內(nèi)的情況相比例如可以通過較少的布線(較少線和較短線)來連接地址連接裝置13與I/O塊14-1至14-M，也可以以很大的自由度來選擇形成分區(qū)的CPU塊與I/O塊的組合。
圖3是示出根據(jù)本發(fā)明實(shí)施例的包括地址探測(cè)電路132-j的地址連接(連接)裝置的結(jié)構(gòu)的框圖。為方便起見，圖3示出了與任意CPU塊11-j和任意I/O塊14-j相關(guān)的地址連接裝置或地址交叉器13的重要部分。如圖3中所示，地址連接裝置13包括探測(cè)電路132-j、緩沖器134和135、選擇電路136、高速緩存狀態(tài)組合部137、命令檢查部138和操作啟/停部139。緩沖器134和135以及選擇電路136形成圖1所示的隊(duì)列部131。探測(cè)電路132-j包括地址檢查部201、高速緩存狀態(tài)生成部202以及用于生成對(duì)I/O塊14的存取請(qǐng)求的請(qǐng)求生成部203。
在本實(shí)施例中，一個(gè)CPU塊11-j與地址連接裝置13經(jīng)由例如具有95位的位寬度的信號(hào)線(包括ECC)相連接。在所述95位中，16位用于向地址連接裝置13輸入的探測(cè)地址，48位用于向CPU塊11-j輸出的探測(cè)地址，13位用于從CPU塊11-j到地址連接裝置13的高速緩存狀態(tài)，18位是到CPU塊11-j的組合高速緩存狀態(tài)。另一方面，一個(gè)I/O塊14-j與地址連接裝置13經(jīng)由例如具有26位的位寬度的信號(hào)線(包括ECC)相連接。在所述26位中，13位用于從I/O塊14-j向地址連接裝置13輸入的地址，13位用于從地址連接裝置13向I/O塊14-j輸入的存取請(qǐng)求。
基本上，根據(jù)本發(fā)明，該結(jié)構(gòu)使得探測(cè)電路132-j設(shè)置在地址連接裝置13內(nèi)而不是在I/O塊14-j內(nèi)，提供了中央地址探測(cè)。此外，向探測(cè)電路132-j添加將已經(jīng)確定的存取請(qǐng)求通知給I/O塊14-j的功能。本發(fā)明的中央地址探測(cè)高速緩存可以實(shí)現(xiàn)為軟件、可編程計(jì)算硬件、或用于處理信息的硬件/裝置，包括任何形式的電路、數(shù)據(jù)存儲(chǔ)部(例如，存儲(chǔ)器、寄存器等)或其任何組合。
從CPU塊11-j和I/O塊14-j輸入的地址臨時(shí)存儲(chǔ)在針對(duì)各CPU和I/O塊11、14的對(duì)應(yīng)緩沖器134和135內(nèi)的隊(duì)列中。這些地址被選擇電路136依次地選擇，并作為探測(cè)地址廣播到全部的CPU塊11-1至11-L以及包括在地址連接裝置13內(nèi)的探測(cè)電路132-1至132-M。CPU塊11-j從廣播的探測(cè)地址中獲得生成經(jīng)由數(shù)據(jù)連接裝置12對(duì)I/O塊14的存取(讀取/寫入)請(qǐng)求所需要的信息。
根據(jù)本發(fā)明，可以通過將探測(cè)地址存儲(chǔ)在地址連接裝置13的探測(cè)電路132-j內(nèi)來生成I/O塊14-j執(zhí)行探測(cè)處理所需要的典型信息。對(duì)于由地址連接裝置13經(jīng)由請(qǐng)求生成部203定址到I/O塊14-j的存取請(qǐng)求，通過除去任何不必要的命令而向I/O塊14僅發(fā)送必要的地址信息部分就足夠了，從而不必發(fā)送可能包括不必要的命令和/或數(shù)據(jù)的整個(gè)探測(cè)地址，這是因?yàn)樘綔y(cè)電路132(例如地址檢查部201)對(duì)從CPU塊11輸入到地址連接裝置13的地址范圍和命令類型進(jìn)行檢查，作為中央探測(cè)處理的一部分，以取代I/O塊14的響應(yīng)而對(duì)CPU塊11進(jìn)行響應(yīng)。因此，根據(jù)本發(fā)明的一方面，地址連接裝置13可以通過除去不必要的命令而僅將相關(guān)命令發(fā)送到I/O塊14。然而，因?yàn)閮H僅中央探測(cè)和傳送對(duì)I/O塊14的確定存取請(qǐng)求，所以，由于需要I/O塊14-j中的處理的存取相對(duì)于全部存取的百分比很小，所以使用可以同時(shí)包括可能發(fā)送到I/O塊14-j的全部命令的數(shù)據(jù)的一般性命令格式以簡(jiǎn)化問題可能是理想的。I/O塊14-j可以接收具有幾種命令格式的存取請(qǐng)求，但是一般性命令由具有160位的信息構(gòu)成。例如，按10個(gè)周期在地址連接裝置13與I/O塊14-j之間傳送這種一般性命令。當(dāng)經(jīng)由地址連接裝置13中的探測(cè)地址總線來傳送命令時(shí)，該命令例如具有150位。到I/O塊14的一些示例(并非限制)命令可以是并行I/O(PIO)存取、直接存儲(chǔ)器存取(DMA)模式、配置存取、或其他可能的命令、或者其任何組合。
對(duì)探測(cè)電路132-j的操作開始和停止指令是經(jīng)由命令檢查部138和操作啟/停部139根據(jù)從I/O塊14-j輸出的命令而設(shè)置的。從I/O塊14-j輸出的該命令僅僅設(shè)置探測(cè)操作的啟動(dòng)或停止?fàn)顟B(tài)，并不存儲(chǔ)在緩沖器135內(nèi)的地址隊(duì)列中。命令檢查部138檢查從I/O塊14-j輸出的命令，以判斷設(shè)置指令是對(duì)探測(cè)電路132-j的操作開始指令還是操作停止指令?；诿顧z查的結(jié)果，如果設(shè)置指令是操作開始指令則操作啟/停部139指示探測(cè)電路132-j的操作開始，如果設(shè)置指令是操作停止指令則指示探測(cè)電路132-j的操作停止。
在探測(cè)電路132-j中，基于由操作開始指令指示的開始探測(cè)操作，地址檢查部201檢查輸入探測(cè)地址，高速緩存狀態(tài)生成部202根據(jù)對(duì)分配給I/O塊14-j的地址范圍的設(shè)置生成針對(duì)屬于相同分區(qū)的CPU塊11的地址高速緩存狀態(tài)，即表示存取請(qǐng)求是否命中的地址高速緩存狀態(tài)(還參見圖4)。從I/O塊14-j觀察到的該高速緩存狀態(tài)輸出給高速緩存狀態(tài)組合部137。也將從與I/O塊14-j屬于同一分區(qū)的CPU塊(在這種情況下為CPU塊11-j等)觀察到的高速緩存狀態(tài)返回給高速緩存狀態(tài)組合部137。
在高速緩存狀態(tài)組合部137對(duì)高速緩存狀態(tài)進(jìn)行組合，并將經(jīng)組合的高速緩存狀態(tài)再次廣播給全部CPU塊11-1至11-L和地址連接裝置13中的全部探測(cè)電路132-1至132-M。還將經(jīng)組合的高速緩存狀態(tài)輸入各個(gè)探測(cè)電路132-1至132-M中的請(qǐng)求生成部203。因此，例如，在需要在I/O塊14-j中執(zhí)行存取請(qǐng)求處理的情況下，地址連接裝置13內(nèi)的探測(cè)電路132-j的請(qǐng)求生成部203生成存取請(qǐng)求，并將生成的請(qǐng)求傳送給I/O塊14-j。
在這種情況下，除非將來自CPU塊11-j的高速緩存狀態(tài)再次輸入或返回地址連接裝置13的高速緩存狀態(tài)組合部137，否則將探測(cè)地址保存(高速緩存)在探測(cè)電路132中(如圖3中粗虛線所示)。更具體地，將探測(cè)地址保存在地址檢查部201內(nèi)的寄存器中、或請(qǐng)求生成部203內(nèi)的寄存器中、或單獨(dú)設(shè)置在探測(cè)電路132-j內(nèi)的寄存器中、或者其他寄存器等中，例如高速緩存狀態(tài)組合部137。因?yàn)楫?dāng)探測(cè)電路132-j內(nèi)的請(qǐng)求生成部203最終發(fā)出對(duì)I/O塊14-j的存取請(qǐng)求時(shí)需要探測(cè)地址的信息，所以保存探測(cè)地址。指定從輸入探測(cè)地址的時(shí)間到輸入組合高速緩存狀態(tài)的時(shí)間的時(shí)間間隔，以使得全部CPU塊11-1至11-L具有固定周期。
當(dāng)生成了數(shù)據(jù)傳送時(shí)，通過數(shù)據(jù)連接裝置12來繼續(xù)處理。然而，由于數(shù)據(jù)傳送本身并不與本發(fā)明的主題直接相關(guān)，并且可以采用公知的數(shù)據(jù)傳送技術(shù)，因此在本說明書中略去其說明。
在本實(shí)施例中，從探測(cè)電路132-j針對(duì)I/O塊14-j發(fā)送的請(qǐng)求具有與輸入的探測(cè)地址的格式略微不同的格式，并且，因?yàn)橛捎谔綔y(cè)電路132可以在地址連接裝置13中執(zhí)行命令檢查從而探測(cè)電路132可以排除任何不必要的命令，所以可以向I/O塊14通知僅僅I/O塊14-j要求的信息等，從而減少布線數(shù)。換言之，常規(guī)上，地址連接裝置13還將全部命令發(fā)送給I/O塊14作為輸入探測(cè)地址的一部分，以使得I/O塊可以執(zhí)行探測(cè)操作。類似地形成從I/O塊14-j到地址連接裝置13的連接，并且，因?yàn)椴槐刂С植⒎菑腎/O塊14-j發(fā)出的命令(除了啟動(dòng)和停止探測(cè)操作命令)，所以優(yōu)化了格式以減少信號(hào)數(shù)量。
接著，參照?qǐng)D4，給出對(duì)當(dāng)進(jìn)行對(duì)I/O塊14的配置存取時(shí)CPU塊11的管理軟件與地址連接裝置13之間的關(guān)系的說明。圖4是用于說明根據(jù)本發(fā)明實(shí)施例的當(dāng)對(duì)I/O塊14進(jìn)行配置存取時(shí)CPU塊的管理軟件與地址連接裝置13之間的關(guān)系的框圖。在圖4中，用相同的標(biāo)號(hào)表示那些與圖3中的對(duì)應(yīng)部件相同的部件，并略去其說明。
通過數(shù)據(jù)連接裝置12進(jìn)行常規(guī)的數(shù)據(jù)傳送，但用于執(zhí)行配置存取的探測(cè)地址具有其中包括諸如I/O塊地址范圍的配置數(shù)據(jù)的格式。根據(jù)本發(fā)明一方面，各個(gè)CPU塊11-1至11-L(各CPU 110-1至110-N)的管理軟件不需要考慮地址連接裝置13的結(jié)構(gòu)。常規(guī)地，探測(cè)電路設(shè)置在I/O塊14中，并且管理軟件執(zhí)行向I/O塊14通知配置信息(例如，對(duì)于各個(gè)I/O塊14-1至14-M的地址范圍)的配置存取。但是，由于在本發(fā)明的該實(shí)施例中各個(gè)探測(cè)電路132-1至132-M設(shè)置在地址連接裝置13中以進(jìn)行中央探測(cè)，所以，當(dāng)在CPU塊11向I/O塊14通知配置信息(例如，I/O塊地址范圍信息、目標(biāo)I/O塊存儲(chǔ)器地址列表等)的同時(shí)在探測(cè)電路中傳送執(zhí)行中央地址探測(cè)處理所需要的數(shù)據(jù)時(shí)，配置存取信息被檢測(cè)并保存(截取)，或被復(fù)制并保存(保存副本)，以當(dāng)之后在地址連接裝置13檢查地址范圍(作為中央探測(cè))時(shí)使用。將所保存的或所復(fù)制并保存的配置數(shù)據(jù)保存在地址檢查部201內(nèi)的寄存器中、或請(qǐng)求生成部203內(nèi)的寄存器中、或單獨(dú)設(shè)置在探測(cè)電路132-j內(nèi)的寄存器中、或者其他寄存器等中。圖4示出了將配置數(shù)據(jù)的副本保存在請(qǐng)求生成部203內(nèi)并當(dāng)在地址檢查部201中檢查地址范圍時(shí)將其用作地址范圍信息204的情況。
還執(zhí)行對(duì)I/O塊14-1至14-M的配置存取本身，并且I/O塊14-1至14-M保存配置存取的信息。因此，根據(jù)本發(fā)明的一方面，可以將多處理器系統(tǒng)(其具有其中探測(cè)電路設(shè)置在I/O塊內(nèi)的結(jié)構(gòu))的現(xiàn)有管理軟件按原樣連同中央探測(cè)一起使用，而無(wú)需修改管理軟件。根據(jù)本發(fā)明的一方面，可以在地址連接裝置13和I/O塊14中預(yù)先確定配置數(shù)據(jù)。
接著，通過參照?qǐng)D5，將給出對(duì)多處理器系統(tǒng)1的處理的說明。圖5是用于說明根據(jù)本發(fā)明實(shí)施例的多處理器系統(tǒng)1的處理的流程圖。雖然圖5示出了對(duì)一個(gè)探測(cè)地址的處理，但是各個(gè)處理實(shí)際上形成了管道(pipeline)，并且可以在一個(gè)探測(cè)電路內(nèi)傳送多個(gè)探測(cè)地址。在圖5中，步驟S1至S8對(duì)應(yīng)于探測(cè)電路132執(zhí)行的處理，步驟S11和S12對(duì)應(yīng)于CPU塊11或I/O塊14執(zhí)行的處理。
例如，如果如圖3中所示的情況那樣選擇從CPU塊11-j和I/O塊14-j輸入到地址連接裝置13的地址中的一個(gè)，則將選擇的地址作為探測(cè)地址輸出給CPU塊11-j，還將其輸入探測(cè)電路132-j。步驟S1將該探測(cè)地址輸入探測(cè)電路132-j。步驟S2根據(jù)輸入的探測(cè)地址的命令類型和保存在探測(cè)電路132-j中的地址范圍信息204，確定I/O塊14-j是否對(duì)該存取請(qǐng)求進(jìn)行響應(yīng)，即該存取請(qǐng)求是否命中。如果不需要I/O塊14-j進(jìn)行響應(yīng)且步驟S2中的確定結(jié)果為否，則步驟S3經(jīng)由高速緩存狀態(tài)組合部137向CPU塊11-j輸出未命中響應(yīng)作為高速緩存狀態(tài)，處理返回至步驟S1。
另一方面，如果存取請(qǐng)求命中且步驟S2中的確定結(jié)果為是，則步驟S4經(jīng)由高速緩存狀態(tài)組合部137向CPU塊11-j輸出命中響應(yīng)作為高速緩存狀態(tài)。根據(jù)本發(fā)明的一方面，探測(cè)電路132可以向I/O塊通知探測(cè)電路已經(jīng)針對(duì)存取請(qǐng)求對(duì)CPU塊11作出了響應(yīng)。此外，對(duì)于對(duì)相應(yīng)I/O塊14-j作出命中響應(yīng)的高速緩存狀態(tài)，步驟S5確定是否發(fā)生了來自其他CPU塊的不存取禁止，即，是否發(fā)生了全局命中(global hit)。具體地，基于從/由CPU塊11-j響應(yīng)于輸入到數(shù)據(jù)連接裝置13并在地址連接裝置13的選擇電路136進(jìn)行選擇之后輸出(廣播)到CPU塊11-j的探測(cè)地址而返回(輸入)到地址連接裝置13的高速緩存狀態(tài)組合部137的高速緩存狀態(tài)(參見圖3)來進(jìn)行存取禁止確定或判斷。如果存在來自另一CPU塊的存取禁止(不發(fā)生全局命中)且步驟S5中的確定結(jié)果為否，則處理返回步驟S1。另一方面，如果不存在來自另一CPU塊的存取禁止(發(fā)生全局命中)且在步驟S5中的確定結(jié)果為是，則步驟S6通過用于生成對(duì)I/O塊14-j的存取請(qǐng)求的請(qǐng)求生成部203，生成對(duì)相應(yīng)I/O塊14-j的存取請(qǐng)求，并將所生成的存取請(qǐng)求實(shí)際輸出給該I/O塊14-j。
步驟S7確定所生成的請(qǐng)求是否是包括關(guān)于地址探測(cè)處理的數(shù)據(jù)的配置存取。如果步驟S7中的確定結(jié)果為是，則步驟S8在探測(cè)電路132-j內(nèi)保存數(shù)據(jù)或者復(fù)制并保存數(shù)據(jù)，處理返回步驟S1。根據(jù)在步驟S8保存的數(shù)據(jù)進(jìn)行的新設(shè)置來進(jìn)行之后執(zhí)行的地址探測(cè)處理。
如果步驟S7中的確定結(jié)果為否，則基于CPU塊11-j或I/O塊14-j而不是由地址連接裝置13進(jìn)行的判斷來執(zhí)行步驟S11和S12。在CPU塊11-j的情況下在接收高速緩存狀態(tài)時(shí)進(jìn)行該判斷，在I/O塊14-j的情況下在接收請(qǐng)求時(shí)進(jìn)行該判斷，處理順序與圖5所示的處理中的配置操作無(wú)關(guān)。更具體地，步驟S11對(duì)命令的內(nèi)容進(jìn)行解碼，并判斷是否需要數(shù)據(jù)傳送。例如，在命令中，存在存取請(qǐng)求(分組)內(nèi)包括數(shù)據(jù)的命令。在這種命令的情況下，不產(chǎn)生使用數(shù)據(jù)連接裝置12的數(shù)據(jù)傳送。通過將配置數(shù)據(jù)包括在對(duì)I/O塊14的存取請(qǐng)求(分組)內(nèi)，配置存取請(qǐng)求對(duì)應(yīng)于這種命令。如果步驟S11中的確定結(jié)果為否，則處理返回步驟S1。另一方面，如果步驟S11中的確定結(jié)果為是，則步驟S12執(zhí)行從保存數(shù)據(jù)的CPU或I/O對(duì)數(shù)據(jù)連接裝置12的輸出操作。換言之，在讀命令的情況下從I/O塊14(從其讀取數(shù)據(jù))輸出數(shù)據(jù)，在寫命令的情況下從CPU塊11(向其寫入了數(shù)據(jù))輸出數(shù)據(jù)。
本發(fā)明適用于在多處理器系統(tǒng)中與處理器塊無(wú)關(guān)地實(shí)現(xiàn)大量I/O塊的情況。這里說明的中央探測(cè)實(shí)施例消除了多處理器系統(tǒng)中的地址連接裝置與各個(gè)I/O塊之間的地址探測(cè)處理所需要的附加信號(hào)，這減少了地址連接裝置和I/O塊內(nèi)的每LSI引腳數(shù)、減少或降低了存儲(chǔ)器存取等待時(shí)間(使得能夠高頻工作或提高多處理器系統(tǒng)的性能上限)、增大了可靠性、放松了對(duì)I/O塊布置的限制、并且降低了成本。更具體地，本發(fā)明提供了地址探測(cè)方法和多處理器系統(tǒng)，以使得能夠容易地在多處理器系統(tǒng)中與處理器塊無(wú)關(guān)地實(shí)現(xiàn)大量I/O塊，并防止多處理器系統(tǒng)的性能上限劣化(防止等待時(shí)間增加)。一種用于多處理器系統(tǒng)的地址探測(cè)方法被配置為當(dāng)從任一個(gè)處理器塊中生成存取請(qǐng)求時(shí)在地址連接裝置而不是各個(gè)I/O塊中執(zhí)行判斷是否對(duì)該存取請(qǐng)求進(jìn)行響應(yīng)的地址探測(cè)處理，所述多處理器系統(tǒng)具有其中多個(gè)處理器塊(各自具有多個(gè)處理器和多個(gè)存儲(chǔ)器)經(jīng)由地址連接裝置連接到多個(gè)輸入和輸出(I/O)塊的結(jié)構(gòu)。
根據(jù)這里說明的實(shí)施例，中央探測(cè)通過在地址交叉器13中執(zhí)行對(duì)I/O塊14的探測(cè)來將I/O探測(cè)控制移到探測(cè)總線中，這減少了地址交叉器和I/O塊14之間的帶寬和廣播，這反過來可以減少地址交叉器13和I/O塊14的芯片組中的信號(hào)引腳數(shù)，并降低了由CPU塊11的存儲(chǔ)器存取等待時(shí)間。通過在地址交叉器13中對(duì)目標(biāo)地址進(jìn)行高速緩存并在地址交叉器13中設(shè)置探測(cè)器(其不需要大存儲(chǔ)器并且可以有效設(shè)置在地址交叉器13中)，可以將I/O探測(cè)控制移入地址交叉器13以實(shí)現(xiàn)探測(cè)總線。
因此，盡管示出并說明了本發(fā)明的幾個(gè)優(yōu)選實(shí)施例，但是本領(lǐng)域技術(shù)人員應(yīng)該理解，可以在不脫離本發(fā)明原理和精神的情況下對(duì)這些實(shí)施例進(jìn)行改變，本發(fā)明的范圍由權(quán)利要求及其等同物來限定。
權(quán)利要求
1.一種用于多處理器系統(tǒng)的地址探測(cè)方法，所述多處理器系統(tǒng)具有各自包括多個(gè)處理器和多個(gè)存儲(chǔ)器的多個(gè)處理器塊經(jīng)由地址連接裝置連接到多個(gè)輸入和輸出塊的結(jié)構(gòu)，所述地址探測(cè)方法包括以下步驟在從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)在地址連接裝置而不是各個(gè)輸入和輸出塊中執(zhí)行判斷是否以對(duì)存取請(qǐng)求的探測(cè)地址響應(yīng)來對(duì)處理器進(jìn)行響應(yīng)的地址探測(cè)處理。
2.根據(jù)權(quán)利要求1所述的地址探測(cè)方法，其中，執(zhí)行地址探測(cè)處理的步驟進(jìn)一步包括以下步驟由地址連接裝置選擇從所述任一個(gè)處理器塊和任一個(gè)輸入和輸出塊輸入地址連接裝置的探測(cè)地址中的一個(gè)；由地址連接裝置將所選擇的探測(cè)地址廣播給所述任一個(gè)處理器塊作為廣播探測(cè)地址；以及由地址連接裝置基于所選擇的探測(cè)地址的命令類型以及高速緩存在地址連接裝置內(nèi)的地址信息來判斷所述任一個(gè)輸入和輸出塊是否需要對(duì)該存取請(qǐng)求進(jìn)行響應(yīng)。
3.根據(jù)權(quán)利要求2所述的地址探測(cè)方法，其中，判斷步驟包括以下步驟如果所述任一個(gè)輸入和輸出塊不需要響應(yīng)，則向所述任一個(gè)處理器塊輸出未命中響應(yīng)作為探測(cè)地址高速緩存狀態(tài)；以及如果所述任一個(gè)輸入和輸出塊需要響應(yīng)，則向所述任一個(gè)處理器塊輸出命中響應(yīng)作為探測(cè)地址高速緩存狀態(tài)。
4.根據(jù)權(quán)利要求3所述的地址探測(cè)方法，其中，輸出命中響應(yīng)的步驟進(jìn)一步包括以下步驟對(duì)于對(duì)所述任一個(gè)輸入和輸出塊作出命中響應(yīng)的探測(cè)地址高速緩存狀態(tài)，根據(jù)對(duì)所選擇的探測(cè)地址的廣播來判斷是否存在來自其他處理器塊的存取禁止；以及如果根據(jù)對(duì)所選擇的探測(cè)地址的廣播不存在來自其他處理器塊的存取禁止，則生成對(duì)所述任一個(gè)輸入和輸出塊的存取請(qǐng)求并將所生成的存取請(qǐng)求輸出給所述任一個(gè)輸入和輸出塊。
5.根據(jù)權(quán)利要求4所述的地址探測(cè)方法，其中，生成請(qǐng)求的步驟進(jìn)一步包括以下步驟如果所生成的存取請(qǐng)求是包括與地址探測(cè)處理相關(guān)的配置數(shù)據(jù)的配置存取，則在地址連接裝置內(nèi)保存數(shù)據(jù)或者復(fù)制并保存數(shù)據(jù)，并且之后根據(jù)由所保存的配置數(shù)據(jù)進(jìn)行的新設(shè)置來執(zhí)行地址探測(cè)處理。
6.根據(jù)權(quán)利要求1所述的方法，其中，在地址連接裝置中設(shè)置多個(gè)地址探測(cè)處理，每個(gè)地址探測(cè)處理對(duì)應(yīng)于所述多個(gè)輸入和輸出塊中的一個(gè)，并且，所述方法進(jìn)一步包括以下步驟限定多個(gè)分區(qū)，每個(gè)分區(qū)由至少一個(gè)處理器塊、至少一個(gè)輸入和輸出塊以及與所述至少一個(gè)輸入和輸出塊對(duì)應(yīng)的各個(gè)地址探測(cè)處理形成。
7.一種多處理器系統(tǒng)，包括多個(gè)處理器塊，各自包括多個(gè)處理器和多個(gè)存儲(chǔ)器；地址連接裝置；以及多個(gè)輸入和輸出塊，經(jīng)由地址連接裝置連接到處理器塊，其中，當(dāng)從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)，地址連接裝置而不是各個(gè)輸入和輸出塊使得能夠進(jìn)行判斷是否以對(duì)存取請(qǐng)求的探測(cè)地址響應(yīng)來對(duì)處理器進(jìn)行響應(yīng)的地址探測(cè)處理。
8.根據(jù)權(quán)利要求7所述的多處理器系統(tǒng)，其中，地址連接裝置包括探測(cè)地址高速緩存狀態(tài)生成裝置，用于選擇從所述任一個(gè)處理器塊和任一個(gè)輸入和輸出塊輸入地址連接裝置的探測(cè)地址中的一個(gè)、并將所選擇的探測(cè)地址廣播到所述任一個(gè)處理器塊作為廣播探測(cè)地址；以及用于根據(jù)所選擇的探測(cè)地址的命令類型和高速緩存在地址連接裝置內(nèi)的地址信息來判斷所述任一個(gè)輸入和輸出塊是否需要對(duì)該存取請(qǐng)求進(jìn)行響應(yīng)的裝置。
9.根據(jù)權(quán)利要求8所述的多處理器系統(tǒng)，其中，如果所述任一個(gè)輸入和輸出塊不需要響應(yīng)，則探測(cè)地址高速緩存狀態(tài)生成裝置向所述任一個(gè)處理器塊輸出未命中響應(yīng)作為探測(cè)地址高速緩存狀態(tài)；如果所述任一個(gè)輸入和輸出塊需要響應(yīng)，則探測(cè)地址高速緩存狀態(tài)生成裝置向所述任一個(gè)處理器塊輸出命中響應(yīng)作為探測(cè)地址高速緩存狀態(tài)。
10.根據(jù)權(quán)利要求9所述的多處理器系統(tǒng)，其中，探測(cè)地址高速緩存狀態(tài)生成裝置對(duì)于對(duì)所述任一個(gè)輸入和輸出塊作出命中響應(yīng)的探測(cè)地址高速緩存狀態(tài)，根據(jù)廣播探測(cè)地址來判斷是否存在來自其他處理器塊的存取禁止；并且如果根據(jù)廣播探測(cè)地址不存在來自其他處理器塊的存取禁止，則生成對(duì)所述任一個(gè)輸入和輸出塊的存取請(qǐng)求并將所生成的存取請(qǐng)求輸出給所述任一個(gè)輸入和輸出塊。
11.根據(jù)權(quán)利要求7至10中的任一項(xiàng)所述的多處理器系統(tǒng)，其中對(duì)應(yīng)于多個(gè)所述輸入和輸出塊，地址連接裝置包括執(zhí)行地址探測(cè)處理的多個(gè)地址探測(cè)電路；并且至少一個(gè)處理器塊、至少一個(gè)輸入和輸出塊、以及與所述至少一個(gè)輸入和輸出塊對(duì)應(yīng)的各個(gè)地址探測(cè)電路形成各個(gè)分區(qū)。
12.一種裝置，包括多個(gè)中央處理單元塊，各自包括多個(gè)中央處理單元；多個(gè)輸入和輸出塊；地址連接裝置，可通信地連接所述多個(gè)中央處理單元塊與所述多個(gè)輸入和輸出塊，并且包括輸入和輸出地址探測(cè)高速緩存，從而如果輸入和輸出地址存取請(qǐng)求根據(jù)高速緩存的分配給一輸入和輸出塊的輸入和輸出地址信息是確定的，則將該輸入和輸出地址存取請(qǐng)求從中央處理單元塊的中央處理單元中的一個(gè)傳送到該輸入和輸出塊。
13.一種裝置，包括多個(gè)計(jì)算處理器塊，各自包括多個(gè)計(jì)算處理器；多個(gè)輸入和輸出塊；地址連接裝置，可通信地連接所述多個(gè)計(jì)算處理器塊與所述多個(gè)輸入和輸出塊，并且替代輸入和輸出塊的輸入和輸出地址探測(cè)響應(yīng)，對(duì)來自任一個(gè)計(jì)算處理器塊的存取請(qǐng)求輸出輸入和輸出地址探測(cè)響應(yīng)。
14.根據(jù)權(quán)利要求13所述的裝置，其中，地址連接裝置包括對(duì)應(yīng)于所述多個(gè)輸入和輸出塊的多個(gè)中央輸入和輸出地址探測(cè)器，以替代輸入和輸出塊的輸入和輸出地址探測(cè)響應(yīng)而輸出輸入和輸出地址探測(cè)響應(yīng)。
15.根據(jù)權(quán)利要求14所述的裝置，其中，地址連接裝置進(jìn)一步包括多個(gè)緩沖器，存儲(chǔ)從計(jì)算處理器塊以及輸入和輸出塊輸入的探測(cè)輸入和輸出地址；探測(cè)輸入和輸出地址選擇器，選擇從所述多個(gè)緩沖器輸入的探測(cè)輸入和輸出地址以將所選擇的探測(cè)輸入和輸出地址輸出給中央輸入和輸出地址探測(cè)器并將所選擇的探測(cè)輸入和輸出地址廣播給計(jì)算處理器塊；以及輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器，其中，中央輸入和輸出地址探測(cè)器取代輸入和輸出塊來將輸入和輸出地址探測(cè)高速緩存狀態(tài)輸出給輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器，以對(duì)響應(yīng)于廣播的所選擇探測(cè)輸入和輸出地址來自相關(guān)計(jì)算處理器塊的輸入和輸出地址探測(cè)高速緩存狀態(tài)與來自中央輸入和輸出地址探測(cè)器的輸入和輸出地址探測(cè)高速緩存狀態(tài)進(jìn)行組合，并將組合的輸入和輸出地址探測(cè)高速緩存狀態(tài)輸出給相關(guān)計(jì)算處理器塊。
16.根據(jù)權(quán)利要求15所述的裝置，其中，地址連接裝置進(jìn)一步包括存儲(chǔ)部，并且各個(gè)中央輸入和輸出地址探測(cè)器對(duì)從計(jì)算處理器塊經(jīng)由地址連接裝置傳送到輸入和輸出塊的輸入和輸出塊配置信息進(jìn)行高速緩存，并且其中，各個(gè)中央輸入和輸出地址探測(cè)器包括探測(cè)輸入和輸出地址檢查器，將從探測(cè)輸入和輸出地址選擇器輸入的探測(cè)輸入和輸出地址與針對(duì)相關(guān)輸入和輸出塊的輸入和輸出塊配置信息進(jìn)行比較；輸入和輸出地址探測(cè)高速緩存狀態(tài)生成器，根據(jù)探測(cè)輸入和輸出地址檢查器生成到輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器的輸入和輸出地址探測(cè)高速緩存狀態(tài)；輸入和輸出塊確定存取請(qǐng)求生成器，根據(jù)來自輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器的組合輸入和輸出地址探測(cè)高速緩存狀態(tài)，生成對(duì)相關(guān)輸入和輸出塊的確定存取請(qǐng)求。
17.根據(jù)權(quán)利要求16所述的裝置，其中，如果根據(jù)輸入和輸出塊配置信息向相關(guān)輸入和輸出塊分配了輸入的探測(cè)輸入和輸出地址，則探測(cè)輸入和輸出地址檢查器向輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器輸出命中輸入和輸出地址探測(cè)高速緩存狀態(tài)，并且其中，輸入和輸出地址探測(cè)高速緩存狀態(tài)組合器響應(yīng)于命中輸入和輸出地址探測(cè)高速緩存狀態(tài)，根據(jù)廣播的探測(cè)輸入和輸出地址來判斷是否存在來自其他計(jì)算處理器塊的存取禁止，并且，如果不存在來自其他計(jì)算處理器塊的存取禁止，則生成對(duì)相關(guān)輸入和輸出塊的確定存取請(qǐng)求。
18.根據(jù)權(quán)利要求14所述的裝置，其中，地址連接裝置進(jìn)一步包括輸入和輸出地址探測(cè)控制器以根據(jù)輸入和輸出塊命令來控制中央輸入和輸出地址探測(cè)器的啟/停操作。
19.根據(jù)權(quán)利要求16所述的裝置，其中，輸入和輸出塊確定存取請(qǐng)求生成器通過根據(jù)中央輸入和輸出地址探測(cè)器的輸入和輸出塊配置信息來去除不必要的信息，對(duì)相關(guān)輸入和輸出塊生成精簡(jiǎn)格式的確定存取請(qǐng)求，該確定存取請(qǐng)求僅包括相關(guān)塊所需要的包括命令的輸入和輸出地址信息。
20.一種地址交叉器裝置，其可通信地連接多處理器系統(tǒng)中的多個(gè)計(jì)算處理器塊與多個(gè)輸入和輸出塊，所述地址交叉器裝置包括輸入和輸出地址探測(cè)器，輸出對(duì)來自任一個(gè)計(jì)算機(jī)處理器塊的輸入和輸出存取請(qǐng)求的輸入和輸出地址探測(cè)響應(yīng)，替代來自輸入和輸出塊的輸入和輸出地址探測(cè)響應(yīng)。
全文摘要
地址探測(cè)方法和多處理器系統(tǒng)，其使得能夠容易地與處理器塊無(wú)關(guān)地在多處理器系統(tǒng)中實(shí)現(xiàn)大量輸入和輸出塊，并防止多處理器系統(tǒng)的性能上限劣化，防止等待時(shí)間增加。一種用于多處理器系統(tǒng)的地址探測(cè)方法被配置為當(dāng)從任一個(gè)處理器塊生成存取請(qǐng)求時(shí)在地址連接裝置而不是各個(gè)輸入和輸出塊中執(zhí)行判斷是否對(duì)存取請(qǐng)求進(jìn)行響應(yīng)的地址探測(cè)處理，所述多處理器系統(tǒng)具有其中各自具有多個(gè)處理器和多個(gè)存儲(chǔ)器的多個(gè)處理器塊經(jīng)由地址連接裝置連接到多個(gè)輸入和輸出塊的結(jié)構(gòu)。
文檔編號(hào)G06F15/16GK1831789SQ20051012744
公開日2006年9月13日 申請(qǐng)日期2005年12月2日 優(yōu)先權(quán)日2005年3月7日
發(fā)明者細(xì)江広治, 小田原孝一 申請(qǐng)人:富士通株式會(huì)社