專利名稱：延遲線同步器裝置和方法
技術(shù)領(lǐng)域：
總的來說，本發(fā)明涉及時鐘信號的產(chǎn)生；具體而言，本發(fā)明涉及一種同步電路，可以將這種同步電路用于維持不同時域的時鐘信號的偽同步相位關(guān)系。
背景技術(shù)：
存儲器設(shè)備的內(nèi)部時鐘信號通常都是從內(nèi)核系統(tǒng)時鐘導(dǎo)出的。內(nèi)核系統(tǒng)時鐘信號通常都具有比內(nèi)部時鐘信號所需要的還要低的頻率，因此從內(nèi)核系統(tǒng)信號產(chǎn)生更高頻率的時鐘信號用作內(nèi)部時鐘信號。更高頻率的時鐘信號一般都具有是內(nèi)核時鐘信號頻率的數(shù)倍的頻率。例如，內(nèi)部時鐘信號具有內(nèi)核時鐘信號頻率的兩倍、三倍或者四倍并不鮮見。從內(nèi)核時鐘信號產(chǎn)生具有更高頻率的時鐘信號的技術(shù)是眾所周知的。一般而言，可以說內(nèi)核系統(tǒng)時鐘處于第一時鐘域，具有共同的更高時鐘頻率的內(nèi)部時鐘信號處于第二時鐘域；同樣，具有相同但是還要高的時鐘頻率的內(nèi)部時鐘信號則是在第三時鐘域里。在一些情況下，不同的設(shè)備在不同的時鐘域工作，但是這些工作需要同步。例如，有可能存儲器設(shè)備在一個較高頻率的時鐘域里工作，但是，與這個存儲器設(shè)備通信的存儲器控制器則有可能在較低頻率的時鐘域里工作。然而，這個存儲器設(shè)備和存儲器控制器的成功工作取決于這兩者之間發(fā)送的信號是否符合所設(shè)立的時序關(guān)系。
典型情況下，從內(nèi)核時鐘信號產(chǎn)生的較高頻率的時鐘信號與內(nèi)核時鐘信號之間具有固定的相位關(guān)系。例如，如圖1所示，具有內(nèi)核時鐘信號104的兩倍時鐘頻率的內(nèi)部時鐘信號108具有與內(nèi)核時鐘信號的每個時鐘邊緣一致或者同步的上升沿。因此，在時刻T0和T1，內(nèi)核時鐘信號和內(nèi)部時鐘信號108的時鐘躍遷(clock transition)是一致的。類似地，具有四倍內(nèi)核時鐘信號104時鐘頻率的內(nèi)部時鐘信號112與內(nèi)核時鐘信號具有不同但是固定的相位關(guān)系。更加具體地說，內(nèi)部時鐘信號112的每隔一個時鐘脈沖的上升沿與內(nèi)核時鐘信號104的每個時鐘躍遷同步。如圖1所示，內(nèi)核時鐘信號104和內(nèi)部時鐘信號112具有在時刻T0和T1處一致的時鐘躍遷。
常常需要相對于從其產(chǎn)生內(nèi)部時鐘信號的內(nèi)核時鐘信號來調(diào)整內(nèi)部時鐘信號的相位關(guān)系。調(diào)整相位關(guān)系能夠提供支持改變預(yù)期相位關(guān)系的固有時間延遲的能力。例如，相位偏移可能來自線路負(fù)荷因素、變化的線路阻抗和傳播延遲。另一個實例是不同導(dǎo)電信號路徑的不同長度會導(dǎo)致不同的時間延遲。因此，兩條不同長度信號路徑上的兩個同步時鐘信號將會有兩個不同的時間延遲，所以，在不同的時刻到達(dá)它們各自的目的地。在工作狀況依賴于兩個時鐘信號的同步的情況下，顯然不希望發(fā)生這種現(xiàn)象。
另外，還可以將延遲電路用于改變信號的相對時序來修改信號的各種時序裕度(timing margin)。也就是說，對于存儲器設(shè)備屬于內(nèi)部的信號，以及在存儲器設(shè)備外部提供的信號，可以具有相對于其它信號的時序調(diào)整了的時序，從而提供更大或者更小的時序裕度，但是仍然在所公布的時序規(guī)范內(nèi)。例如，在存儲器控制器連接到存儲器設(shè)備，將被請求進(jìn)行寫操作的場合，可以通過使用延遲電路來相對于數(shù)據(jù)的發(fā)送修改寫數(shù)據(jù)選通脈沖的相對時序，以便平移(shift)存儲器控制器將寫數(shù)據(jù)選通脈沖提供給存儲器設(shè)備，以及存儲器控制器實際將數(shù)據(jù)提供給存儲器設(shè)備的時刻的時間關(guān)系。常常需要擁有改變內(nèi)部和外部信號相對時續(xù)的靈活性，這些外部信號包括不同設(shè)備之間提供的外部信號，以便適應(yīng)導(dǎo)致性能變化的過程和設(shè)備變化。
可以通過將一個延遲添加到時鐘信號的信號路徑上來調(diào)整時鐘信號的相對相位。添加到時鐘信號上的時間延遲引起時鐘信號在時間上平移，因此導(dǎo)致被延遲的時鐘信號的相位平移?？梢赃x擇時間延遲，從而使否則就會因為固有時間延遲而變得不同步的時鐘信號更進(jìn)一步地延遲，因而時鐘信號能夠再一次同步?？烧{(diào)整的延遲電路給調(diào)整添加到時鐘信號上去的時間延遲以靈活性。利用許多傳統(tǒng)的延遲電路，通過改變應(yīng)用于延遲電路的值來調(diào)整時間延遲，這個值表明希望的時間延遲量。在本領(lǐng)域里這種可調(diào)整延遲線電路是大家熟知的。
與傳統(tǒng)延遲電路相關(guān)的一個問題是響應(yīng)時間延遲的改變，常常會從延遲電路輸出低頻瞬態(tài)干擾脈沖或者侏儒脈沖(glitch or runtpulses)。在一些情況下，改變時間延遲的時候，延遲電路的特定設(shè)計必然容易產(chǎn)生低頻瞬態(tài)干擾脈沖。與禁用延遲電路，以便改變時間延遲或者開關(guān)噪聲的時候相對應(yīng)，輸入的時鐘信號的時序這種因素也會產(chǎn)生低頻瞬態(tài)干擾脈沖。這樣的問題來源于這種可能性低頻瞬態(tài)干擾脈沖可能通過連接到延遲電路輸出的電路來觸發(fā)響應(yīng)。因此，改變延遲電路的時間延遲的時候，錯誤的脈沖有可能導(dǎo)致不可預(yù)料的結(jié)果。
使用傳統(tǒng)延遲線的另一個問題發(fā)生在調(diào)整延遲第二時鐘信號所使用的延遲線電路的時間延遲的時候，維持第一時鐘信號和第二、較高頻率的時鐘信號之間的相位關(guān)系的過程中。在調(diào)整延遲電路時間延遲的過程中，第二時鐘信號相對于第一時鐘信號的相位關(guān)系可能會喪失。具體地說，響應(yīng)第二時鐘信號完成功能，一般會在與第一時鐘信號的時鐘躍遷一致地完成這一功能的電路，到頭來會在相對于第一時鐘信號一個錯誤的時刻完成這一功能，這是因為在調(diào)整時間延遲的時候第二時鐘信號相對于第一時鐘信號改變的相位關(guān)系被丟失了。
例如，圖2畫出了第一時鐘信號202以及在第一時鐘信號202的基礎(chǔ)之上產(chǎn)生的第二時鐘信號204。第二時鐘信號204具有是第一時鐘信號202頻率兩倍的頻率，并且與第一時鐘信號202同相。也在圖2中畫出的第三時鐘信號206是第二時鐘信號204的一個延遲版本，相對于第二時鐘信號204具有時間延遲Td1。第三時鐘信號206的時間延遲由可調(diào)整延遲線電路(沒有畫出)提供。第三時鐘信號206用于調(diào)整電路的時序，例如，調(diào)整響應(yīng)第三時鐘信號206每隔一個的上升沿輸出數(shù)據(jù)的傳統(tǒng)鎖存電路(沒有畫出)的時序。導(dǎo)致輸出數(shù)據(jù)的第三時鐘信號206的上升沿通常與第一時鐘信號202的上升沿一致。結(jié)果，響應(yīng)第三時鐘信號206的上升沿在時刻T1輸出數(shù)據(jù)220，這一般都與時刻T0處第一時鐘信號202的上升沿一致。類似地，在時刻T3響應(yīng)第三時鐘信號206的上升沿輸出數(shù)據(jù)222，這一般都與時刻T2處第一時鐘信號202的上升沿一致。
圖2還畫出了相對于第二時鐘信號204具有新時間延遲Td2的時鐘信號206’。時鐘信號206′表示可調(diào)整延遲電路的時間延遲改變成新的時間延遲Td2以后的第二時鐘信號。如同前面所描述的一樣，接收時鐘信號206’的鎖存電路響應(yīng)每隔一個的上升沿輸出數(shù)據(jù)。因此，在時刻T5響應(yīng)時鐘信號206’的上升沿輸出數(shù)據(jù)224，在時刻T7響應(yīng)時鐘信號206′的上升沿輸出數(shù)據(jù)226。但是，如圖2所示，在改變延遲線電路的時間延遲的過程中，丟失了第三時鐘信號206和第一時鐘信號202之間的相位關(guān)系。在時刻T5處時鐘信號206’的第一上升沿與時刻T4處的第二時鐘信號204的上升沿相對應(yīng)。因此，一般情況下，鎖存電路輸出數(shù)據(jù)的時刻不再與第一時鐘信號202的上升沿一致。如圖2所示，大致在時刻T4和T6與第一時鐘信號202的下降沿一致地分別輸出數(shù)據(jù)224和226。時鐘信號206和206′說明改變傳統(tǒng)延遲電路的時間延遲如何導(dǎo)致輸出時鐘信號失去其相對于另一個時鐘信號的相位關(guān)系。參考圖2，失去相位關(guān)系導(dǎo)致鎖存電路180輸出的數(shù)據(jù)從它應(yīng)該輸出的時候相差180度。另外，在存儲器設(shè)備或者連接到存儲器設(shè)備的存儲器控制器中的其它電路是由同樣基于第二時鐘信號204的相應(yīng)時鐘信號同步的地方，本實例的鎖存電路現(xiàn)在不再與存儲器設(shè)備中或者存儲器控制器的其它電路同步，因此毫無疑問會出現(xiàn)差錯。很清楚，參考圖2所描述的情形不是所希望的。

發(fā)明內(nèi)容
一方面，本發(fā)明提供一種基于第一時鐘信號產(chǎn)生時鐘信號的方法。該方法包括基于所述第一時鐘信號產(chǎn)生內(nèi)部時鐘信號，所述內(nèi)部時鐘信號具有高于所述第一時鐘信號的時鐘頻率。所述內(nèi)部時鐘信號還相對于所述第一時鐘信號的時鐘沿具有一個初始相位關(guān)系。將所述內(nèi)部時鐘信號相對于所述第一時鐘信號的初始相位關(guān)系改變成調(diào)整了的相位關(guān)系。產(chǎn)生相位同步器信號，該信號相對于所述第一時鐘信號具有相位關(guān)系，并且有一個邏輯電平用于跟蹤所述初始相位關(guān)系所相對的時鐘沿?；谒鱿辔煌狡餍盘?，產(chǎn)生所述內(nèi)部時鐘信號，該信號具有調(diào)整了的相位關(guān)系，并且還具有相對于所述初始相位關(guān)系所相對的同一個時鐘沿的第一時鐘脈沖。
另一方面，本發(fā)明提供一種同步器電路，該電路包括響應(yīng)內(nèi)部時鐘信號將邏輯電平從輸入端子移到輸出端子的移位寄存器。該同步器電路還包括輸入多路復(fù)用器控制電路，該電路具有連接到所述移位寄存器下游抽頭的輸入。響應(yīng)連接到所述下游抽頭的第一邏輯電平，所述輸入多路復(fù)用器控制電路產(chǎn)生輸入多路復(fù)用器控制信號，該信號引起輸入多路復(fù)用器從接收所述內(nèi)部時鐘信號斷開延遲電路。所述多路復(fù)用器控制電路還產(chǎn)生相位同步器信號，以跟蹤所述延遲電路提供的偽同步時鐘信號相對于內(nèi)核時鐘信號的上升或下降沿的相位關(guān)系。響應(yīng)連接到所述移位寄存器的下游抽頭的第二邏輯電平，所述輸入多路復(fù)用器控制電路基于所述同步器信號產(chǎn)生輸入多路復(fù)用器控制信號，在提供具有新的相位關(guān)系，但是仍然相對于所述輸入多路復(fù)用器控制電路跟蹤的所述內(nèi)核時鐘信號的上升或下降沿的偽同步時鐘信號的時刻，重新將所述延遲電路的輸入連接到接收所述內(nèi)部時鐘信號。


圖1是按照現(xiàn)有技術(shù)產(chǎn)生的各相關(guān)時鐘信號的時序圖；圖2是按照現(xiàn)有技術(shù)延遲線工作的各信號的時序圖；圖3是本發(fā)明一個實施例中同步器電路的功能框圖；圖4是具有圖3所示同步器電路控制的多路復(fù)用輸入和多路復(fù)用輸出的傳統(tǒng)延遲電路的部分功能框圖；
圖5是圖3和圖4所示同步器電路的工作的各信號的時序圖；圖6是能夠使用本發(fā)明的實施例的同步存儲器設(shè)備的功能框圖；圖7是具有能夠?qū)嵤┍景l(fā)明的實施例，基于存儲器集線器的系統(tǒng)存儲器的計算機系統(tǒng)的部分框圖。
具體實施例方式
圖3說明本發(fā)明一個實施例中的同步器電路300。如同下面將更加詳細(xì)地描述的一樣，改變從中輸出時鐘信號之一的可調(diào)整延遲電路的時間延遲時，同步器電路300可以使用傳統(tǒng)的可調(diào)整延遲電路來維持不同時鐘域里時鐘信號之間的偽同步相位關(guān)系。下面給出特定的細(xì)節(jié)來提供對本發(fā)明的足夠理解。但是，對于本領(lǐng)域里的技術(shù)人員而言很清楚，可以實踐本發(fā)明而沒有這些特定細(xì)節(jié)。在其它情形中，沒有給出眾所周知的電路、控制信號和時序協(xié)議，以免喧賓奪主。
同步器電路300包括多個串聯(lián)的正邊沿觸發(fā)D觸發(fā)器304a～j。將第一個觸發(fā)器304a連接起來用于接收控制信號DELOFF和具有第一頻率的時鐘信號CLK。顯然，CLK信號能夠代表第一時鐘域的內(nèi)核時鐘信號。如同下面將更加詳細(xì)地說明的一樣，活動的(高電平)DELOFF信號表明已經(jīng)發(fā)出了改變同步器電路300所連接的可調(diào)整延遲電路(圖2所示)的時間延遲的請求。其余的串聯(lián)觸發(fā)器304b～j用于接收第二時鐘信號CLK2X。CLK2X信號具有CLK信號頻率兩倍的頻率，并且能夠代表第二時鐘域的時鐘信號?？梢曰贑LK信號來產(chǎn)生CLK2X信號，CLK2X信號與CLK信號同相。顯然，CLK2X信號可以用本領(lǐng)域熟知的傳統(tǒng)電路來產(chǎn)生。觸發(fā)器304c和304j的“同相”輸出傳遞給雙輸入與門，而雙輸入與門的輸出則提供延遲輸出選擇信號DEL OUT SEL。
同步器電路300還包括一個D觸發(fā)器312，用于在它的輸入接收雙輸入與門320的輸出，這個雙輸入與門320具有連接到觸發(fā)器304f同相輸出的第一輸入和連接到觸發(fā)器312反相輸出的第二輸入。觸發(fā)器312用于響應(yīng)CLK2X信號的正沿進(jìn)行觸發(fā)。連接一個D觸發(fā)器316用于在它的輸入接收雙輸入或門322的輸出，這個雙輸入或門322具有連接到觸發(fā)器304f的同相輸出的第一輸入和連接到D觸發(fā)器312的同相輸出的第二輸入。這個D觸發(fā)器316用于響應(yīng)CLK2X信號的負(fù)沿進(jìn)行觸發(fā)。觸發(fā)器316的同相輸出提供延遲輸入選擇信號DEL_IN_SEL。
圖4說明同步器電路300連接到傳統(tǒng)延遲電路400的一部分。傳統(tǒng)延遲電路400的輸入連接到多路復(fù)用器401的輸出。多路復(fù)用器401的第一輸入用于接收CLK2X信號，第二輸入用于與地連接。在一個替換實施例中，延遲電路包括內(nèi)部多路復(fù)用的輸入，如同現(xiàn)有技術(shù)里熟知的一樣。延遲電路400在CLK2X信號的基礎(chǔ)之上提供輸出時鐘信號CLKDEL，這個CLK2X信號具有基于控制值DELTAP的時間延遲。DELTAP值通常都用設(shè)置延遲電路400的時間延遲的多個信號來表示。這種信號的產(chǎn)生都是常規(guī)的方法，為了簡單起見，這里不進(jìn)行討論。將延遲電路400的輸出連接到多路復(fù)用器402的第一輸入。多路復(fù)用器402的第二輸入與地連接。這樣，在DEL_OUT_SEL信號的控制下，多路復(fù)用器402提供CLKDEL信號或者地作為輸出信號DELOUT。DEL_IN_SEL和DEL_OUT_SEL信號由圖3所示的同步器電路300提供。如同下面將更加詳細(xì)地描述的一樣，斷開輸入時鐘信號使得從延遲線電路輸出的低頻瞬態(tài)干擾脈沖的發(fā)生概率最小。將新值應(yīng)用于延遲線電路以后，重新將輸入時鐘信號傳送給延遲線電路的輸入，延遲線電路的輸出信號將延遲所述新的時間延遲。如上所述，延遲電路400是常規(guī)的，適合用于本發(fā)明的實施例的許多設(shè)計對于本領(lǐng)域里的技術(shù)人員而言都是熟知的。
下面將參考圖5的時序圖介紹同步器電路和延遲電路400的工作情況。圖5說明CLK信號，以及從CLK信號得到，并且與CLK信號同相的CLK2X信號。一開始，DELOFF信號(圖3)是“低電平”。因此，DEL_IN_SEL和DEL_OUT_SEL信號也是“低電平”。結(jié)果，CLK2X被傳送到延遲電路400(圖4)，并且DELOUT信號由延遲電路400輸出的CLKDEL信號提供。如圖5所示，DELOUT信號是CLK2X信號的延遲版本，它具有當(dāng)前DELTAP值設(shè)置的時間延遲Td1。
如同前面討論的一樣，將活動DELOFF信號用于啟動(initiate)一項允許改變延遲電路400(圖4)的DELTAP值的操作。在時刻T0之前的一個時刻，DELOFF信號變成高電平(沒有畫出)，表明已經(jīng)請求啟動操作。在時刻T0，響應(yīng)CLK信號的正沿和高電平DELOFF信號，觸發(fā)器304a輸出一個高電平信號。觸發(fā)器304a產(chǎn)生的高電平信號開始通過多個串聯(lián)觸發(fā)器304b～j傳播，響應(yīng)CLK2X信號的正沿，觸發(fā)器304b～j的每一個的同相輸出依次切換成高電平。將觸發(fā)器304b和304c連接起來，從而在CLK2X信號的第二正沿由觸發(fā)器304c輸出一個穩(wěn)定的信號，即使在CLK2X信號的第一正沿處觸發(fā)器304b是亞穩(wěn)的。對于CLK2X信號的每個正沿，觸發(fā)器304b～j的依次切換用圖5中的DELOFF2X_Q信號表示。這個DELOFF2X_Q信號表示與一個九比特數(shù)字相對應(yīng)的一個十六進(jìn)制值，其中每個觸發(fā)器304b～j都與這個九比特數(shù)的一個比特相對應(yīng)。觸發(fā)器304b的輸出表示最低位，觸發(fā)器304j的輸出表示最高位。如圖5所示，DELOFF2X_Q信號表示的十六進(jìn)制值隨著相應(yīng)的觸發(fā)器304b～j從低電平變成高電平而改變。例如，在時刻T1，時刻T0以后CLK2X信號的兩個時鐘周期，觸發(fā)器304c的輸出切換成高電平。在時刻T1，DELOFF2X_Q信號具有值0x003H，與具有高電平輸出的觸發(fā)器304b和304c相對應(yīng)，并且在時刻T1其余觸發(fā)器304d～j具有低電平輸出。與門308的輸出維持低電平，盡管它的輸入之一是高電平。顯然，DELOFF2X_Q信號對于同步器電路300的工作而言不是必需的，但是為了描述同步器電路300的工作過程在圖5中畫出了它。
在時刻T2，觸發(fā)器304f的輸出響應(yīng)CLK2X信號的正沿切換成高電平。DELOFF2X_Q信號通過在時刻T2具有值0×01FH反映觸發(fā)器304f的改變，與觸發(fā)器304b～304f的高電平輸出相對應(yīng)。響應(yīng)具有高電平輸出的觸發(fā)器304f，觸發(fā)器316的輸入從高電平切換成低電平。在時刻T2處正沿以后CLK2X信號的下一個負(fù)沿，觸發(fā)器316的輸出提供的DEL_IN_SEL信號在時刻T3從低電平切換成高電平。DEL_IN_SEL信號從低電平切換成高電平引起多路復(fù)用器401(圖4)將CLK2X信號從延遲電路400的輸入斷開，將地連接起來作為輸入。作為響應(yīng)，隨著上一個CLK2X脈沖通過延遲電路400，如圖5所示，DELOUT信號最終在時刻T4也變成低電平。DEL_IN_SEL信號將維持高電平，直到觸發(fā)器304f的輸出切換成低電平以后。
在時刻T5，觸發(fā)器304j的輸出響應(yīng)CLK2X信號的正沿切換成高電平，與門308的輸出的DEL_OUT_SEL信號也變成高電平。高電平的DEL_OUT_SEL信號引起多路復(fù)用器402將它的輸出連接地，從而使延遲電路400的輸出停止提供DELOUT信號。在時刻T3延遲電路400的輸入停止接收CLK2X信號，然后在時刻T5將延遲電路400的輸出從多路復(fù)用器402的輸出斷開這一操作序列使得延遲電路400能夠避開任何侏儒脈沖。也就是說，CLK2X信號的時鐘脈沖的任意一部分在DEL_IN_SEL信號變成高電平的時刻截止，在斷開延遲電路400的輸出之前通過它。斷開了延遲電路400的輸入和輸出以后，DELTAP值可以在時刻T6改變，以調(diào)整延遲電路400的時間延遲。
如同前面所討論的一樣，如果延遲電路重新連接以提供輸出時鐘信號的時候，第二時鐘域中的時鐘信號相對于第一時鐘域中的時鐘信號的相位不能維持就會出現(xiàn)問題。在圖5中，DELOUT信號表示第二時鐘域中的時鐘信號，CLK信號表示第一時鐘域中的時鐘信號。當(dāng)延遲電路400斷開的時候，同步器電路400使用觸發(fā)器312來跟蹤DELOUT信號和CLK信號之間的相位關(guān)系，從而使重新連接延遲電路400以后，DELOUT信號的第一時鐘脈沖將具有與CLK信號相同的總的相位關(guān)系，就象延遲電路400被斷開之前一樣。參考圖5，在時刻T3輸出DELOUT信號的最后一個時鐘脈沖。這最后一個時鐘脈沖是在時刻T2具有正沿的CLK2X信號的時鐘脈沖的延遲版本，這個正沿與CLK信號的負(fù)沿一致。因此，為了維持DELOUT信號和CLK信號之間正確的相對相位關(guān)系，在DELTAP值改變以后DELOUT信號的第一時鐘脈沖應(yīng)該跟隨CLK信號的正沿。
在工作的時候，觸發(fā)器312的輸出是低電平，直到它在時刻T3之后的時刻T4，在觸發(fā)器304f的輸出切換成高電平的時候，響應(yīng)CLK2X信號的下一個正沿切換成高電平。在圖中所示的布局中，在圖5中示出為PH2XOFF_Q信號的觸發(fā)器312的輸出將在時刻T4以后響應(yīng)CLK2X信號的每一個正沿在高電平和低電平之間切換，直到觸發(fā)器304f的輸出切換回低電平。如同下面將更加詳細(xì)地描述的一樣，觸發(fā)器312的切換被用于在延遲電路400斷開期間跟蹤DELOUT信號和CLK信號之間的相位關(guān)系。
在時刻T6以后時刻T7之前，輸入觸發(fā)器304a的DELOFF信號變成低電平(沒有示出)，表明已經(jīng)請求重新連接延遲電路400的輸入和輸出。在時刻T7，響應(yīng)CLK2X信號的正沿，觸發(fā)器304a的輸出變成低電平。響應(yīng)CLK2X信號的每一個正沿，觸發(fā)器304a的低電平輸出將開始通過其余的觸發(fā)器304b～j依次傳播。在時刻T8，觸發(fā)器304c的輸出切換成低電平，作為響應(yīng)，與門308的DEL_OUT_SEL信號切換成低電平。低電平的DEL_OUT_SEL信號引起多路復(fù)用器402重新將延遲電路400的輸出連接起來，提供CLKDEL信號作DELOUT信號。在時刻T8，雖然延遲電路400的輸出重新連接，也需要將輸入重新連接起來，接收CLK2X信號。因此，在這個時刻，延遲電路的輸出仍然是低電平。
在時刻T9，觸發(fā)器304f的輸出響應(yīng)CLK2X信號的正沿切換成低電平。如果觸發(fā)器312的輸出也是低電平，觸發(fā)器304f的低電平輸出將導(dǎo)致觸發(fā)器316輸出的DEL_IN_SEL信號在CLK2X信號的下一個負(fù)沿切換成低電平。但是，如圖5所示，在與CLK2X信號的下一個負(fù)沿對應(yīng)的時刻T10，觸發(fā)器312的輸出仍然是高電平。因此，DEL_IN_SEL信號在時刻T10不切換成低電平。在與CLK2X信號的下一個正沿對應(yīng)的時刻T11，觸發(fā)器312的輸出因為觸發(fā)器304f在時刻T8的低電平輸出而切換成低電平。在與CLK2X信號的下一個負(fù)沿對應(yīng)的時刻T12，觸發(fā)器316輸出的DEL_IN_SEL信號最終變成低電平。當(dāng)觸發(fā)器312的輸出在時刻T11切換成低電平的時候，DEL_IN_SEL信號因為或門的輸出切換成低電平而切換成低電平。響應(yīng)DEL_IN_SEL信號切換成低電平，多路復(fù)用器401將CLK2X信號重新連接到延遲電路400的輸入。這樣，CLK2X信號在時刻T13的正沿代表在DELTAP值改變以后要輸入延遲電路400的CLK2X信號的第一個時鐘脈沖的正沿。DELOUT信號在時刻T14的第一個時鐘脈沖的正沿代表與CLK2X信號在時刻T13的正沿對應(yīng)的正沿。
DELOUT信號延遲一個新的延遲時間Td2，它與時刻T6施加給延遲電路400的新的DELTAP值相對應(yīng)。
如圖5所示，DELOUT信號維持它相對于CLK信號的相位關(guān)系。也就是說，如同前面所討論的一樣，為了維持DELOUT信號和CLK信號之間的相對相位關(guān)系，DELOUT信號的第一時鐘脈沖應(yīng)該與CLK信號的正沿相對應(yīng)，這種情況是圖5所示的那種情況。DELOUT信號和CLK信號之間的相對相位關(guān)系得以維持，這是因為不允許DEL_IN_SEL信號將CLK2X信號重新連接到延遲電路400的輸入，直到CLK信號的正確相位到來，如同響應(yīng)CLK2X信號在高電平和低電平之間切換的觸發(fā)器312所跟蹤的一樣。
顯然，可以對同步器電路300進(jìn)行些微變型，而不會偏離本發(fā)明的范圍。例如，可以修改串聯(lián)的觸發(fā)器304a～j的數(shù)量，以改變用于斷開和重新連接延遲線400以提供DELOUT信號所使用的各信號的相對時序。連接觸發(fā)器304a～j、觸發(fā)器312和316中哪一個的輸出也可以加以修改，以改變各信號的相對時序。
在本發(fā)明的替換實施例中，修改同步器電路300，與具有CLK信號頻率的更高倍頻的時鐘信號一起使用，例如，CLK信號的4倍頻?？梢杂卯惒紽IFO(沒有畫出)替換觸發(fā)器312，以便跟蹤一個CLK信號周期里出現(xiàn)的四個可能的正沿。在使用了具有CLK信號頻率更高倍頻的時鐘信號的情況下，可以對連接到異步FIFO的邏輯電路進(jìn)行本領(lǐng)域技術(shù)人員知識范圍之內(nèi)的少許修改。使用異步FIFO使得延遲電路400的輸出重新連接以后，DELOUT信號的第一個時鐘脈沖將與CLK信號一樣具有同樣的相對相位關(guān)系，就象延遲電路400的輸入從接收具有CLK信號的4倍頻的時鐘信號斷開一樣。這樣的異步FIFO對于本領(lǐng)域里的技術(shù)人員而言是眾所周知的，并且能夠用傳統(tǒng)的設(shè)計和電路來實現(xiàn)。也可以用傳統(tǒng)的1:n計數(shù)器電路或者時序鏈(timing chain)來跟蹤相對于CLK信號的相位關(guān)系，以便在延遲電路400輸出延遲的時鐘信號的第一個脈沖的時候維持正確的相位關(guān)系。顯然，可以對觸發(fā)器312進(jìn)行其它的替換，而不會偏離本發(fā)明的范圍。
圖6是能夠在其中實施本發(fā)明的實施例的存儲器設(shè)備600的一個功能框圖。圖6中的存儲器設(shè)備600是一個雙數(shù)據(jù)速率(DDR)同步動態(tài)隨機存取存儲器(SDRAM)，雖然可以將這里描述的原理應(yīng)用于可能包括同步電路用于同步內(nèi)部和外部信號的任何存儲器設(shè)備，比如傳統(tǒng)的同步DRAM(SDRAM)，以及象SLDRAM和RDRAM這樣的分組存儲器設(shè)備，并且同樣能夠應(yīng)用于必須讓內(nèi)部和外部時鐘信號同步的任何集成電路。
存儲器設(shè)備600包括控制邏輯和命令解碼器634，控制邏輯和命令解碼器634通過控制總線CONT接收多個命令和時鐘信號，通常是從存儲器控制器這樣的外部電路(圖中沒有畫出)。命令信號通常包括片選信號CS*、寫允許信號WE*、列地址選通信號CAS*和行地址選通信號RAS*，而時鐘信號則包括時鐘允許信號CKE和互補的時鐘信號CLK、CLK*，其中的*表示信號是活動低電平。將命令信號CS*、WE*、CAS*和RAS*驅(qū)動成與特定命令對應(yīng)的值，比如讀、寫或者自動刷新命令。CKE信號用于激活或者去活內(nèi)部時鐘、輸入緩沖器和輸出驅(qū)動器。響應(yīng)時鐘信號CLK、CLK*，命令解碼器634對施加的命令進(jìn)行鎖存和解碼，產(chǎn)生一系列時鐘和控制信號，控制組件602～632執(zhí)行施加的命令的功能。命令解碼器634在CLK、CLK*信號的正沿(也就是CLK變成高電平和CLK*變成低電平的交叉點)鎖存命令和地址信號，而輸入寄存器630和數(shù)據(jù)驅(qū)動器624則響應(yīng)數(shù)據(jù)選通信號DQS的兩個沿分別將數(shù)據(jù)傳送給存儲器設(shè)備600以及從存儲器設(shè)備600傳出，從而將時鐘信號CLK、CLK*的頻率加倍。這是真的，因為DQS信號具有與CLK、CLK*信號一樣的頻率。將存儲器設(shè)備600叫做雙數(shù)據(jù)速率設(shè)備，這是因為傳送給設(shè)備以及從設(shè)備傳送出來的數(shù)據(jù)字DQ是以傳統(tǒng)SDRAM的速率的兩倍傳送的，傳統(tǒng)SDRAM以對應(yīng)于所應(yīng)用的時鐘信號的頻率的速率傳送數(shù)據(jù)。控制邏輯和命令解碼器634產(chǎn)生控制和時序信號的詳細(xì)操作是常規(guī)的，因此，為了簡單起見，不進(jìn)行詳細(xì)描述。
還包括在存儲器設(shè)備600中的有通過地址總線ADDR接收行、列和組地址的地址寄存器602，通常用存儲器控制器(沒有畫出)提供這些地址。地址寄存器602接收分別應(yīng)用于行地址多路復(fù)用器604和組控制邏輯電路606的行地址和組地址。行地址多路復(fù)用器604將從地址寄存器602收到的行地址，或者從刷新計數(shù)器608收到的刷新行地址應(yīng)用到多個行地址鎖存和解碼器610A～D。組控制邏輯606激活與收自地址寄存器602的組地址或者收自刷新計數(shù)器608的刷新組地址相對應(yīng)的行地址鎖存和解碼器610A～D，激活的行地址鎖存和解碼器對收到的行地址進(jìn)行鎖存和解碼。響應(yīng)解碼得到的行地址，激活的行地址鎖存和解碼器610A～D將各信號應(yīng)用于對應(yīng)的存儲器組612A～D，從而激活與已解碼行地址對應(yīng)的一行存儲器單元。每個存儲器組612A～D都包括具有排列成行和列的多個存儲器單元的存儲器單元陣列，將儲存在激活的行中的存儲器單元里的數(shù)據(jù)儲存在對應(yīng)存儲器組中的讀出放大器里。行地址多路復(fù)用器604將來自刷新計數(shù)器608的刷新行地址應(yīng)用于解碼器610A～D，并且當(dāng)存儲器設(shè)備600響應(yīng)施加給存儲器設(shè)備600的自動或者自己刷新命令，工作在自動刷新或者自己刷新工作模式的時候，組控制邏輯電路606使用來自刷新計數(shù)器的刷新組地址，如同本領(lǐng)域里的技術(shù)人員都明白的一樣。
在行地址和組地址之后，將列地址施加在ADDR總線上，并且地址寄存器602將列地址施加給列地址計數(shù)器和鎖存614，而鎖存614則鎖存列地址，并且將鎖存的列地址應(yīng)用于多列解碼器616A～D。組控制邏輯606激活與收到的組地址對應(yīng)的列解碼器616A～D，并且激活的列解碼器對施加的列地址進(jìn)行解碼。根據(jù)存儲器設(shè)備600的工作模式，列地址計數(shù)器和鎖存614或者直接將鎖存的列地址應(yīng)用于解碼器616A～D，或者將一個列地址序列應(yīng)用于地址寄存器602提供的列地址開始的解碼器。響應(yīng)來自計數(shù)器和鎖存614的列地址，激活的列解碼器616A～D將解碼和控制信號應(yīng)用于I/O門控和數(shù)據(jù)屏蔽電路618，后者則訪問與被訪問的存儲器組612A～D中激活的那一行存儲器單元中的已解碼列地址相對應(yīng)的存儲器單元。
在數(shù)據(jù)讀操作期間，從被尋址的存儲器單元讀取的數(shù)據(jù)通過I/O門控和數(shù)據(jù)屏蔽電路618傳送給讀鎖存620。I/O門控和數(shù)據(jù)屏蔽電路618提供N比特數(shù)據(jù)給讀鎖存620，后者隨后應(yīng)用兩個N/2比特字給多路復(fù)用器622。在圖6所示的實施例中，電路618提供64比特給讀鎖存620，后者則提供兩個32比特的字給多路復(fù)用器622。數(shù)據(jù)驅(qū)動器624順序地從多路復(fù)用器622接收N/2比特字，還從具有本發(fā)明一個實施例中同步電路的時鐘發(fā)生器627接收用于同步數(shù)據(jù)驅(qū)動器624的時鐘信號。時鐘發(fā)生器627用于從延遲閉鎖環(huán)(DLL)623接收延遲的時鐘信號。如同本領(lǐng)域里熟知的一樣，可以將DLL用來產(chǎn)生與另一個時鐘信號同步的時鐘信號。時鐘發(fā)生器627從DLL向數(shù)據(jù)驅(qū)動器624提供時鐘信號的一個延遲版本，在不同時鐘域的時鐘信號之間具有偽同步相位關(guān)系。時鐘發(fā)生器627對相位關(guān)系的調(diào)整是通過調(diào)整可調(diào)整延遲電路的時間延遲來進(jìn)行的。將時鐘信號發(fā)生器中包括的同步電路用于維持時鐘發(fā)生器627輸出的時鐘信號和另一個時鐘域里的時鐘信號之間總的相位關(guān)系。
數(shù)據(jù)選通脈沖驅(qū)動器626從選通脈沖信號發(fā)生器626接收數(shù)據(jù)選通信號DQS。數(shù)據(jù)選通脈沖驅(qū)動器626與時鐘發(fā)生器629連接，為數(shù)據(jù)選通脈沖驅(qū)動器626提供時鐘信號，用于同步器操作。如同時鐘發(fā)生器627一樣，時鐘發(fā)生器629包括本發(fā)明一個實施例中的同步電路，用于維持不同時鐘域的時鐘信號之間的偽同步相位關(guān)系。時鐘發(fā)生器629從DLL 623接收和輸入時鐘信號。在讀操作期間，DQS信號由存儲器控制器(沒有畫出)這樣的外部電路用于鎖存來自存儲器設(shè)備600的數(shù)據(jù)。響應(yīng)延遲的時鐘信號CLKDEL，數(shù)據(jù)驅(qū)動器624順序地輸出收到的N/2比特字作為對應(yīng)的數(shù)據(jù)字DQ，與施加到存儲器設(shè)備600作為時鐘信號的CLK信號的上升沿或者下降沿同步地輸出每個數(shù)據(jù)字。數(shù)據(jù)驅(qū)動器624還輸出具有上升沿和下降沿分別與CLK信號的上升沿和下降沿同步的數(shù)據(jù)選通信號DQS。每個數(shù)據(jù)字DQ和數(shù)據(jù)選通脈沖信號DQS一起定義一條數(shù)據(jù)總線。如同本領(lǐng)域里的技術(shù)人員明白的一樣，來自DLL 623的CLKDEL信號是CLK信號的一個延遲版本，DLL 623調(diào)整CLKDEL信號相對于CLK信號的延遲，以確保將DQS信號和DQ字放在數(shù)據(jù)總線上，滿足為存儲器設(shè)備600公布的時序規(guī)范。數(shù)據(jù)總線還包括屏蔽信號DM0-M，下面將參考數(shù)據(jù)寫操作來詳細(xì)地介紹它。很顯然，可以改變存儲器設(shè)備中包括的時鐘發(fā)生器的數(shù)量，而不會偏離本發(fā)明的范圍。例如，可以為其它的內(nèi)部時鐘信號包括附加的時鐘發(fā)生器，以便為改變這些內(nèi)部時鐘信號相對于內(nèi)核時鐘信號的相對時序提供更大的靈活性。
在數(shù)據(jù)寫操作期間，存儲器控制器(沒有畫出)這樣的外部電路在數(shù)據(jù)總線上施加N/2比特數(shù)據(jù)字DQ、選通脈沖信號DQS和對應(yīng)的數(shù)據(jù)屏蔽信號DM0-X。數(shù)據(jù)接收器628接收每個DQ字和有關(guān)的DM0-X信號，并且將這些信號應(yīng)用于將DQS信號作為時鐘信號的輸入寄存器630。響應(yīng)DQS信號的上升沿，輸入寄存器630鎖存前N/2比特的DQ字和有關(guān)的DM0-X信號，并且響應(yīng)DQS信號的下降沿，輸入寄存器鎖存后面的N/2個比特的DQ字和有關(guān)的DM0-X信號。輸入寄存器630提供這兩個鎖存的N/2比特DQ字作為N比特字給寫FIFO和驅(qū)動器632，后者響應(yīng)DQS信號，將施加的DQ字和DM0-X信號按時鐘信號輸入寫FIFO和驅(qū)動器。響應(yīng)CLK信號，將DQ字按時鐘信號輸出寫FIFO和驅(qū)動器632，并且施加給I/O門控和屏蔽電路618。這個I/O門控和屏蔽電路618將DQ字傳送給接受DM0-X信號的被尋址的組612A～D中的被尋址存儲器單元，可以將其用于有選擇地屏蔽寫入被尋址存儲器單元的DQ字中(也就是寫數(shù)據(jù)中)的比特或者比特組。
圖7說明具有能夠使用本發(fā)明的實施例的存儲器集線器體系結(jié)構(gòu)的計算機系統(tǒng)700。計算機系統(tǒng)700包括處理器704用來實現(xiàn)各種計算功能，例如執(zhí)行專用軟件來執(zhí)行特殊的計算或者任務(wù)。處理器704包括通常有地址總線、控制總線和數(shù)據(jù)總線的處理器總線706。處理器總線706通常連接到緩沖存儲器708，后者通常是靜態(tài)隨機存取存儲器(SRAM)。處理器總線706還連接到系統(tǒng)控制器710，也將它叫做總線橋。
系統(tǒng)控制器710還充當(dāng)?shù)礁鞣N其它組件的處理器704的通信路徑。具體地說，系統(tǒng)控制器710包括通常連接到圖形控制器712的圖形端口，圖形控制器712則連接到視頻終端714。系統(tǒng)控制器710還連接到一個或多個輸入設(shè)備718，比如鍵盤或者鼠標(biāo)，讓操作員與計算機系統(tǒng)700進(jìn)行交互。一般情況下，計算機系統(tǒng)700還包括一個或多個輸出設(shè)備720，比如打印機，通過系統(tǒng)控制器710連接到處理器704。一般還有一個或多個數(shù)據(jù)存儲設(shè)備724通過系統(tǒng)控制器710連接到處理器704，讓處理器704儲存或者提取來自外部或內(nèi)部存儲介質(zhì)(沒有畫出)的數(shù)據(jù)。典型存儲設(shè)備724的實例包括硬盤和軟盤、盒式磁帶和光盤只讀存儲器(CD-ROM)。
系統(tǒng)控制器710包括通過總線系統(tǒng)734連接到幾個存儲器模塊730a～n的存儲器集線器控制器728。每個存儲器模塊730a～n都包括通過命令、地址和數(shù)據(jù)總線連接到幾個存儲器設(shè)備748的存儲器集線器740，將它們一起畫成總線750。存儲器集線器740有效地在控制器728和存儲器設(shè)備748之間傳遞存儲器請求和響應(yīng)。存儲器設(shè)備748可以是同步DRAM，例如前面參考圖6所描述的存儲器設(shè)備600。每個存儲器集線器740都包括寫緩沖器和讀數(shù)據(jù)緩沖器。采用這種結(jié)構(gòu)的計算機系統(tǒng)允許處理器704訪問一個存儲器模塊730a～n，同時另一個存儲器模塊730a～n則在響應(yīng)以前的存儲器請求。例如，處理器704能夠?qū)憯?shù)據(jù)輸出給系統(tǒng)中存儲器模塊730a～n之一，而系統(tǒng)中的另一個存儲器模塊730a～n則在準(zhǔn)備提供讀數(shù)據(jù)給處理器704。另外，存儲器集線器體系結(jié)構(gòu)還能夠在計算機系統(tǒng)中提供大大地增加了的存儲器容量。
可以將本發(fā)明的實施例用于存儲器設(shè)備748、存儲器集線器控制器728或者存儲器集線器740。如圖7所示，存儲器集線器740包括本發(fā)明一個實施例中的同步器電路742。如同前面所描述的一樣，可以將同步器電路742和可調(diào)整延遲電路一起使用，用來在從中輸出時鐘信號之一的可調(diào)整延遲電路的時間延遲改變的時候，保持不同時鐘域的時鐘信號之間的偽同步相位關(guān)系。關(guān)于存儲器集線器740，偽同步關(guān)系可能是在用于同步存儲器集線器740的內(nèi)部操作所使用的時鐘信號之間，也可以在用于同步外部操作，例如利用存儲器設(shè)備748的操作，所使用的時鐘信號之間。
從前面可以看出，雖然為了進(jìn)行說明給出了本發(fā)明的具體實例，但是可以進(jìn)行各種變型而不會偏離本發(fā)明的實質(zhì)和范圍。因此，本發(fā)明不限于以上說明，而是由后面的權(quán)利要求限定。
權(quán)利要求
1.一種產(chǎn)生時鐘信號的方法，包括接收第一時鐘信號；基于所述第一時鐘信號產(chǎn)生第二時鐘信號，所述第二時鐘信號具有高于所述第一時鐘信號的時鐘頻率，并且還具有相對于所述第一時鐘信號的一個相位關(guān)系，該相位關(guān)系與第一時間延遲有關(guān)并且相對于所述第一時鐘信號的上升或下降沿；將與所述第一和第二時鐘信號之間的相位關(guān)系相關(guān)的所述第一時間延遲調(diào)整到第二時間延遲；在將所述第一時間延遲調(diào)整到所述第二時間延遲期間，監(jiān)視所述第一和第二時鐘信號之間的相位關(guān)系；以及基于所述第一時鐘信號產(chǎn)生第三時鐘信號，所述第三時鐘信號具有所述第二時鐘信號的時鐘頻率，并且還具有相對于所述第一時鐘信號的一個相位關(guān)系，該相位關(guān)系與所述第二時間延遲有關(guān)并且相對于所述第一時間延遲相對的上升或下降沿。
2.如權(quán)利要求1所述的方法，其中將所述第一時間延遲調(diào)整到第二時間延遲包括將延遲電路的輸入從接收輸入時鐘信號斷開；提供表明所述第二時間延遲的控制信號給所述延遲電路，將所述第一時間延遲改變到所述第二時間延遲；以及重新連接所述延遲電路的輸入，以接收所述輸入時鐘信號。
3.如權(quán)利要求2所述的方法，其中將所述第一時間延遲調(diào)整到第二時間延遲還包括斷開從中提供所述第二時鐘信號的所述延遲電路的輸出；以及在提供表明所述第二時間延遲的所述控制信號以后，重新連接從中提供所述第三時鐘信號的所述延遲電路的所述輸出。
4.如權(quán)利要求3所述的方法，其中斷開所述延遲電路的所述輸入發(fā)生在斷開所述延遲電路的所述輸出之前。
5.如權(quán)利要求3所述的方法，其中重新連接所述延遲電路的所述輸出發(fā)生在重新連接所述延遲電路的所述輸入之前。
6.如權(quán)利要求2所述的方法，其中監(jiān)視所述第一和第二時鐘信號之間的相位關(guān)系包括響應(yīng)斷開所述延遲電路的所述輸入，產(chǎn)生同步信號來監(jiān)視所述第一時鐘信號的時鐘躍遷，所述第二時鐘信號的最后一個時鐘脈沖以所述時鐘躍遷為基礎(chǔ)；響應(yīng)重新連接所述延遲電路的所述輸入，在相對于響應(yīng)斷開而被監(jiān)視的所述時鐘躍遷的一個時刻停止所述同步信號的產(chǎn)生，以提供所述第三時鐘信號，該第三時鐘信號具有維持所述第一和第二時鐘信號之間相位關(guān)系的第一時鐘脈沖。
7.如權(quán)利要求1所述的方法，還包括基于所述第一時鐘信號產(chǎn)生同步的內(nèi)部時鐘信號，并且其中產(chǎn)生所述第二時鐘信號包括將所述同步的內(nèi)部時鐘信號延遲所述第一時間延遲。
8.一種基于第一時鐘信號產(chǎn)生時鐘信號的方法，該方法包括基于第一時鐘信號產(chǎn)生具有高于所述第一時鐘信號的時鐘頻率的內(nèi)部時鐘信號，該內(nèi)部時鐘信號具有相對于所述第一時鐘信號的時鐘沿的初始相位關(guān)系；將所述內(nèi)部時鐘信號相對于所述第一時鐘信號的所述初始相位關(guān)系改變成調(diào)整了的相位關(guān)系；產(chǎn)生相位同步器信號，該相位同步器信號具有相對于所述第一時鐘信號的相位關(guān)系和邏輯電平，以跟蹤所述初始相位關(guān)系所相對的時鐘沿；以及基于所述相位同步器信號，產(chǎn)生所述內(nèi)部時鐘信號，該內(nèi)部時鐘信號具有所述調(diào)整了的相位關(guān)系并且進(jìn)一步具有相對于所述初始相位關(guān)系所相對的同一個時鐘沿的第一時鐘脈沖。
9.如權(quán)利要求8所述的方法，其中將所述內(nèi)部時鐘信號的初始相位關(guān)系改變到所述調(diào)整了的相位關(guān)系包括從接收以所述第一時鐘信號為基礎(chǔ)產(chǎn)生的輸入時鐘信號，斷開具有第一時間延遲的延遲電路的輸入；給所述延遲電路提供表明第二時間延遲的控制信號，將所述第一時間延遲改變成所述第二時間延遲；以及將所述延遲電路的輸入重新連接成接收所述輸入時鐘信號。
10.如權(quán)利要求9所述的方法，其中將所述內(nèi)部時鐘信號的初始相位關(guān)系改變成所述調(diào)整了的相位關(guān)系還包括斷開從中提供所述內(nèi)部時鐘信號的所述延遲電路的輸出；以及在提供表明所述第二時間延遲的所述控制信號以后，重新連接從中提供所述內(nèi)部時鐘信號的所述延遲電路的輸出。
11.如權(quán)利要求10所述的方法，其中斷開所述延遲電路的輸入發(fā)生在斷開所述延遲電路的輸出之前。
12.如權(quán)利要求10所述的方法，其中重新連接所述延遲電路的輸出發(fā)生在重新連接所述延遲電路的輸入之前。
13.如權(quán)利要求9所述的方法，其中監(jiān)視所述第一和第二時鐘信號之間的相位關(guān)系包括響應(yīng)斷開所述延遲電路的輸入，產(chǎn)生同步信號來監(jiān)視所述第一時鐘信號的時鐘躍遷，所述第二時鐘信號的最后一個時鐘脈沖以所述時鐘躍遷為基礎(chǔ)；響應(yīng)重新連接所述延遲電路的輸入，在相對于響應(yīng)斷開而被監(jiān)視的所述時鐘躍遷的一個時刻停止所述同步信號的產(chǎn)生，以提供所述第三時鐘信號，該第三時鐘信號具有維持所述第一和第二時鐘信號之間相位關(guān)系的第一時鐘脈沖。
14.如權(quán)利要求8所述的方法，還包括基于所述第一時鐘信號產(chǎn)生同步的內(nèi)部時鐘信號，其中產(chǎn)生所述內(nèi)部時鐘信號包括將所述同步的內(nèi)部時鐘信號延遲一個時間延遲。
15.一種用于連接到延遲電路的時鐘同步器電路，該延遲電路具有輸入和輸出，還具有控制端子，在該控制端上面施加控制信號以設(shè)置所述延遲電路的時間延遲，所述時鐘同步器電路包括時鐘同步器輸入電路，它有一個輸入，將一個時鐘同步器控制信號施加給這個輸入，以啟動時鐘同步器工作，有一個時鐘信號端子，給它施加第一時鐘信號，還有一個輸出，在這個輸出上響應(yīng)所述第一時鐘信號提供一個啟動信號；第一移位寄存器，具有連接到所述時鐘同步器輸入電路的輸出的輸入，在上面施加第二時鐘信號的時鐘端子，并且還具有響應(yīng)所述第二時鐘信號提供輸出信號的輸出，所述第二時鐘信號具有比所述第一時鐘信號更高的時鐘頻率；第二移位寄存器，具有連接到所述第一移位寄存器的輸出的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有響應(yīng)所述第二時鐘信號提供輸出信號的輸出；輸入多路復(fù)用器控制電路，具有在上面提供觸發(fā)信號的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有響應(yīng)所述第二時鐘信號在上面提供輸入多路復(fù)用器選擇信號的輸出，所述輸入多路復(fù)用器選擇信號建立在所述觸發(fā)信號基礎(chǔ)之上；輸入多路復(fù)用器，具有在上面施加所述第二時鐘信號的第一輸入，連接到基準(zhǔn)電壓源的第二輸入，連接到所述延遲電路的輸入的輸出端子，并且還具有連接到所述第二多路復(fù)用器控制電路的輸出，響應(yīng)所述輸入多路復(fù)用器選擇信號，將所述輸出端子連接到所述第一或第二輸入的控制端子；以及時鐘相位跟蹤電路，具有連接到所述第二移位寄存器的輸出的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有在上面提供觸發(fā)信號的輸出，所述時鐘相位跟蹤電路用于跟蹤所述內(nèi)部時鐘信號的最后一個時鐘脈沖相對于所述第一時鐘信號的相位關(guān)系，并且響應(yīng)所述時鐘同步器控制信號，還用于輸出觸發(fā)信號，引起所述延遲電路在相對于所述第一時鐘信號的時刻輸出所述內(nèi)部時鐘信號的第一時鐘脈沖，以維持所跟蹤的相位關(guān)系。
16.如權(quán)利要求15所述的時鐘同步器電路，其中所述輸入多路復(fù)用器控制電路包括負(fù)沿D觸發(fā)器。
17.如權(quán)利要求15所述的時鐘同步器電路，其中所述時鐘同步器輸入電路包括正沿D觸發(fā)器。
18.如權(quán)利要求15所述的時鐘同步器電路，其中所述時鐘相位跟蹤電路包括與邏輯門，具有第一和第二輸入，并且還具有一個輸出，所述第一輸入連接到所述第二移位寄存器的輸出；或邏輯門，具有第一和第二輸入，并且還具有一個輸出，所述第一輸入連接到所述第二移位寄存器的輸出；以及正沿D觸發(fā)器，具有連接到所述與邏輯門的輸出的輸入，連接到所述或邏輯門的所述第二輸入的同相輸出，并且還具有連接到所述與邏輯門的所述第二輸入的非輸出。
19.如權(quán)利要求15所述的時鐘同步器電路，還包括第三移位寄存器級，具有連接到所述第二移位寄存器的輸出的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有響應(yīng)所述第二時鐘信號提供輸出信號的輸出；輸出多路復(fù)用器控制電路，具有分別連接到所述第一和第二移位寄存器的輸出的第一和第二輸入節(jié)點，并且還具有輸出，在該輸出上基于所述第一和第二移位寄存器的輸出信號的邏輯電平提供輸出多路復(fù)用器選擇信號；以及輸出多路復(fù)用器，具有連接到所述延遲電路的輸出的第一輸入，連接到所述基準(zhǔn)電壓源的第二輸出，在上面提供所述內(nèi)部時鐘信號的輸出端子，以及控制端子，該控制端子連接到所述第一多路復(fù)用器控制電路的所述輸出，響應(yīng)所述輸出多路復(fù)用器選擇信號，將所述輸出端子連接到所述第一或第二輸入。
20.如權(quán)利要求19所述的時鐘同步器電路，其中所述輸出多路復(fù)用器控制電路包括與邏輯門。
21.如權(quán)利要求15所述的時鐘同步器，其中所述第一和第二移位寄存器包括多個串聯(lián)的正沿D觸發(fā)器。
22.如權(quán)利要求15所述的時鐘同步器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的兩倍。
23.如權(quán)利要求15所述的時鐘同步器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的四倍。
24.一種時鐘發(fā)生器，包括延遲電路，具有輸入和輸出端子，并且還具有控制端子，在該控制端子上面施加控制信號來設(shè)置所述延遲電路的時間延遲；以及同步器電路，具有同步器輸入電路，具有在上面施加啟動信號的輸入，在上面施加第一時鐘信號的時鐘端子，以及響應(yīng)所述第一時鐘信號在上面連接所述啟動信號的輸出；移位寄存器，具有連接到所述同步器輸入電路的輸出的輸入端子，輸出端子，以及在上面施加第二時鐘信號的時鐘端子，所述移位寄存器響應(yīng)所述第二時鐘信號將施加到所述輸入端子的邏輯電平移到所述輸出端子，所述移位寄存器還具有上游抽頭和下游抽頭，在第一和第二時刻分別在這些抽頭上連接通過所述移位寄存器傳播的所述邏輯電平；輸入多路復(fù)用器，具有在上面施加所述第二時鐘信號的第一輸入，連接到基準(zhǔn)電壓源的第二輸入，連接到所述延遲電路的輸入的輸出，并且還具有選擇端子，所述輸入多路復(fù)用器根據(jù)輸入多路復(fù)用器控制信號有選擇地將所述第一或第二輸入連接到所述輸出；以及輸入多路復(fù)用器控制電路，具有連接到所述下游抽頭的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有連接到所述輸入多路復(fù)用器的選擇端子的輸出，響應(yīng)連接到所述下游抽頭的第一邏輯電平，所述輸入多路復(fù)用器控制電路用于產(chǎn)生輸入多路復(fù)用器控制信號，將所述輸入多路復(fù)用器的第二輸入連接到它的輸出，并且進(jìn)一步用于產(chǎn)生相位同步器信號來跟蹤所述第二時鐘信號相對于所述第一時鐘信號的上升或下降沿的相位關(guān)系，響應(yīng)連接到所述下游抽頭的第二邏輯電平，所述輸入多路復(fù)用器控制電路用于在所述同步器信號的基礎(chǔ)之上產(chǎn)生輸入多路復(fù)用器控制信號，在提供相對于所述輸入多路復(fù)用器控制電路跟蹤的第一時鐘信號的上升或下降沿具有相位關(guān)系的輸出時鐘信號的時刻，將所述輸入多路復(fù)用器的第一輸入連接到它的輸出。
25.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述同步器電路還包括輸出多路復(fù)用器控制電路，具有連接到所述上游抽頭的第一輸入，連接到所述移位寄存器的輸出的第二輸入，并且還具有輸出，在這個輸出上提供輸出多路復(fù)用器選擇信號；以及輸出多路復(fù)用器，具有連接到所述延遲電路的輸出的第一輸入，連接到所述基準(zhǔn)電壓源的第二輸入，在上面提供內(nèi)部時鐘信號的輸出，并且還具有選擇端子，連接到所述輸出多路復(fù)用器控制電路的輸出，所述輸出多路復(fù)用器根據(jù)所述輸出多路復(fù)用器選擇信號有選擇地將所述第一或第二輸入連接到所述輸出。
26.如權(quán)利要求25所述的時鐘發(fā)生器，其中所述輸出多路復(fù)用器控制電路包括與邏輯門。
27.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述同步器電路的同步器輸入電路包括正沿D觸發(fā)器。
28.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述同步器電路的時鐘相位跟蹤電路包括與邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；或邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；正沿D觸發(fā)器，具有連接到所述與邏輯門的輸出的輸入，連接到所述或邏輯門的第二輸入的同相輸出，以及還具有連接到所述與邏輯門的第二輸入的反相輸出；以及負(fù)沿D觸發(fā)器，具有連接到所述或邏輯門的輸出的輸入，以及同相輸出，在這個同相輸出上提供所述輸入多路復(fù)用器控制信號。
29.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述同步器電路的移位寄存器包括多個串聯(lián)的正沿D觸發(fā)器。
30.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的兩倍。
31.如權(quán)利要求24所述的時鐘發(fā)生器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的四倍。
32.一種存儲器設(shè)備，包括地址總線；控制總線；數(shù)據(jù)總線；連接到所述地址總線的地址解碼器；連接到所述數(shù)據(jù)總線的讀/寫電路；連接到所述數(shù)據(jù)總線的數(shù)據(jù)驅(qū)動器電路；連接到所述控制總線的控制電路；連接到所述地址解碼器、控制電路和讀/寫電路的存儲器單元陣列；以及連接到所述數(shù)據(jù)驅(qū)動器，提供內(nèi)部時鐘信號的時鐘發(fā)生器，該時鐘發(fā)生器包括延遲電路，具有輸入和輸出端子，并且還具有控制端子，在這個控制端子上施加多個控制信號以設(shè)置所述延遲電路的時間延遲；和同步器電路，具有同步器輸入電路，具有在上面施加啟動信號的輸入，在上面施加第一時鐘信號的時鐘端子，以及響應(yīng)所述第一時鐘信號在上面連接所述啟動信號的輸出；移位寄存器，具有連接到所述同步器輸入電路的輸出的輸入端子，輸出端子，以及在上面施加第二時鐘信號的時鐘端子，所述移位寄存器響應(yīng)所述第二時鐘信號將施加到所述輸入端子的邏輯電平移到所述輸出端子，所述移位寄存器還具有上游抽頭和下游抽頭，在第一和第二時刻分別在這些抽頭上連接通過所述移位寄存器傳播的所述邏輯電平；輸入多路復(fù)用器，具有在上面施加所述第二時鐘信號的第一輸入，連接到基準(zhǔn)電壓源的第二輸入，連接到所述延遲電路的輸入的輸出，并且還具有選擇端子，所述輸入多路復(fù)用器根據(jù)輸入多路復(fù)用器控制信號有選擇地將所述第一或第二輸入連接到所述輸出；以及輸入多路復(fù)用器控制電路，具有連接到所述下游抽頭的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有連接到所述輸入多路復(fù)用器的選擇端子的輸出，響應(yīng)連接到所述下游抽頭的第一邏輯電平，所述輸入多路復(fù)用器控制電路用于產(chǎn)生輸入多路復(fù)用器控制信號，將所述輸入多路復(fù)用器的第二輸入連接到它的輸出，并且進(jìn)一步用于產(chǎn)生相位同步器信號來跟蹤所述第二時鐘信號相對于所述第一時鐘信號的上升或下降沿的相位關(guān)系，響應(yīng)連接到所述下游抽頭的第二邏輯電平，所述輸入多路復(fù)用器控制電路用于在所述同步器信號的基礎(chǔ)之上產(chǎn)生輸入多路復(fù)用器控制信號，在提供相對于所述輸入多路復(fù)用器控制電路跟蹤的第一時鐘信號的上升或下降沿具有相位關(guān)系的輸出時鐘信號的時刻，將所述輸入多路復(fù)用器的第一輸入連接到它的輸出。
33.如權(quán)利要求32所述的存儲器設(shè)備，其中所述同步器電路還包括輸出多路復(fù)用器控制電路，具有連接到所述上游抽頭的第一輸入，連接到所述移位寄存器的輸出的第二輸入，并且還具有輸出，在這個輸出上提供輸出多路復(fù)用器選擇信號；以及輸出多路復(fù)用器，具有連接到所述延遲電路的輸出的第一輸入，連接到所述基準(zhǔn)電壓源的第二輸入，在上面提供內(nèi)部時鐘信號的輸出，并且還具有選擇端子，連接到所述輸出多路復(fù)用器控制電路的輸出，所述輸出多路復(fù)用器根據(jù)所述輸出多路復(fù)用器選擇信號有選擇地將所述第一或第二輸入連接到所述輸出。
34.如權(quán)利要求33所述的存儲器設(shè)備，其中所述同步器電路的所述輸出多路復(fù)用器控制電路包括與邏輯門。
35.如權(quán)利要求32所述的存儲器設(shè)備，其中所述同步器電路的所述同步器輸入電路包括正沿D觸發(fā)器。
36.如權(quán)利要求32所述的存儲器設(shè)備，其中所述同步器電路的所述時鐘相位跟蹤電路包括與邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；或邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；正沿D觸發(fā)器，具有連接到所述與邏輯門的輸出的輸入，連接到所述或邏輯門的第二輸入的同相輸出，并且還具有連接到所述與邏輯門的第二輸入的反相輸出；以及負(fù)沿D觸發(fā)器，具有連接到所述或邏輯門的輸出的輸入，以及同相輸出，在這個同相輸出上提供所述輸入多路復(fù)用器控制信號。
37.如權(quán)利要求32所述的存儲器設(shè)備，其中所述同步器電路的所述移位寄存器包括多個串聯(lián)的正沿D觸發(fā)器。
38.如權(quán)利要求32所述的存儲器設(shè)備，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的兩倍。
39.如權(quán)利要求32所述的存儲器設(shè)備，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的四倍。
40.一種基于處理器的系統(tǒng)，包括具有處理器總線的處理器；連接到所述處理器總線的系統(tǒng)控制器，所述系統(tǒng)控制器具有外圍設(shè)備端口，所述系統(tǒng)控制器還包括連接到系統(tǒng)存儲器端口的控制器；連接到所述系統(tǒng)控制器的所述外圍設(shè)備端口的至少一個輸入設(shè)備；連接到所述系統(tǒng)控制器的所述外圍設(shè)備端口的至少一個輸出設(shè)備；連接到所述系統(tǒng)控制器的所述外圍設(shè)備端口的至少一個數(shù)據(jù)存儲設(shè)備；連接到所述系統(tǒng)控制器的用于在其上發(fā)送存儲器請求和響應(yīng)的存儲器總線；以及連接到所述存儲器總線的多個存儲器模塊，所述多個模塊中的每一個都具有多個存儲器設(shè)備和存儲器集線器，該存儲器集線器通過存儲器設(shè)備總線連接到所述多個存儲器設(shè)備，以訪問所述多個存儲器設(shè)備，所述存儲器集線器包括連接到所述數(shù)據(jù)驅(qū)動器，提供內(nèi)部時鐘信號的時鐘發(fā)生器，該時鐘發(fā)生器包括延遲電路，具有輸入和輸出端子，并且還具有控制端子，在該控制端子上面施加控制信號來設(shè)置所述延遲電路的時間延遲；以及同步器電路，具有同步器輸入電路，具有在上面施加啟動信號的輸入，在上面施加第一時鐘信號的時鐘端子，以及響應(yīng)所述第一時鐘信號在上面連接所述啟動信號的輸出；移位寄存器，具有連接到所述同步器輸入電路的輸出的輸入端子，輸出端子，以及在上面施加第二時鐘信號的時鐘端子，所述移位寄存器響應(yīng)所述第二時鐘信號將施加到所述輸入端子的邏輯電平移到所述輸出端子，所述移位寄存器還具有上游抽頭和下游抽頭，在第一和第二時刻分別在這些抽頭上連接通過所述移位寄存器傳播的所述邏輯電平；輸入多路復(fù)用器，具有在上面施加所述第二時鐘信號的第一輸入，連接到基準(zhǔn)電壓源的第二輸入，連接到所述延遲電路的輸入的輸出，并且還具有選擇端子，所述輸入多路復(fù)用器根據(jù)輸入多路復(fù)用器控制信號有選擇地將所述第一或第二輸入連接到所述輸出；以及輸入多路復(fù)用器控制電路，具有連接到所述下游抽頭的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有連接到所述輸入多路復(fù)用器的所述選擇端子的輸出，響應(yīng)連接到所述下游抽頭的第一邏輯電平，所述輸入多路復(fù)用器控制電路用于產(chǎn)生輸入多路復(fù)用器控制信號，將所述輸入多路復(fù)用器的第二輸入連接到它的輸出，并且進(jìn)一步用于產(chǎn)生相位同步器信號來跟蹤所述第二時鐘信號相對于所述第一時鐘信號的上升或下降沿的相位關(guān)系，響應(yīng)連接到所述下游抽頭的第二邏輯電平，所述輸入多路復(fù)用器控制電路用于在所述同步器信號的基礎(chǔ)之上產(chǎn)生輸入多路復(fù)用器控制信號，在提供相對于所述輸入多路復(fù)用器控制電路跟蹤的第一時鐘信號的上升或下降沿具有相位關(guān)系的輸出時鐘信號的時刻，將所述輸入多路復(fù)用器的第一輸入連接到它的輸出。
41.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述存儲器集線器的所述同步器電路還包括輸出多路復(fù)用器控制電路，具有連接到所述上游抽頭的第一輸入，連接到所述移位寄存器的輸出的第二輸入，并且還具有輸出，在這個輸出上提供輸出多路復(fù)用器選擇信號；以及輸出多路復(fù)用器，具有連接到所述延遲電路的輸出的第一輸入，連接到所述基準(zhǔn)電壓源的第二輸入，在上面提供內(nèi)部時鐘信號的輸出，并且還具有選擇端子，連接到所述輸出多路復(fù)用器控制電路的輸出，所述輸出多路復(fù)用器根據(jù)所述輸出多路復(fù)用器選擇信號有選擇地將所述第一或第二輸入連接到所述輸出。
42.如權(quán)利要求41所述的基于處理器的系統(tǒng)，其中所述同步器電路的所述輸出多路復(fù)用器控制電路包括與邏輯門。
43.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述同步器電路的同步器輸入電路包括正沿D觸發(fā)器。
44.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述同步器電路的所述時鐘相位跟蹤電路包括與邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；或邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的所述下游抽頭；正沿D觸發(fā)器，具有連接到所述與邏輯門的輸出的輸入，連接到所述或邏輯門的第二輸入的同相輸出，并且還具有連接到所述與邏輯門的第二輸入的反相輸出；以及負(fù)沿D觸發(fā)器，具有連接到所述或邏輯門的輸出的輸入，以及同相輸出，在這個同相輸出上提供所述輸入多路復(fù)用器控制信號。
45.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述同步器電路的所述移位寄存器包括多個串聯(lián)的正沿D觸發(fā)器。
46.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的兩倍。
47.如權(quán)利要求40所述的基于處理器的系統(tǒng)，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的四倍。
48.一種存儲器集線器，包括存儲器總線接口，所述存儲器集線器通過這個接口接收存儲器請求并提供存儲器響應(yīng)；本地存儲器總線接口，連接到所述存儲器總線接口，通過這個本地存儲器接口發(fā)送存儲器設(shè)備命令、地址和數(shù)據(jù)信號，每個信號都具有與至少一個其它信號的時序關(guān)系；延遲電路，連接到所述本地存儲器總線接口，以改變至少一個信號的所述時序關(guān)系，該延遲電路具有輸入和輸出端子，并且還具有在上面施加控制信號來設(shè)置所述延遲電路的時間延遲的控制端子；以及同步器電路，包括同步器輸入電路，具有在上面施加啟動信號的輸入，在上面施加第一時鐘信號的時鐘端子，以及響應(yīng)所述第一時鐘信號在上面連接所述啟動信號的輸出；移位寄存器，具有連接到所述同步器輸入電路的輸出的輸入端子，輸出端子，以及在上面施加第二時鐘信號的時鐘端子，所述移位寄存器響應(yīng)所述第二時鐘信號將施加到所述輸入端子的邏輯電平移到所述輸出端子，所述移位寄存器還具有上游抽頭和下游抽頭，在第一和第二時刻分別在這些抽頭上連接通過所述移位寄存器傳播的所述邏輯電平；輸入多路復(fù)用器，具有在上面施加所述第二時鐘信號的第一輸入，連接到基準(zhǔn)電壓源的第二輸入，連接到所述延遲電路的輸入的輸出，并且還具有選擇端子，所述輸入多路復(fù)用器根據(jù)輸入多路復(fù)用器控制信號有選擇地將所述第一或第二輸入連接到所述輸出；以及輸入多路復(fù)用器控制電路，具有連接到所述下游抽頭的輸入，在上面施加所述第二時鐘信號的時鐘端子，并且還具有連接到所述輸入多路復(fù)用器的選擇端子的輸出，響應(yīng)連接到所述下游抽頭的第一邏輯電平，所述輸入多路復(fù)用器控制電路用于產(chǎn)生輸入多路復(fù)用器控制信號，將所述輸入多路復(fù)用器的第二輸入連接到它的輸出，并且進(jìn)一步用于產(chǎn)生相位同步器信號來跟蹤所述第二時鐘信號相對于所述第一時鐘信號的上升或下降沿的相位關(guān)系，響應(yīng)連接到所述下游抽頭的第二邏輯電平，所述輸入多路復(fù)用器控制電路用于在所述同步器信號的基礎(chǔ)之上產(chǎn)生輸入多路復(fù)用器控制信號，在提供相對于所述輸入多路復(fù)用器控制電路跟蹤的第一時鐘信號的上升或下降沿具有相位關(guān)系的輸出時鐘信號的時刻，將所述輸入多路復(fù)用器的第一輸入連接到它的輸出。
49.如權(quán)利要求48所述的存儲器集線器，其中所述同步器電路還包括輸出多路復(fù)用器控制電路，具有連接到所述上游抽頭的第一輸入，連接到所述移位寄存器的輸出的第二輸入，并且還具有輸出，在這個輸出上提供輸出多路復(fù)用器選擇信號；以及輸出多路復(fù)用器，具有連接到所述延遲電路的輸出的第一輸入，連接到所述基準(zhǔn)電壓源的第二輸入，在上面提供內(nèi)部時鐘信號的輸出，并且還具有選擇端子，連接到所述輸出多路復(fù)用器控制電路的輸出，所述輸出多路復(fù)用器根據(jù)所述輸出多路復(fù)用器選擇信號有選擇地將所述第一或第二輸入連接到所述輸出。
50.如權(quán)利要求49所述的存儲器集線器，其中所述輸出多路復(fù)用器控制電路包括與邏輯門。
51.如權(quán)利要求48所述的存儲器集線器，其中所述同步器電路的所述同步器輸入電路包括正沿D觸發(fā)器。
52.如權(quán)利要求48所述的存儲器集線器，其中所述同步器電路的所述時鐘相位跟蹤電路包括與邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的下游抽頭；或邏輯門，具有第一和第二輸入，并且還具有輸出，所述第一輸入連接到所述移位寄存器的下游抽頭；正沿D觸發(fā)器，具有連接到所述與邏輯門的輸出的輸入，連接到所述或邏輯門的第二輸入的同相輸出，并且還具有連接到所述與邏輯門的第二輸入的反相輸出；以及負(fù)沿D觸發(fā)器，具有連接到所述或邏輯門的輸出的輸入，以及同相輸出，在這個同相輸出上提供所述輸入多路復(fù)用器控制信號。
53.如權(quán)利要求48所述的存儲器集線器，其中所述同步器電路的所述移位寄存器包括多個串聯(lián)的正沿D觸發(fā)器。
54.如權(quán)利要求48所述的存儲器集線器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的兩倍。
55.如權(quán)利要求48所述的存儲器集線器，其中所述第二時鐘信號的時鐘頻率是所述第一時鐘信號的時鐘頻率的四倍。
全文摘要
一種同步器系統(tǒng)和方法，可以將它們和傳統(tǒng)可調(diào)整延遲電路一起使用，以便在從中輸出時鐘信號之一的可調(diào)整延遲電路的時間延遲改變的時候，保持不同時鐘域的時鐘信號之間的偽同步相位關(guān)系。
文檔編號G06F1/12GK1965282SQ200580018038
公開日2007年5月16日 申請日期2005年3月18日 優(yōu)先權(quán)日2004年4月5日
發(fā)明者保羅·A·拉伯奇 申請人:米克倫技術(shù)公司