專利名稱：：電池管理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明是關(guān)于一種電池管理系統(tǒng)，特別是一種具有堆棧式存儲(chǔ)器的電池管理系統(tǒng)芯片。
背景技術(shù)：
：可攜式裝置(portabledevice)的電源供應(yīng)主要來自電池，而電池受限于可攜式裝置容積的關(guān)系，而使得其蓄積電量受到相當(dāng)?shù)南拗?，因此，可攜式裝置的耗電率從過去到現(xiàn)在一直都是設(shè)計(jì)者所注意的焦點(diǎn)之一。也因此，目前在先進(jìn)的可攜式裝置中，都會(huì)采用“電池管理”芯片系統(tǒng)來提高電池的效能。電池管理系統(tǒng)芯片控管電池(如鋰電池)的容量、工作溫度、充放電狀態(tài)、充放電累計(jì)次數(shù)等重要參數(shù)數(shù)據(jù)及相關(guān)檢測(cè)程序。而智能型的電池管理系統(tǒng)芯片更包含具有依據(jù)使用環(huán)境及工作條件而更新相關(guān)參數(shù)的能力。一般而言，電池管理系統(tǒng)芯片可以是一顆電池管理微控器(microcontroller)。其中，電池管理微控器的只讀存儲(chǔ)器(ROM)中除存入相關(guān)開機(jī)程序外，也包含有關(guān)電池容量、工作溫度、充放電狀態(tài)、電池殘余電量、充電完成、充放電累計(jì)次數(shù)等檢測(cè)程序，而檢測(cè)結(jié)果則存入電池管理微控器中的隨機(jī)存取存儲(chǔ)器(RAM)中。但由于電池在使用一段時(shí)間后往往會(huì)受到其所含化學(xué)物質(zhì)老化因素的影響而使得所偵測(cè)到的電池殘余電量及充電飽和值等數(shù)據(jù)不再可靠。因此，若依據(jù)一成不變的檢測(cè)程序所得到的結(jié)果就有不正確的可能。而上述的智能型電池管理系統(tǒng)芯片便是一種為解決上述問題而誕生的電池管理系統(tǒng)芯片。一般而言，智能型電池管理系統(tǒng)芯片包含一學(xué)習(xí)程序。所謂學(xué)習(xí)程序便是指它會(huì)依據(jù)使用環(huán)境、電池老化時(shí)間變動(dòng)相關(guān)的參數(shù)而修正電池相關(guān)參數(shù)并儲(chǔ)存，以供電池充電飽和能力電池殘余電能的計(jì)算。然而ROM的內(nèi)容是不能更新的，而RAM則不適合保存數(shù)據(jù)，因?yàn)橐坏╇姵毓芾硐到y(tǒng)芯片的電源被切斷，其內(nèi)容就會(huì)完全消失。因此，簡(jiǎn)單的微控器型電池管理系統(tǒng)芯片并不能用以加載學(xué)習(xí)程序以正確反映電池參數(shù)而達(dá)到學(xué)習(xí)的效果。因此，采用具有保存數(shù)據(jù)內(nèi)容至少十年且不需要消耗電量的閃存來儲(chǔ)存學(xué)習(xí)程序及電池參數(shù)將是一個(gè)最佳的選擇。有鑒于此，本發(fā)明提供一種整合閃存于傳統(tǒng)電池管理系統(tǒng)芯片的技術(shù)，這種技術(shù)不需要大幅修改傳統(tǒng)電池管理系統(tǒng)芯片的設(shè)計(jì)，而僅需閃存接口加于傳統(tǒng)電池管理系統(tǒng)芯片，如此一來不但可有效改善已知電池管理系統(tǒng)芯片的缺點(diǎn)，也可縮短整個(gè)設(shè)計(jì)的時(shí)間。
發(fā)明內(nèi)容本發(fā)明的目的在于提供一種電池管理系統(tǒng)，本電池管理系統(tǒng)是將閃存芯片(簡(jiǎn)稱快閃芯片)整合于電池管理系統(tǒng)芯片的技術(shù)，所述快閃芯片可用以儲(chǔ)存電池學(xué)習(xí)管理程序。本發(fā)明將快閃芯片通過打線接合(wirebonding)或多重芯片堆棧式包裝(multichippackage)的方式連接而整合于一電池管理微控器。其中的溝通則通過快閃接口模塊來完成。所述電池管理微控器包含一中央處理單元CPU；一只讀存儲(chǔ)器，用以儲(chǔ)存電池管理的應(yīng)用程序；以及一快閃接口模塊，該快閃接口模塊包含第一多路器、第二多路器、一數(shù)據(jù)寄存器、一地址寄存器、控制寄存器，一控制邏輯電路及一解碼器。其中，CPU通過一裝置數(shù)據(jù)總線與所述數(shù)據(jù)寄存器互傳數(shù)據(jù)，CPU也通過裝置數(shù)據(jù)總線傳送地址予數(shù)據(jù)寄存器。每一快閃芯片的地址都要分低字節(jié)及高字節(jié)傳兩次。CPU通過指令數(shù)據(jù)總線從只讀存儲(chǔ)器讀取數(shù)據(jù)，也通過指令數(shù)據(jù)總線從數(shù)據(jù)寄存器讀取快閃芯片的指令數(shù)據(jù)，第一多路器則用以選擇CPU讀取數(shù)據(jù)寄存器的數(shù)據(jù)或讀取只讀存儲(chǔ)器的數(shù)據(jù)。CPU通過指令地址總線傳送指令地址予只讀存儲(chǔ)器或地址寄存器。此外，快閃芯片通過一快閃數(shù)據(jù)總線與數(shù)據(jù)寄存器互傳數(shù)據(jù)，地址寄存器也通過一快閃地址總線傳送地址至快閃芯片的指定地址，第二多路器則用以選擇將指令地址總線的地址或來自裝置數(shù)據(jù)寄存器的地址傾倒(dump)于地址寄存器。此外，解碼器依據(jù)CPU傳送的指令產(chǎn)生控制寄存器使能(enable，致能)信號(hào)以選擇將某些個(gè)控制寄存器內(nèi)容饋入至控制邏輯電路運(yùn)算?？刂七壿嬰娐愤\(yùn)算的結(jié)果將產(chǎn)生第一多路器、第二多路器、地址寄存器、數(shù)據(jù)寄存器及快閃芯片的控制信號(hào)。上述的控制寄存器的數(shù)據(jù)是來自于裝置數(shù)據(jù)總線。其中，上述的控制寄存器、控制邏輯電路、解碼器是用以提供寫入所述快閃芯片時(shí)，以控制邏輯電路提供解除該快閃芯片的寫入保護(hù)的信號(hào)；上述的電池管理微控器還包含一輸入/輸出端口，以提供待寫入所述快閃芯片的數(shù)據(jù)；上述的快閃芯片電池管理的學(xué)習(xí)程序的參數(shù)更新包括所述只讀存儲(chǔ)器所儲(chǔ)存的應(yīng)用程序經(jīng)CPU運(yùn)算后的數(shù)據(jù)、所述快閃芯片儲(chǔ)存的應(yīng)用程序經(jīng)CPU運(yùn)算后的數(shù)據(jù)及所述輸入/輸出端口輸入的數(shù)據(jù)；上述的快閃芯片、裝置數(shù)據(jù)總線、裝置地址總線、快閃數(shù)據(jù)總線都是八位，而快閃地址總線、CPU、只讀存儲(chǔ)器為十六位；上述的地址寄存器為十六位寄存器，因此八位的裝置數(shù)據(jù)總線所載的地址是低字節(jié)地址與高字節(jié)地址接收；上述的快閃芯片需要寫入控制信號(hào)才能進(jìn)行數(shù)據(jù)寫入，而該寫入控制信號(hào)是由所述控制邏輯電路產(chǎn)生，該控制邏輯電路另外產(chǎn)生控制位以控制所述快閃接口模塊的運(yùn)作。此外，該電池管理系統(tǒng)還包含一第二多路器，用以選擇將所述指令地址總線承載的地址或所述裝置數(shù)據(jù)總線承載的地址傾倒于所述地址寄存器。本發(fā)明的有益效果在于，快閃芯片堆棧在電池管理系統(tǒng)芯片外，以儲(chǔ)存相關(guān)學(xué)習(xí)程序或檢測(cè)程序的一些重要參數(shù)，使得系統(tǒng)設(shè)計(jì)者得以在管理芯片的硬件及基礎(chǔ)軟件程序開發(fā)完成后即可上市，后續(xù)較新及功能較強(qiáng)的軟件程序可以陸續(xù)研發(fā)，再行更新，有助于縮短芯片上市的時(shí)間。此外，由于本發(fā)明的設(shè)計(jì)，使得堆棧于芯片外的快閃芯片可適用于市售的八位快閃芯片，增加使用的便利性。通過以下詳細(xì)的描述結(jié)合所附圖式，將可輕易了解上述內(nèi)容及本發(fā)明的許多優(yōu)點(diǎn)，其中圖1是本發(fā)明電池管理系統(tǒng)芯片的電路方塊圖；圖2是本發(fā)明電池管理系統(tǒng)的時(shí)序圖；以及圖3是本發(fā)明電池管理系統(tǒng)對(duì)快閃芯片的寫入時(shí)序圖。圖號(hào)對(duì)照10電池管理微控器12定時(shí)器、頻率產(chǎn)生器及模擬數(shù)字轉(zhuǎn)換器等外圍16輸入/輸出端口20快閃芯片11中央處理單元14隨機(jī)存取存儲(chǔ)器18只讀存儲(chǔ)器22快閃接口模塊31指令數(shù)據(jù)總線32指令地址總線33裝置數(shù)據(jù)總線34裝置地址總線36快閃數(shù)據(jù)總線37快閃地址總線222地址寄存器220數(shù)據(jù)寄存器223多路器228解碼器225控制邏輯電路224控制寄存器223a第一多路器223b第二多路器D0、D1...Dx控制寄存器使能位C0、C1...Cx控制位具體實(shí)施例方式本發(fā)明提供一種將快閃芯片整合于電池管理微控器芯片之中的電池管理系統(tǒng)。利用快閃芯片具有可重復(fù)寫入(programming)、抹除(erase)的能力及保存數(shù)據(jù)不需消耗電能等特性，因此適合儲(chǔ)存應(yīng)用程序及電池管理的相關(guān)參數(shù)。依據(jù)本發(fā)明，快閃芯片是堆棧于電池管理微控器芯片外的。再利用一接口模塊(I/Fmodule)作為傳統(tǒng)電池管理微控器芯片和快閃芯片之間的橋梁即可達(dá)到整合的目的。本發(fā)明的系統(tǒng)可適用于市售的快閃芯片及微控器芯片，進(jìn)而大幅減少電池管理系統(tǒng)芯片開發(fā)時(shí)間。如圖1所示，其為本發(fā)明電池管理系統(tǒng)芯片的電路方塊示意圖。本發(fā)明電池管理系統(tǒng)除了傳統(tǒng)電池管理微控器所包含的中央處理單元(CPU)11、定時(shí)器12、隨機(jī)存取存儲(chǔ)器(RAM)14、輸入/輸出端口(I/Oport)16及只讀存儲(chǔ)器(ROM)18外，還包含一快閃接口模塊(I/Fmodule)22。其中定時(shí)器12只是用以方便說明而已，它也可以是選自定時(shí)器、頻率產(chǎn)生器、模擬數(shù)字轉(zhuǎn)換器及其任意組合的族群其中的一種。模擬數(shù)字轉(zhuǎn)換器是用以將鋰電池的電流、電壓及溫度轉(zhuǎn)換為數(shù)字信號(hào)以提供電池管理系統(tǒng)芯片讀取?？扉W接口模塊(I/Fmodule)22將傳統(tǒng)電池管理微控器與快閃芯片(Flashmemory)20連接起來。依據(jù)本發(fā)明的一實(shí)施例，ROM18存放系統(tǒng)程序及電池管理的相關(guān)應(yīng)用程序，而學(xué)習(xí)程序則儲(chǔ)存于快閃芯片20內(nèi)。當(dāng)然，快閃芯片20也可以包含系統(tǒng)程序及電池管理相關(guān)應(yīng)用程序。如此一來，開機(jī)也可由快閃芯片20內(nèi)的開機(jī)程序進(jìn)行，使用者也可以上因特網(wǎng)下載最新版的應(yīng)用程序及學(xué)習(xí)程序，以進(jìn)行必要時(shí)的更新。依據(jù)本發(fā)明的一個(gè)較佳實(shí)施例，如圖所示，電池管理微控器10是十六位電池管理微控器，包含16條數(shù)據(jù)線的指令數(shù)據(jù)總線31，16條地址線的指令地址總線32，八條裝置地址線的裝置地址總線33及八條裝置數(shù)據(jù)線的裝置數(shù)據(jù)總線34。因此，電池管理微控器10將有32k的地址尋址能力足以分別對(duì)ROM18尋址及對(duì)快閃芯片20尋址。其中，電池管理微控器10的CPU11、I/Oport(輸入/輸出端口)16及RAM14之間的運(yùn)作關(guān)系與已知技術(shù)相同，故不再贅述。依據(jù)本發(fā)明的一個(gè)實(shí)施例，快閃接口模塊22包含地址寄存器(AddressRegister)222、數(shù)據(jù)寄存器(DataRegister)220、第一多路器223a、第二多路器223b及控制邏輯器225、解碼器228、及x-1個(gè)控制寄存器(ControlRegister)224。第一多路器223a用以選擇讀取ROM18的指令或快閃芯片20其中的一個(gè)的數(shù)據(jù)，而第二多路器223b則用以選擇在指令地址總線(InstructionAddressBus)32存放的十六位地址或者來自八位裝置數(shù)據(jù)總線34存放的數(shù)據(jù)(間接尋址)的其中的一個(gè)給地址寄存器222。快閃芯片20的被寫入地址及欲寫入數(shù)據(jù)的數(shù)據(jù)取得都是經(jīng)由具有八條數(shù)據(jù)線的裝置數(shù)據(jù)總線34(間接尋址)來進(jìn)行，裝置地址總線33將來自輸入/輸出端口16傳送來的地址或來自CPU11的指令送去解碼器228解碼，以產(chǎn)生控制寄存器224的使能位D0至Dx。其中，控制寄存器0至控制寄存器x-2的內(nèi)容是取自裝置數(shù)據(jù)總線34，而使能位D2至Dx是控制寄存器0至控制寄存器x-2的使能位以提供控制邏輯器225產(chǎn)生C0至Cx等控制位及F_WE(寫入致能；WriteEnable)、F_OE(輸出致能；OutputEnable)及F_CE(芯片致能；ChipEnable)等控制位。其中，位C3為多路器223b的選擇信號(hào)，C0為多路器223a的選擇信號(hào)，C4、D1為地址寄存器222的控制信號(hào)，D0、C2為數(shù)據(jù)寄存器220的控制信號(hào)，C1則控制ROM的CS(芯片選擇；ChipSelect)。本發(fā)明的電池管理系統(tǒng)的開機(jī)一如已知技術(shù)，CPU11所執(zhí)行的這一個(gè)指令指令地址總線32存放的地址指向ROM的最低地址，由此最低地址開始執(zhí)行一個(gè)跳躍指令，例如JMP至某一地址(假設(shè)為地址N)，請(qǐng)同時(shí)參考圖2的時(shí)序圖，在CPU頻率上升緣時(shí)，CPU11內(nèi)的程序計(jì)數(shù)器(programcounter)自動(dòng)調(diào)整到下一個(gè)要執(zhí)行的地址，即地址N，并維持至下一個(gè)CPU頻率周期后才會(huì)再更新(通常是自動(dòng)加1)。此時(shí)，CPU11釋出該地址N至指令地址總線32。隨后，CPU11依據(jù)指令地址總線32存放的地址至ROM的該地址N讀取指令。在CPU頻率上半周期結(jié)束時(shí)，控制邏輯225發(fā)出ROM18的芯片選擇信號(hào)CS(ChipSelect)，電平由高至低以表示選擇ROM18，并維持半個(gè)CPU頻率(即CPU頻率的下半周期)，以提供足夠的時(shí)間匯出ROM18地址N的內(nèi)容至指令數(shù)據(jù)總線31。此指令數(shù)據(jù)總線31的數(shù)據(jù)在下一個(gè)CPU頻率上升時(shí)(CPU11內(nèi)的程序計(jì)數(shù)器自動(dòng)調(diào)整到下一個(gè)要執(zhí)行的地址，即地址N+1)，才更新CPU11的指令寄存器(未圖標(biāo))的內(nèi)容。其間，由ROM地址N的數(shù)據(jù)經(jīng)由指令數(shù)據(jù)總線31至CPU11的過程中有一第一多路器223a。此時(shí)的第一多路器223a會(huì)經(jīng)由控制信號(hào)C0直接選擇ROM18的數(shù)據(jù)作為CPU11執(zhí)行的指令來源。如此而進(jìn)行讀取ROM18所存放的一連串的開機(jī)程序代碼以進(jìn)行開機(jī)。當(dāng)然，如果開機(jī)程序存放于快閃芯片20，則開機(jī)由快閃芯片20進(jìn)行時(shí)，指令地址會(huì)由指令地址總線32、第二多路器223b、地址寄存器、快閃地址總線37傳送，而將該指令地址指向快閃芯片20以便讀出指令。快閃芯片20被指向的地址的內(nèi)容則會(huì)經(jīng)其讀出，再經(jīng)數(shù)據(jù)寄存器220、第一多路器223a、指令數(shù)據(jù)總線31至CPU11而執(zhí)行一連串的開機(jī)程序代碼讀取，以完成開機(jī)程序。依據(jù)傳統(tǒng)快閃芯片的規(guī)格，讀出快閃芯片20地址N(高字節(jié)結(jié)合低字節(jié))的內(nèi)容時(shí)必須同時(shí)有芯片使能信號(hào)(ChipEnable)F_CE與輸出致能信號(hào)(OutputEnable)F_OE。而依據(jù)本發(fā)明，必須在一個(gè)CPU頻率周期內(nèi)完成快閃芯片地址N的內(nèi)容讀出?？扉W接口模塊22是在1/2及3/4CPU頻率周期時(shí)，各發(fā)出一次的F_CE及F_OE信號(hào)給快閃芯片20以分別讀出快閃芯片20地址N的內(nèi)容至快閃數(shù)據(jù)總線(FlashDataBus)。另一方面，可攜式產(chǎn)品的電池管理系統(tǒng)的耗電量必須嚴(yán)格控制，以降低耗電率。傳統(tǒng)快閃芯片的特性是F_CE與F_OE同時(shí)維持在低電位的時(shí)間越長(zhǎng)，耗電量越大。因此，F(xiàn)_CE及F_OE的維持時(shí)間在加載數(shù)據(jù)必須正確的前提下，要盡可能縮短?？扉W接口模塊22的數(shù)據(jù)寄存器220可以解決這個(gè)問題。依據(jù)本發(fā)明的一實(shí)施例而言，F(xiàn)_CE及F_OE低態(tài)的維持時(shí)間只要1/8CPU頻率周期即可，因此本發(fā)明的產(chǎn)品可以特別省電。應(yīng)注意的是，F(xiàn)_CE及F_OE信號(hào)的維持時(shí)間也可利用可程序的延遲電路(programmabledelaycircuit)以根據(jù)不同的需求調(diào)整這些信號(hào)的維持時(shí)間。因?yàn)?，在快閃數(shù)據(jù)總線的內(nèi)容可在F_CE及F_OE低態(tài)歷經(jīng)1/8CPU頻率周期后轉(zhuǎn)成高態(tài)前由快閃數(shù)據(jù)總線讀出，并閉鎖(latch)至快閃接口模塊22的數(shù)據(jù)寄存器220內(nèi)。數(shù)據(jù)寄存器220內(nèi)的內(nèi)容在一個(gè)CPU頻率周期后已合并為十六位，并維持至CPU11的下一擷取指令時(shí)才加載CPU11的指令寄存器。當(dāng)要對(duì)快閃芯片22進(jìn)行寫入時(shí)，可分成三種情況討論(1)當(dāng)只是局部的參數(shù)更新，可由ROM的應(yīng)用程序進(jìn)行，需要CPU11讀取指令進(jìn)行運(yùn)算再寫入快閃芯片20。或由(2)快閃芯片20所儲(chǔ)存的運(yùn)用程序經(jīng)CPU11運(yùn)算后再寫入快閃芯片20，而當(dāng)(3)快閃芯片20的內(nèi)容是要大量寫入或更新時(shí)，則經(jīng)由外部主機(jī)(host)13從輸入/輸出端口16輸入被寫入的數(shù)據(jù)。此外，上述三種情形在資料寫入于快閃芯片20時(shí)并無不同，都需先解除快閃芯片20的寫入保護(hù)。解除寫入保護(hù)前需先有芯片使能信號(hào)(F_CE)、寫入使能信號(hào)(F_WE)在低態(tài)，快閃輸出使能信號(hào)F_OE在高態(tài)。因此，當(dāng)外部主機(jī)通過輸入/輸出端口16、裝置數(shù)據(jù)總線34傳送命令至CPU11后，CPU判定是寫入快閃芯片20的指令后，CPU即懸置。隨即，先由CPU將某些寫入指令經(jīng)裝置地址總線33傳送至解碼器228產(chǎn)生控制寄存器使能位D0至Dx。此外，CPU11也將另一些寫入指令經(jīng)裝置數(shù)據(jù)總線34傳送至控制寄存器224。使能位(enablebit)D2至Dx提供傾倒某幾個(gè)控制寄存器224的內(nèi)容至控制邏輯電路225，以產(chǎn)生相應(yīng)的F_CE及F_WE至快閃芯片20后，CPU11的控制權(quán)即懸置并轉(zhuǎn)移至外部主機(jī)13，CPU直到寫入快閃芯片20的動(dòng)作完成后，外部主機(jī)13再將控制權(quán)返還給CPU，請(qǐng)參見圖3。同上述，快閃芯片20的被寫入地址及欲寫入數(shù)據(jù)的數(shù)據(jù)取得都是經(jīng)由具有八條數(shù)據(jù)線的裝置數(shù)據(jù)總線34(間接尋址)來進(jìn)行，快閃芯片20的尋址(高字節(jié)地址及低字節(jié)地址)和上述快閃芯片20的數(shù)據(jù)讀出相同，即必須在一CPU周期時(shí)間內(nèi)完成。請(qǐng)參考圖1并配合圖3，裝置數(shù)據(jù)總線34在F_WE低態(tài)時(shí)先后將低、高字節(jié)55、05加載地址寄存器222合并，再加載快閃地址總線37，裝置數(shù)據(jù)總線34接著將低字節(jié)的AA分別加載數(shù)據(jù)寄存器220及地址寄存器222。請(qǐng)注意如圖3所示，上述及以下，每次地址寄存器222的內(nèi)容及數(shù)據(jù)寄存器220的內(nèi)容分別傾倒于快閃地址總線及快閃數(shù)據(jù)總線，都是在地址寄存器222的內(nèi)容已備有兩個(gè)字節(jié)，及數(shù)據(jù)寄存器220已備有一個(gè)字節(jié)時(shí)，由控制邏輯電路225給出一芯片使能信號(hào)(F_CE)的低態(tài)脈沖至閃存20時(shí)進(jìn)行。而圖3中F_CE所示的低態(tài)脈沖寬度的虛線所表示的物理意義是依據(jù)本發(fā)明的實(shí)施例而言是可以調(diào)整的。隨后，裝置數(shù)據(jù)總線34再將高字節(jié)的02加載地址寄存器222，數(shù)據(jù)寄存器220及地址寄存器222的內(nèi)容再分別傾倒于快閃數(shù)據(jù)總線36及快閃地址總線37。緊接著，裝置數(shù)據(jù)總線34再將低字節(jié)的55分別加載地址寄存器222及數(shù)據(jù)寄存器220。當(dāng)裝置數(shù)據(jù)總線34再將高字節(jié)的05加載地址寄存器222后，數(shù)據(jù)寄存器220及地址寄存器222的內(nèi)容再分別傾倒于快閃數(shù)據(jù)總線36及快閃地址總線37。裝置數(shù)據(jù)總線34再將低字節(jié)的A0加載數(shù)據(jù)寄存器220后，快閃芯片就算是解除了寫入保護(hù)。隨之，裝置數(shù)據(jù)總線34先加載欲寫入于快閃芯片20的低字節(jié)及高字節(jié)在地址寄存器222。裝置數(shù)據(jù)總線34再將欲寫入于快閃芯片20一低字節(jié)內(nèi)容儲(chǔ)存于數(shù)據(jù)寄存器220。數(shù)據(jù)寄存器220及地址寄存器222的內(nèi)容再分別傾倒于快閃數(shù)據(jù)總線36及快閃地址總線37。以上的傾倒動(dòng)作要配合F_CE頻率進(jìn)行。因此，快閃地址總線37及快閃數(shù)據(jù)總線36依時(shí)間先后而呈現(xiàn)如圖3所示的內(nèi)容。這樣算是寫完一字節(jié)的數(shù)據(jù)于快閃芯片20。隨后，F(xiàn)_WE由低態(tài)轉(zhuǎn)成高態(tài)約20μs的延遲，再重復(fù)上述解除了寫入保護(hù)步驟，以進(jìn)行下一字節(jié)的數(shù)據(jù)寫入。本發(fā)明的電池管理系統(tǒng)的優(yōu)點(diǎn)，包含快閃芯片堆棧在電池管理系統(tǒng)芯片外，以儲(chǔ)存相關(guān)學(xué)習(xí)程序或檢測(cè)程序的一些重要參數(shù)，使得系統(tǒng)設(shè)計(jì)者得以在管理芯片的硬件及基礎(chǔ)軟件程序開發(fā)完成后即可上市，后續(xù)較新及功能較強(qiáng)的軟件程序可以陸續(xù)研發(fā)，再行更新，有助于縮短芯片上市的時(shí)間。此外，由于本發(fā)明的設(shè)計(jì)，使得堆棧于芯片外的快閃芯片可適用于市售的八位快閃芯片，增加使用的便利性。本發(fā)明雖以較佳實(shí)例闡明如上，然其并非用以限定本發(fā)明，在不脫離本發(fā)明的精神與范圍內(nèi)所作的修改，均應(yīng)包含在申請(qǐng)專利范圍內(nèi)。權(quán)利要求1.一種電池管理系統(tǒng)，其特征在于，至少包含一快閃芯片，用以儲(chǔ)存電池管理的學(xué)習(xí)程序；及一電池管理微控器，該電池管理微控器至少包含一中央處理單元CPU；一只讀存儲(chǔ)器，用以儲(chǔ)存電池管理的應(yīng)用程序；一快閃接口模塊，包含第一多路器、一數(shù)據(jù)寄存器、一地址寄存器、多個(gè)控制寄存器，一控制邏輯電路及一解碼器；其中，所述CPU通過一裝置數(shù)據(jù)總線與數(shù)據(jù)寄存器互傳數(shù)據(jù)，該CPU也通過該裝置數(shù)據(jù)總線傳送地址予所述數(shù)據(jù)寄存器；所述CPU通過指令數(shù)據(jù)總線從所述只讀存儲(chǔ)器讀取數(shù)據(jù)，也通過該指令數(shù)據(jù)總線從所述數(shù)據(jù)寄存器讀取所述快閃芯片的指令數(shù)據(jù)；所述多路器用以選擇CPU讀取所述數(shù)據(jù)寄存器的數(shù)據(jù)或CPU讀取所述只讀存儲(chǔ)器的數(shù)據(jù)；所述CPU通過指令地址總線傳送指令地址予所述只讀存儲(chǔ)器或所述地址寄存器；所述快閃芯片通過一快閃數(shù)據(jù)總線與所述數(shù)據(jù)寄存器互傳數(shù)據(jù)；所述地址寄存器通過一快閃地址總線傳送地址至快閃芯片的指定地址；所述解碼器依據(jù)所述CPU傳送的指令產(chǎn)生多個(gè)控制寄存器使能位，以選擇所述多個(gè)控制寄存器的某些個(gè)傳送至所述控制邏輯電路運(yùn)算以產(chǎn)生所述多路器、地址寄存器、數(shù)據(jù)寄存器及快閃芯片的控制信號(hào)；所述多個(gè)控制寄存器的數(shù)據(jù)來自所述裝置數(shù)據(jù)總線。2.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，上述的控制寄存器、控制邏輯電路、解碼器是用以提供寫入所述快閃芯片時(shí)，以控制邏輯電路提供解除該快閃芯片的寫入保護(hù)的信號(hào)。3.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，上述的電池管理微控器還包含一輸入/輸出端口，以提供待寫入所述快閃芯片的數(shù)據(jù)。4.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，上述的快閃芯片電池管理的學(xué)習(xí)程序的參數(shù)更新包括所述只讀存儲(chǔ)器所儲(chǔ)存的應(yīng)用程序經(jīng)CPU運(yùn)算后的數(shù)據(jù)、所述快閃芯片儲(chǔ)存的應(yīng)用程序經(jīng)CPU運(yùn)算后的數(shù)據(jù)及所述輸入/輸出端口輸入的數(shù)據(jù)。5.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，上述的快閃芯片、裝置數(shù)據(jù)總線、裝置地址總線、快閃數(shù)據(jù)總線都是八位，而快閃地址總線、CPU、只讀存儲(chǔ)器為十六位。6.如權(quán)利要求5所述的電池管理系統(tǒng)，其特征在于，上述的地址寄存器為十六位寄存器，因此八位的裝置數(shù)據(jù)總線所載的地址是低字節(jié)地址與高字節(jié)地址接收。7.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，上述的快閃芯片需要寫入控制信號(hào)才能進(jìn)行數(shù)據(jù)寫入，而該寫入控制信號(hào)是由所述控制邏輯電路產(chǎn)生，該控制邏輯電路另外產(chǎn)生控制位以控制所述快閃接口模塊的運(yùn)作。8.如權(quán)利要求1所述的電池管理系統(tǒng)，其特征在于，還包含一第二多路器，用以選擇將所述指令地址總線承載的地址或所述裝置數(shù)據(jù)總線承載的地址傾倒于所述地址寄存器。全文摘要一種電池管理系統(tǒng)，包含可儲(chǔ)存電池管理學(xué)習(xí)程序的快閃芯片及電池管理微控器，其中電池管理微控器除了和傳統(tǒng)微控器相當(dāng)?shù)奈⒖仄魍猓戆豢扉W接口模塊以作為快閃芯片和中央處理單元(CPU)之間的接口?？扉W接口模塊除了包含地址寄存器、數(shù)據(jù)寄存器作為八位快閃芯片和十六位CPU之間的地址及數(shù)據(jù)傳送的接口外，還包含快閃芯片讀寫控制所需的邏輯控制電路，用以作為由外部主機(jī)對(duì)快閃芯片時(shí)寫入的控制接口。本發(fā)明使得系統(tǒng)設(shè)計(jì)者得以在管理芯片的硬件及基礎(chǔ)軟件程序開發(fā)完成后即可上市，有助于縮短芯片上市的時(shí)間。此外，由于本發(fā)明的設(shè)計(jì)，使得堆棧于芯片外的快閃芯片可適用于市售的八位快閃芯片，增加使用的便利性。文檔編號(hào)G06F1/26GK101034304SQ20061005686公開日2007年9月12日申請(qǐng)日期2006年3月9日優(yōu)先權(quán)日2006年3月9日發(fā)明者何昌祐,蔡泳銘申請(qǐng)人:新德科技股份有限公司