專利名稱：低壓差動訊號接收裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種低壓差動訊號接收裝置，特別是指一種可提升低壓差動訊號 (LVDS)傳輸品質(zhì)及效率的低壓差動訊號接收裝置。
背景技術(shù)：
近年來由于處理器運(yùn)算速度越來越快，單位時間處理的資料量也日益增多，因 此在計(jì)算機(jī)外設(shè)設(shè)備資料的傳輸，以及各式集成電路產(chǎn)品應(yīng)用。這些都必須靠一個 能大量傳送和接收資料量的接口電路來完成。在數(shù)十公里，甚至數(shù)百公里以上的長 距離傳輸方面，可以利用光纖作為傳輸?shù)墓ぞ?，可是在幾十公尺甚至電路板上各?片匯排流資料的傳輸，光纖傳輸就不切實(shí)際，因此必須靠纜線或是電路板上的傳輸 線來收發(fā)數(shù)據(jù)。傳統(tǒng)技術(shù)可藉由增加傳輸線數(shù)量來達(dá)到提高頻寬與速率要求，但是 受限于裝置電路板面積、低功耗、降低生產(chǎn)成本、簡化生產(chǎn)及組裝流程等要求，更 有效率之接口設(shè)計(jì)是有必要的。
低壓差動訊號(Low Voltage Differential Signalling, LVDS)被廣泛的使用 在液晶顯示器面版與影像控制IC間的視頻接口上。LVDS最初是為了替代高功率ECL 線性驅(qū)動技術(shù)而發(fā)展的。藉由降低功率，該技術(shù)可提高ECL的有限特性，如普通電 源供電、高整合度與低成本IC封裝的兼容性等。
LVDS為ANSI/TIA/EIA-644與IEEE 1596. 3標(biāo)準(zhǔn)規(guī)格中所定義的實(shí)體層資料接口 標(biāo)準(zhǔn)，但也被廣泛稱為RS-644。此標(biāo)準(zhǔn)只定義了驅(qū)動端輸出(driver output)與接 收端輸入(receiver i叩ut)的電器特性，而未包括功能、協(xié)議、與電纜之特性等 應(yīng)用相關(guān)的定義。而LVDS在通信與顯示接口皆已大量使用，替代了許多傳統(tǒng)接口如 RS-422、 PECL (正向射極耦合邏輯)、與LV-PECL。 LVDS的差分特性使其具有很強(qiáng) 的噪音容限，不需要對驅(qū)動器和接收器的電源電壓作任何限制。相較于其它接口， LVDS之優(yōu)點(diǎn)包括(1)可用于低電壓電源供應(yīng)之環(huán)境、(2)產(chǎn)生之訊號具低噪聲、 (3)具有高抗噪聲能力、(4)強(qiáng)健之傳輸訊號能力、(5)易于整合入系統(tǒng)芯片中。 隨著各類電子裝置向輕薄短小的趨勢發(fā)展，從電路板到顯示器的總線也要求越 來越窄，但傳輸率必須更高。采用LVDS芯片組能解決此矛盾。對于電路板來說，可
以取消以前必要的電阻和電容，降低了成本和空間。
LVDS雖具備以上優(yōu)點(diǎn)，但在現(xiàn)有設(shè)計(jì)中存在難以突破的缺點(diǎn)。
一個LVDS連接埠由一時脈(Clock)差動線對及多組數(shù)據(jù)(DATA)差動線對所 構(gòu)成，在每個時脈周期，各數(shù)據(jù)信道將傳輸7位(Bit)的數(shù)據(jù)資料，為了接收器正 確接收數(shù)據(jù)，在各數(shù)據(jù)信道中，時脈的邊緣需要與數(shù)據(jù)比特流有良好的對齊。LVDS 時脈/數(shù)據(jù)的時序，如圖l所示。
而現(xiàn)有技術(shù)在低壓差動訊號(LVDS)接收器的設(shè)計(jì)中，常見的方式是使用一個 鎖相回路(PLL)或延遲鎖相回路(DLL)來產(chǎn)生7個周相時脈訊號，且使用各周相 時脈從數(shù)據(jù)流中擷取相對應(yīng)的數(shù)據(jù)位，這7個周相時脈訊號的邊緣需要與相對應(yīng)的 數(shù)據(jù)位有良好的對齊。習(xí)用的低壓差動訊號(LVDS)接收器架構(gòu)，如圖2所示。
現(xiàn)行低壓差動訊號(LVDS)接收器的問題，在于各時脈與數(shù)據(jù)訊號通路的延遲 時間受眾多因素影響而有所不同，各通路上所具有的電子組件數(shù)目、種類及制造過 程、電壓變動等因素都會造成各組相對應(yīng)的時脈與數(shù)據(jù)間不同的時序差異，這點(diǎn)容 易造成取樣時的錯誤，影響訊號傳輸品質(zhì)，隨著畫素傳輸率提高更為明顯。
為了克服畫素傳輸率提高時伴隨而來的大量取樣錯誤，在現(xiàn)行低壓差動訊號 (LVDS)接收器的架構(gòu)下，勢必要針對時脈與數(shù)據(jù)通路不同的電子組件數(shù)目、種類 及制造過程、電壓變動等因素在電路布局上作對應(yīng)的調(diào)整，才能兼顧畫素傳輸率提 高及訊號傳輸品質(zhì)，然而這必須耗費(fèi)生產(chǎn)者大量的時間與心力。
因此現(xiàn)有技術(shù)的低壓差動訊號(LVDS)接收器架構(gòu)下，想將畫素傳輸率提高并 兼顧訊號傳輸品質(zhì)將是非常困難的。
本發(fā)明發(fā)明人鑒于上述現(xiàn)有技術(shù)所衍生的各項(xiàng)缺點(diǎn)及不足，乃亟思加以改良創(chuàng) 新，并經(jīng)多年苦心孤詣潛心研究后，終于成功研發(fā)完成本件低壓差動訊號接收裝置。

發(fā)明內(nèi)容
本發(fā)明的目的即在于提供一種低壓差動訊號接收裝置，是可輕易提升畫素的傳 輸速率及品質(zhì)。
本發(fā)明的次一目的即在于提供一種低壓差動訊號接收裝置，是可適用于各種顯 示器產(chǎn)品中。
本發(fā)明的又一目的即在于提供一種低壓差動訊號接收裝置，是具有適用范圍廣、 傳輸穩(wěn)定、成本低廉及使用壽命長等優(yōu)點(diǎn)。
為達(dá)成上述發(fā)明目的，本發(fā)明所采用的技術(shù)方案是 一種低壓差動訊號接收裝
置，其特征在于，該接收裝置包括
第一差動接收器，是接收數(shù)據(jù)訊號輸入端所輸入的數(shù)據(jù)訊號，并將該數(shù)據(jù)訊號 輸出至第一超取樣器后，再將該數(shù)據(jù)訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊；
第二差動接收器，是接收時脈訊號，并將該時脈訊號輸出至第二超取樣器后， 再將該時脈訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊；
一鎖相回路，是接收第二差動接收器所輸出的時脈訊號，并輸出一取樣時脈分 別輸出至第一超取樣器及第二超取樣器；
一時脈及數(shù)據(jù)邊界檢測邏輯模塊，可接收第一超取樣器及第二超取樣器所輸入 的訊號，并經(jīng)由取樣處理后，即可輸出一數(shù)據(jù)訊號及一時脈訊號；
該裝置將時脈訊號視為另一種數(shù)據(jù)訊號，并將由異步時脈提升對輸入時脈及數(shù) 據(jù)的取樣頻率，再通過一特定的時脈及數(shù)據(jù)邊界檢測邏輯模塊，來檢測時脈的轉(zhuǎn)換 并從時脈與數(shù)據(jù)樣本中分析出數(shù)據(jù)字節(jié)。
所述的接收裝置，該數(shù)據(jù)訊號輸入端數(shù)目為一個以上。
所述的接收裝置，該第一差動接收器與數(shù)據(jù)訊號輸入端數(shù)目相同。
所述的接收裝置，該第一超取樣器與數(shù)據(jù)訊號輸入端數(shù)目相同。
本發(fā)明的有益效果是是由二差動接收器(Differentia Receiver). 二超取樣 器(Oversampling)、鎖相回路(Phase Locked Loop, PLL)及時脈及數(shù)據(jù)邊界檢測 邏輯?！姥?Clock Edge Data Boundary Detection & Data Extraction)所組成； 本發(fā)明令時脈訊號與數(shù)據(jù)訊號透過相同電路布局的通路傳輸，以將時脈訊號視為另 一種數(shù)據(jù)訊號，并以異步時脈提升對輸入時脈及數(shù)據(jù)的取樣頻率，再通過一特定的 時脈及數(shù)據(jù)邊界檢測邏輯模塊，來檢測時脈的轉(zhuǎn)換并從時脈與數(shù)據(jù)樣本中分析出數(shù) 據(jù)字節(jié)；藉由本發(fā)明的實(shí)施架構(gòu)，時脈與數(shù)據(jù)訊號的延遲時間一致，將可避免因時 脈與數(shù)據(jù)間時序差異所造成的取樣錯誤的情形，也因時脈與數(shù)據(jù)訊號被精確的提升 取樣頻率，故不會因電子組件數(shù)目、種類及制造過程、電壓變動等因素而受到影響， 將可有效提高畫素傳輸效率及品質(zhì)。


圖1為現(xiàn)有技術(shù)低壓差動訊號時脈/數(shù)據(jù)的時序圖； 圖2為現(xiàn)有技術(shù)低壓差動訊號接收裝置的實(shí)施架構(gòu)圖； 圖3為本發(fā)明低壓差動訊號接收裝置的實(shí)施架構(gòu)圖。
主要部分代表符號
1低壓差動訊號接收裝置 11第一差動接收器 12第二差動接收器 13第一超取樣器 14第二超取樣器 15鎖相回路
16時脈及數(shù)據(jù)邊界檢測邏輯模塊
具體實(shí)施例方式
請參閱圖3，為本發(fā)明低壓差動訊號接收裝置的實(shí)施架構(gòu)圖，由圖中可知，本發(fā) 明低壓差動訊號(Low Voltage Differential Signal, LVDS)接收裝置1,是包括
第一差動接收器(Differentia Receiver) 11，是接收數(shù)據(jù)訊號輸入端所輸入 的數(shù)據(jù)訊號，并將該數(shù)據(jù)訊號輸出至第一超取樣器(Oversampling) 13后，再將該 數(shù)據(jù)訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊(Clock Edge Data Boundary Detection & Data Extraction) 16，當(dāng)該數(shù)據(jù)訊號輸入端為一個以上時，該第一差動接收器11 及第一超取樣器13可設(shè)置成與該數(shù)據(jù)訊號輸入端數(shù)目相同的多組電路，以便同時傳 輸多個數(shù)據(jù)訊號；
第二差動接收器12，是接收時脈訊號，并將該時脈訊號輸出至第二超取樣器14 后，再將該時脈訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊16;
一鎖相回路(Phase Locked Loop, PLL) 15，是接收第二差動接收器12所輸出
的時脈訊號，并輸出一取樣時脈分別輸出至第一超取樣器13及第二超取樣器14;
一時脈及數(shù)據(jù)邊界檢測邏輯模塊16，是可接收第一超取樣器12及第二超取樣
器14所輸入的訊號，并經(jīng)由取樣處理后，即可輸出一數(shù)據(jù)訊號及一時脈訊號；
本發(fā)明是令時脈訊號與數(shù)據(jù)訊號通過相同電路布局的通路傳輸，以將時脈訊號
視為另一種數(shù)據(jù)訊號，并由異步時脈提升對輸入時脈及數(shù)據(jù)的取樣頻率，再通過一
特定的時脈及數(shù)據(jù)邊界檢測邏輯模塊，來檢測時脈的轉(zhuǎn)換并從時脈與數(shù)據(jù)樣本中分
析出數(shù)據(jù)字節(jié)；藉由本發(fā)明的實(shí)施架構(gòu)，時脈與數(shù)據(jù)訊號的延遲時間一致，將可避
免因時脈與數(shù)據(jù)間時序差異所造成的取樣錯誤的情形，也因時脈與數(shù)據(jù)訊號被精確
的提升取樣頻率，故不會因電子組件數(shù)目、種類及制造過程、電壓變動等因素而受到影響，將可有效提高畫素傳輸效率及品質(zhì)。
上列詳細(xì)說明是針對本發(fā)明之一可行實(shí)施例的具體說明，惟該實(shí)施例并非用以 限制本發(fā)明的專利范圍，凡未脫離本發(fā)明技藝精神所為之等效實(shí)施或變更，均應(yīng)包 含于本案之專利范圍中。
權(quán)利要求
1.一種低壓差動訊號接收裝置，其特征在于，該接收裝置包括第一差動接收器，是接收數(shù)據(jù)訊號輸入端所輸入的數(shù)據(jù)訊號，并將該數(shù)據(jù)訊號輸出至第一超取樣器后，再將該數(shù)據(jù)訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊；第二差動接收器，是接收時脈訊號，并將該時脈訊號輸出至第二超取樣器后，再將該時脈訊號輸出至數(shù)據(jù)邊界檢測邏輯模塊；一鎖相回路，是接收第二差動接收器所輸出的時脈訊號，并輸出一取樣時脈分別輸出至第一超取樣器及第二超取樣器；一時脈及數(shù)據(jù)邊界檢測邏輯模塊，可接收第一超取樣器及第二超取樣器所輸入的訊號，并經(jīng)由取樣處理后，即可輸出一數(shù)據(jù)訊號及一時脈訊號；該裝置將時脈訊號視為另一種數(shù)據(jù)訊號，并將由異步時脈提升對輸入時脈及數(shù)據(jù)的取樣頻率，再通過一特定的時脈及數(shù)據(jù)邊界檢測邏輯模塊，來檢測時脈的轉(zhuǎn)換并從時脈與數(shù)據(jù)樣本中分析出數(shù)據(jù)字節(jié)。
2. 根據(jù)權(quán)利要求1所述的一種低壓差動訊號接收裝置，其特征在于該數(shù)據(jù)訊號 輸入端數(shù)目為一個以上。
3. 根據(jù)權(quán)利要求2所述的一種低壓差動訊號接收裝置，其特征在于該第一差動接收器與數(shù)據(jù)訊號輸入端數(shù)目相同。
4. 根據(jù)權(quán)利要求2所述的一種低壓差動訊號接收裝置，其特征在于該第一超取 樣器與數(shù)據(jù)訊號輸入端數(shù)目相同。
全文摘要
一種低壓差動訊號接收裝置，是由二差動接收器、二超取樣器、鎖相回路及時脈及數(shù)據(jù)邊界檢測邏輯模塊所組成；本發(fā)明是令時脈訊號與數(shù)據(jù)訊號透過相同電路布局的通路傳輸，以將時脈訊號視為另一種數(shù)據(jù)訊號，并以異步時脈提升對輸入時脈及數(shù)據(jù)的取樣頻率，再通過一特定的時脈及數(shù)據(jù)邊界檢測邏輯模塊，來檢測時脈的轉(zhuǎn)換并從時脈與數(shù)據(jù)樣本中分析出數(shù)據(jù)字節(jié)，將可有效提高畫素傳輸效率及品質(zhì)。
文檔編號G06F3/14GK101101743SQ200610090969
公開日2008年1月9日 申請日期2006年7月6日 優(yōu)先權(quán)日2006年7月6日
發(fā)明者陳永建 申請人:益士伯電子股份有限公司