專(zhuān)利名稱(chēng)：用于稀疏線(xiàn)寫(xiě)操作的裝置和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及微處理器，具體涉及一種稀疏(sparse)線(xiàn)寫(xiě)操作的裝置和方法，用于解決當(dāng)連續(xù)的合并寫(xiě)(write-combined)的存儲(chǔ)空間的稀疏部分被修改時(shí)向存儲(chǔ)器寫(xiě)速度慢的問(wèn)題。
背景技術(shù)：
寫(xiě)合并和非臨時(shí)存儲(chǔ)操作不是保存在微處理器中，而是被寫(xiě)出到存儲(chǔ)總線(xiàn)。在當(dāng)今四倍頻(quad-pumped)總線(xiàn)(如多數(shù)x86兼容處理器所示)中，到存儲(chǔ)器的數(shù)據(jù)傳輸或者是基于高速緩存線(xiàn)(即，64字節(jié)的高速緩存線(xiàn)的8個(gè)四倍長(zhǎng)字)執(zhí)行的，或者是基于單獨(dú)四倍長(zhǎng)字(quadword)執(zhí)行的。當(dāng)傳輸整個(gè)高速緩存線(xiàn)時(shí)，需要兩個(gè)時(shí)鐘周期來(lái)傳輸這8個(gè)相關(guān)四倍長(zhǎng)字，在每個(gè)總線(xiàn)時(shí)鐘周期期間傳輸4個(gè)四倍長(zhǎng)字，因此印證了“四倍頻”的描述。在這種類(lèi)型的傳輸期間，將整個(gè)64字節(jié)寫(xiě)到總線(xiàn)；并沒(méi)有僅將高速緩存線(xiàn)的一部分寫(xiě)到存儲(chǔ)器的機(jī)制。如果要僅將高速緩存線(xiàn)的一部分寫(xiě)到存儲(chǔ)器，則必須采用允許傳輸單獨(dú)四倍長(zhǎng)字的不同類(lèi)型的數(shù)據(jù)傳輸，并且作為總線(xiàn)協(xié)議的一部分，設(shè)置字節(jié)使能信號(hào)來(lái)指示傳輸?shù)乃谋堕L(zhǎng)字內(nèi)要被寫(xiě)到存儲(chǔ)器的特定字節(jié)。單獨(dú)的四倍長(zhǎng)字傳輸占用一個(gè)總線(xiàn)時(shí)鐘周期。這樣，本領(lǐng)域允許或者在兩個(gè)時(shí)鐘周期中將64個(gè)連續(xù)字節(jié)寫(xiě)到存儲(chǔ)器，或者在單個(gè)時(shí)鐘周期中寫(xiě)入單個(gè)四倍長(zhǎng)字。
回顧當(dāng)今微處理器總線(xiàn)結(jié)構(gòu)和相關(guān)協(xié)議，結(jié)合關(guān)于應(yīng)用程序如何管理連續(xù)存儲(chǔ)空間的觀察，本發(fā)明人注意到如上面所提到的，與數(shù)據(jù)到存儲(chǔ)總線(xiàn)的寫(xiě)相關(guān)的總線(xiàn)協(xié)議在連續(xù)存儲(chǔ)空間內(nèi)的稀疏數(shù)據(jù)已被修改并要被寫(xiě)到總線(xiàn)的時(shí)候是不利的。例如，在視頻緩沖區(qū)內(nèi)每隔一雙字(四字節(jié))地修改以改變某顯示特性是很常見(jiàn)的。然而，常規(guī)的微處理器沒(méi)有提供一種機(jī)制，能以除了字節(jié)粒度之外的任何粒度、逐四倍長(zhǎng)字地選擇要寫(xiě)到存儲(chǔ)器的數(shù)據(jù)。因此，連續(xù)存儲(chǔ)器的稀疏寫(xiě)到總線(xiàn)的方法和系統(tǒng)被建立起來(lái)，這種寫(xiě)限于單獨(dú)的四倍長(zhǎng)字傳輸。
由于與合并寫(xiě)(例如，寫(xiě)合并、非臨時(shí)存儲(chǔ))相關(guān)的數(shù)據(jù)通常較大，因此不管總線(xiàn)是四倍頻還是其他的，不充分利用數(shù)據(jù)總線(xiàn)的帶寬是不利的。由于數(shù)據(jù)總線(xiàn)通常以比微處理器核心時(shí)鐘慢很多倍的時(shí)鐘速度工作，因此以最佳效率執(zhí)行到存儲(chǔ)器的合并寫(xiě)至關(guān)重要。因此希望能夠?qū)⒄麄€(gè)高速緩存線(xiàn)寫(xiě)到存儲(chǔ)器，并且可以使能該高速緩存線(xiàn)中單獨(dú)的雙字。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的實(shí)施例的一種微處理器包括處理器邏輯電路和稀疏寫(xiě)邏輯電路。處理器邏輯電路聲明(assert)地址信號(hào)和請(qǐng)求信號(hào)來(lái)提供高速緩存線(xiàn)存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求。稀疏寫(xiě)邏輯電路使所述處理器邏輯電路在所述請(qǐng)求信號(hào)上指定稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作，以及在所述地址信號(hào)上提供使能位。
在一個(gè)實(shí)施例中，所述處理器邏輯電路在所述地址和請(qǐng)求信號(hào)上聲明第一部分來(lái)提供所述高速緩存線(xiàn)存儲(chǔ)器寫(xiě)操作的所述地址和所述請(qǐng)求，并且在所述地址和請(qǐng)求信號(hào)上聲明第二部分來(lái)指定所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作并且提供使能位。稀疏寫(xiě)邏輯電路可以使所述處理器邏輯電路在所述第二部分期間在所述請(qǐng)求信號(hào)上提供稀疏寫(xiě)命令值和在地址信號(hào)上提供使能位。稀疏寫(xiě)邏輯電路可以使所述處理器邏輯電路用多個(gè)雙字使能位替換所述第二部分的所述地址信號(hào)上的屬性值和字節(jié)使能位。稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作可以是用于寫(xiě)8個(gè)四倍長(zhǎng)字的四倍頻高速緩存線(xiàn)寫(xiě)操作。每個(gè)使能位可以標(biāo)識(shí)所述8個(gè)四倍長(zhǎng)字的相應(yīng)雙字。
根據(jù)本發(fā)明的一種處理器總線(xiàn)系統(tǒng)，包括耦接到處理器的處理器總線(xiàn)和總線(xiàn)代理。處理器總線(xiàn)包括地址信號(hào)、數(shù)據(jù)信號(hào)和請(qǐng)求信號(hào)。處理器控制地址信號(hào)和請(qǐng)求信號(hào)來(lái)請(qǐng)求稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作以及多個(gè)使能位，并且控制所述數(shù)據(jù)信號(hào)來(lái)提供所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作的數(shù)據(jù)。總線(xiàn)代理將所述數(shù)據(jù)的部分寫(xiě)到通過(guò)所述多個(gè)使能位選擇的存儲(chǔ)位置。
處理器可以分別在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明包含地址和存儲(chǔ)器線(xiàn)寫(xiě)請(qǐng)求的第一部分，并且分別在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明包含稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作和所述使能位的第二部分。所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作請(qǐng)求可以是在所述請(qǐng)求信號(hào)上聲明的稀疏寫(xiě)命令值?？梢栽谒龅刂沸盘?hào)的級(jí)聯(lián)字段上聲明所述使能位。所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作可以是具有8個(gè)四倍長(zhǎng)字(其中所述使能位是雙字使能位)的四倍頻高速緩存線(xiàn)寫(xiě)操作。所述總線(xiàn)代理可以根據(jù)所述雙字使能位，將所述數(shù)據(jù)的所選雙字寫(xiě)到所述存儲(chǔ)位置中。
根據(jù)本發(fā)明的一種執(zhí)行稀疏合并寫(xiě)的寫(xiě)操作的方法包括通過(guò)處理器提供存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求；通過(guò)處理器指示存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作；通過(guò)處理器聲明稀疏合并寫(xiě)的寫(xiě)操作的多個(gè)使能信號(hào)；和通過(guò)處理器提供稀疏合并寫(xiě)的寫(xiě)操作的數(shù)據(jù)。
該方法可以包括通過(guò)處理器聲明第一操作部分，第一操作部分提供地址并指示存儲(chǔ)器寫(xiě)操作。該方法可以包括通過(guò)處理器聲明包括稀疏線(xiàn)寫(xiě)命令的第二操作部分。該方法可以包括通過(guò)處理器聲明具有使能位的第二操作部分。該方法可以包括提供8個(gè)四倍長(zhǎng)字的高速緩存線(xiàn)以及聲明雙字使能位。該方法還可以包括通過(guò)總線(xiàn)代理接收存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求，并且檢測(cè)存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作；通過(guò)總線(xiàn)代理接收使能信號(hào)；通過(guò)總線(xiàn)代理接收數(shù)據(jù)；和基于使能信號(hào)將數(shù)據(jù)的部分寫(xiě)到地址所指示的存儲(chǔ)位置。數(shù)據(jù)可以是8個(gè)四倍長(zhǎng)字的數(shù)據(jù)，其中使能位是雙字使能位。


通過(guò)下面的描述和附圖，本發(fā)明的好處、特征和優(yōu)點(diǎn)將變得更好理解，其中圖1是常規(guī)微處理器接口系統(tǒng)的簡(jiǎn)化方框圖；圖2是參照?qǐng)D1的常規(guī)微處理器接口系統(tǒng)描述的執(zhí)行讀操作R1以及隨后三個(gè)寫(xiě)操作W1、W2和W3的信號(hào)交互的時(shí)序圖；圖3是說(shuō)明如果在寫(xiě)周期的“B”請(qǐng)求部分期間通過(guò)請(qǐng)求(REQ)總線(xiàn)指定單個(gè)四倍長(zhǎng)字時(shí)地址(ADDR)總線(xiàn)的地址信號(hào)的信號(hào)定義的圖表；圖4是根據(jù)本發(fā)明實(shí)施例實(shí)現(xiàn)的微處理器接口系統(tǒng)的簡(jiǎn)化方框圖；圖5是說(shuō)明根據(jù)本發(fā)明實(shí)施例在請(qǐng)求周期的“B”部分期間REQ總線(xiàn)的所選請(qǐng)求信號(hào)的示例性編碼的表的圖；和圖6是示出當(dāng)REQ總線(xiàn)的信號(hào)指示稀疏合并寫(xiě)的寫(xiě)操作時(shí)、在稀疏合并寫(xiě)的請(qǐng)求周期的“B”部分期間ADDR總線(xiàn)的所選地址信號(hào)的信號(hào)定義的圖表。
具體實(shí)施例方式
提供下面的描述來(lái)使本領(lǐng)域技術(shù)人員能在特定應(yīng)用及其要求的上下文中制作和使用所提供的本發(fā)明。然而，對(duì)優(yōu)選實(shí)施例的各種修改對(duì)于本領(lǐng)域技術(shù)人員將是清楚的，并且這里定義的普遍原理可以應(yīng)用到其他實(shí)施例。因此，本發(fā)明并不意圖限于這里顯示和描述的具體實(shí)施例，而是要符合與這里公開(kāi)的原理和新特征一致的最寬范圍。
本申請(qǐng)的發(fā)明人認(rèn)識(shí)到?jīng)]有充分利用微處理器的處理器總線(xiàn)帶寬是不利的。他進(jìn)一步注意到由于處理器總線(xiàn)通常以比微處理器核心時(shí)鐘慢很多倍的時(shí)鐘速度工作，因此以最佳效率執(zhí)行到存儲(chǔ)器的合并寫(xiě)至關(guān)重要。發(fā)明人特別認(rèn)識(shí)到，在連續(xù)存儲(chǔ)空間內(nèi)的稀疏數(shù)據(jù)已被修改并且要被寫(xiě)到總線(xiàn)時(shí)，與向總線(xiàn)寫(xiě)數(shù)據(jù)相關(guān)的常規(guī)總線(xiàn)協(xié)議是不利的。他因此開(kāi)發(fā)了稀疏合并寫(xiě)的寫(xiě)屬性，其中整個(gè)64字節(jié)高速緩存線(xiàn)被寫(xiě)到存儲(chǔ)器，并且以類(lèi)似于當(dāng)前在單獨(dú)四倍長(zhǎng)字(8字節(jié)或64位)寫(xiě)中指定字節(jié)使能的方式指示使能位，這將在下面參照?qǐng)D1-6進(jìn)一步描述。
圖1是常規(guī)微處理器接口系統(tǒng)100的簡(jiǎn)化方框圖。微處理器接口系統(tǒng)100包括微處理器101和與存儲(chǔ)總線(xiàn)105相接的總線(xiàn)代理103?？偩€(xiàn)代理103代表本領(lǐng)域技術(shù)人員公知的任何不同類(lèi)型的總線(xiàn)代理，如存儲(chǔ)控制器、主機(jī)/PCI(外設(shè)部件互連)橋等。處理器總線(xiàn)105包括執(zhí)行數(shù)據(jù)操作的信號(hào)，包括雙向地址總線(xiàn)ADDR、雙向數(shù)據(jù)總線(xiàn)DATA和多個(gè)控制信號(hào)。在所示實(shí)施例中，ADDR總線(xiàn)具有ADDR[35:0]所示的36個(gè)信號(hào)，而DATA總線(xiàn)具有DATA[63:0]所示的64個(gè)信號(hào)，盡管應(yīng)當(dāng)理解，取決于具體配置和架構(gòu)，地址和數(shù)據(jù)總線(xiàn)可以具有任何適合數(shù)量的信號(hào)。如果例如傳輸?shù)牧６仁撬谋堕L(zhǎng)字，則本領(lǐng)域技術(shù)人員將明白只需要ADDR[35:3]?？刂菩盘?hào)包括總線(xiàn)時(shí)鐘信號(hào)BCLK；雙向地址選通信號(hào)ADS(指示ADDR總線(xiàn)上的地址的有效性)；雙向請(qǐng)求總線(xiàn)REQ[4:0]，用于指定所請(qǐng)求的操作的類(lèi)型(例如，存儲(chǔ)器代碼讀、存儲(chǔ)器數(shù)據(jù)讀、存儲(chǔ)器線(xiàn)寫(xiě)(8個(gè)四倍長(zhǎng)字)、帶有字節(jié)使能的存儲(chǔ)器四倍長(zhǎng)字寫(xiě))；雙向數(shù)據(jù)總線(xiàn)占用信號(hào)DBSY(由在DATA總線(xiàn)上提供數(shù)據(jù)的實(shí)體聲明)；數(shù)據(jù)準(zhǔn)備就緒信號(hào)DRDY(由在DATA總線(xiàn)上傳輸數(shù)據(jù)的所有時(shí)鐘周期期間提供數(shù)據(jù)的任一設(shè)備聲明)；和響應(yīng)總線(xiàn)RS，用于提供正在DATA總線(xiàn)上完成的操作響應(yīng)的類(lèi)型(例如，無(wú)數(shù)據(jù)、正常數(shù)據(jù)、隱式寫(xiě)回)。在所示實(shí)施例中，RS總線(xiàn)具有RS[2:0]所示的3個(gè)信號(hào)，而REQ總線(xiàn)具有REQ[4:0]所示的5個(gè)信號(hào)。
實(shí)際上當(dāng)今所有微處理器提供的存儲(chǔ)總線(xiàn)105的信號(hào)有細(xì)微的差異。一些處理器在同一信號(hào)組上復(fù)用地址和數(shù)據(jù)并由此提供控制信號(hào)來(lái)指示是否存在數(shù)據(jù)或地址。其他微處理器利用不同的地址或數(shù)據(jù)總線(xiàn)寬度或(又稱(chēng)為)控制信號(hào)。不管具體處理器配置的細(xì)節(jié)如何，實(shí)際上所有處理器提供與總線(xiàn)代理通信的信號(hào)，來(lái)指示請(qǐng)求哪種類(lèi)型的操作、該操作的參數(shù)以及發(fā)送或接收數(shù)據(jù)。
圖2是參照常規(guī)微處理器接口系統(tǒng)100描述的執(zhí)行讀操作R1以及隨后三個(gè)寫(xiě)操作W1、W2和W3的信號(hào)交互的時(shí)序圖。如圖所示，相對(duì)時(shí)間畫(huà)出了BCLK、ADS、DBSY、DRDY信號(hào)以及ADDR、REQ、RS和DATA總線(xiàn)。對(duì)每個(gè)操作，微處理器101在ADDR總線(xiàn)上提供地址，并且總線(xiàn)代理103一旦檢測(cè)到ADS信號(hào)就鎖存地址。為了清楚起見(jiàn)，示出的控制信號(hào)被聲明為邏輯低電平，但本領(lǐng)域技術(shù)人員明白也可以由邏輯高電平指示該聲明。結(jié)合多個(gè)參考文獻(xiàn)描述這里在x86兼容的微處理器中列出的這些操作和相應(yīng)信號(hào)的工作，包括Tom Shanley的書(shū)“Pentium Pro and Pentium II System Architecture2nd Edition”，將其并入這里作為參考。
在時(shí)序圖的頂部與周期號(hào)一起示出了BCLK時(shí)鐘信號(hào)的周期，并且針對(duì)相應(yīng)周期號(hào)描述信號(hào)狀態(tài)的轉(zhuǎn)變定時(shí)。在周期1、3、5和7期間，微處理器101連同ADDR上的地址聲明ADS(即，操作請(qǐng)求“A”和“B”部分)，來(lái)請(qǐng)求讀操作R1和隨后的三個(gè)寫(xiě)操作W1-W3。為了說(shuō)明簡(jiǎn)便起見(jiàn)，忽略延遲，并且應(yīng)當(dāng)理解實(shí)際信號(hào)轉(zhuǎn)變?cè)诰o接著所示信號(hào)轉(zhuǎn)變后的周期中發(fā)生。例如，在BLCK信號(hào)的上升沿(時(shí)鐘周期2和3之間)處出現(xiàn)的、啟動(dòng)所示W(wǎng)1寫(xiě)操作的ADS信號(hào)的下降沿實(shí)際上在相對(duì)短的延遲之后在時(shí)鐘周期3期間出現(xiàn)。多個(gè)寫(xiě)操作，如W1-W3，通常是對(duì)到合并寫(xiě)的緩沖器的存儲(chǔ)器等的寫(xiě)執(zhí)行的。
在地址總線(xiàn)ADDR和請(qǐng)求總線(xiàn)REQ上在一個(gè)時(shí)鐘周期中提供與這些請(qǐng)求中的每一個(gè)請(qǐng)求相關(guān)的參數(shù)。如圖所示，每個(gè)操作的“A”請(qǐng)求部分對(duì)ADDR總線(xiàn)表示為“AA”，對(duì)REQ總線(xiàn)表示為“RA”，而每個(gè)操作的“B”請(qǐng)求部分對(duì)ADDR總線(xiàn)表示為“AB”，對(duì)REQ總線(xiàn)表示為“RB”。因此，對(duì)每個(gè)讀或?qū)懖僮?，ADDR總線(xiàn)顯示“AA/AB”，而REQ總線(xiàn)顯示“RA/RB”。在周期的“A”部分期間，ADDR總線(xiàn)包含操作的地址，而REQ總線(xiàn)包含操作請(qǐng)求的類(lèi)型(例如，存儲(chǔ)器代碼讀、存儲(chǔ)器數(shù)據(jù)讀、存儲(chǔ)器寫(xiě))。在周期的“B”部分，請(qǐng)求總線(xiàn)REQ在讀和寫(xiě)操作的情況下，提供諸如8個(gè)四倍長(zhǎng)字或單個(gè)四倍長(zhǎng)字的操作長(zhǎng)度。如果在周期的“B”部分期間REQ指定單個(gè)四倍長(zhǎng)字，則根據(jù)圖3所示的表300解譯ADDR總線(xiàn)的“B”部分，其中地址信號(hào)ADDR[31:24]指定傳輸?shù)膶傩?例如，無(wú)法緩存、合并寫(xiě)、直寫(xiě)等)，并且其中地址信號(hào)ADDR[15:8]指定字節(jié)使能，其指示單獨(dú)四倍長(zhǎng)字中要寫(xiě)到存儲(chǔ)器的特定字節(jié)。
因此，在周期1期間，ADDR和REQ總線(xiàn)指定高速緩存線(xiàn)讀R1。在周期4和5期間傳輸與讀操作R1相關(guān)的數(shù)據(jù)。在周期3期間，通過(guò)ADDR和REQ總線(xiàn)請(qǐng)求高速緩存線(xiàn)寫(xiě)操作W1，并且在周期7和8期間寫(xiě)出相關(guān)高速緩存線(xiàn)。在周期5期間，通過(guò)ADDR和REQ總線(xiàn)指定單獨(dú)四倍長(zhǎng)字寫(xiě)操作W2，并且在周期10期間寫(xiě)相關(guān)的四倍長(zhǎng)字。如果與寫(xiě)傳輸W2相關(guān)聯(lián)的修改的數(shù)據(jù)是稀疏修改緩沖區(qū)的部分，則在周期7期間，ADDR和REQ總線(xiàn)包含用于將該稀疏修改緩沖區(qū)的下一四倍長(zhǎng)字寫(xiě)到存儲(chǔ)器的參數(shù)。
圖2和圖3說(shuō)明了通過(guò)單獨(dú)四倍長(zhǎng)字傳輸來(lái)傳輸連續(xù)存儲(chǔ)器的稀疏修改的區(qū)域是低效的。并且如上面提到的，常規(guī)微處理器不提供以字節(jié)粒度之外的任何粒度、逐四倍長(zhǎng)字地將數(shù)據(jù)的所選部分寫(xiě)到存儲(chǔ)器的機(jī)制。因?yàn)榕c合并寫(xiě)的存儲(chǔ)緩沖器相關(guān)的數(shù)據(jù)通常較大，因此不充分利用數(shù)據(jù)總線(xiàn)帶寬是不利的。并且由于數(shù)據(jù)總線(xiàn)通常以比微處理器核心時(shí)鐘慢很多倍的時(shí)鐘速度工作，因此以最佳效率執(zhí)行到存儲(chǔ)器的合并寫(xiě)至關(guān)重要。因此希望能夠?qū)⒄麄€(gè)高速緩存線(xiàn)寫(xiě)到存儲(chǔ)器，并且可以使能該高速緩存線(xiàn)中單獨(dú)的雙字。
根據(jù)本發(fā)明的實(shí)施例的系統(tǒng)和方法提供稱(chēng)為稀疏合并寫(xiě)的寫(xiě)操作的新型屬性，它被指定為對(duì)現(xiàn)有x86總線(xiàn)協(xié)議的改進(jìn)。在根據(jù)本發(fā)明一個(gè)實(shí)施例的稀疏合并寫(xiě)操作中，整個(gè)64位高速緩存線(xiàn)被寫(xiě)到存儲(chǔ)器，并且在請(qǐng)求周期的“B”部分期間以類(lèi)似于當(dāng)前在單獨(dú)四倍長(zhǎng)字寫(xiě)中指定字節(jié)使能的方式指示雙字使能位。
圖4是根據(jù)本發(fā)明實(shí)施例實(shí)現(xiàn)的微處理器接口系統(tǒng)400的簡(jiǎn)化方框圖。微處理器接口系統(tǒng)400包括微處理器401和與存儲(chǔ)總線(xiàn)405相接的總線(xiàn)代理403。存儲(chǔ)總線(xiàn)405的信號(hào)基本上與微處理器接口系統(tǒng)100的相同，并且以基本類(lèi)似的方式工作，除了ADDR和REQ總線(xiàn)的值在請(qǐng)求周期的“B”部分期間被修改以提供稀疏合并寫(xiě)的寫(xiě)以外，這將在下面進(jìn)一步描述。微處理器401包括處理器邏輯電路407和稀疏寫(xiě)邏輯電路409。處理器邏輯電路407基本上與微處理器101內(nèi)的處理器邏輯電路(未示出)類(lèi)似，用于連接ADDR、DATA和REQ總線(xiàn)和其他控制信號(hào)以及執(zhí)行微處理器功能。稀疏寫(xiě)邏輯電路409顯示為內(nèi)部耦接到處理器邏輯電路407的單獨(dú)實(shí)體。在替代實(shí)施例中，稀疏寫(xiě)邏輯電路409并入處理器邏輯電路407中。在一個(gè)實(shí)施例中，稀疏寫(xiě)邏輯電路409是存儲(chǔ)器邏輯電路(未示出)的部分。邏輯電路409是否為稀疏寫(xiě)邏輯電路取決于與存儲(chǔ)總線(xiàn)405的傳輸所用的存儲(chǔ)器的區(qū)域是否是稀疏的。如果這些區(qū)域是稀疏的，則安排并執(zhí)行稀疏寫(xiě)操作來(lái)提供數(shù)據(jù)的高效傳輸?？偩€(xiàn)代理403包括稀疏邏輯電路411，用于修改總線(xiàn)代理403的功能以使能到存儲(chǔ)器的稀疏寫(xiě)操作。特別地，稀疏邏輯電路411使總線(xiàn)代理403能檢測(cè)、譯碼和執(zhí)行微處理器401在存儲(chǔ)總線(xiàn)405上提供的稀疏寫(xiě)操作。稀疏邏輯電路411使總線(xiàn)代理403能寫(xiě)每個(gè)稀疏寫(xiě)操作的數(shù)據(jù)的所選雙字，它們是由稀疏寫(xiě)操作的請(qǐng)求部分中提供的雙字使能位確定的。
圖5是說(shuō)明根據(jù)本發(fā)明實(shí)施例在請(qǐng)求周期的“B”部分期間請(qǐng)求信號(hào)REQ[4:0]的示例性編碼的表500的圖。因此，對(duì)二進(jìn)制值00b(其中附加的小寫(xiě)字母“b”表示二進(jìn)制信號(hào))的編碼位4:3指示稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作。
圖6是示出當(dāng)REQ[4:0]信號(hào)指示表500中所示的稀疏合并寫(xiě)的寫(xiě)操作時(shí)、在稀疏合并寫(xiě)的請(qǐng)求周期的“B”部分期間地址信號(hào)ADDR[35:0]的信號(hào)定義的表600的圖。延遲ID和擴(kuò)展功能信號(hào)與當(dāng)前在x86處理器中提供的一樣。然而，ADDR[31:241和ADDR[15:8]信號(hào)不再分別指示屬性和字節(jié)使能。相反，當(dāng)REQ總線(xiàn)指示稀疏合并寫(xiě)的寫(xiě)操作時(shí)，將這兩個(gè)字段級(jí)聯(lián)來(lái)形成雙字使能字段DE[15:0]，其各個(gè)位指示相關(guān)高速緩存線(xiàn)內(nèi)要寫(xiě)到存儲(chǔ)器的特定雙字。對(duì)于稀疏寫(xiě)命令，用雙字使能位來(lái)替換ADDR總線(xiàn)的屬性值和字節(jié)使能位。每個(gè)雙字使能位對(duì)應(yīng)于寫(xiě)操作的8個(gè)四倍長(zhǎng)字中的一個(gè)雙字。在一個(gè)實(shí)施例中，例如，DE字段的每個(gè)雙字使能位被聲明為邏輯“1”，以指定稀疏合并寫(xiě)的寫(xiě)操作的8個(gè)四倍長(zhǎng)字?jǐn)?shù)據(jù)中的相應(yīng)雙字要被寫(xiě)到存儲(chǔ)器中的相應(yīng)雙字，而邏輯“0”指示存儲(chǔ)總線(xiàn)405上的相應(yīng)雙字要被忽略，從而存儲(chǔ)器中的相應(yīng)雙字保持不變。這樣，可以在單個(gè)稀疏合并寫(xiě)的寫(xiě)操作中修改任何所選的雙字組合，例如在視頻緩沖區(qū)的64字節(jié)部分中每隔一個(gè)雙字。
盡管參照其特定優(yōu)選版本相當(dāng)詳細(xì)地描述了本發(fā)明，但其他版本和變型也是可以構(gòu)思出的。例如，可以修改地址、數(shù)據(jù)和/或請(qǐng)求總線(xiàn)的特定大小。使能位可以對(duì)應(yīng)于雙字以外的數(shù)據(jù)大小?？梢圆捎梅催壿嫛Ｗ詈?，本領(lǐng)域技術(shù)人員將明白，它們可以使用所公開(kāi)的概念和特定實(shí)施例作為基礎(chǔ)，在不背離由所附權(quán)利要求定義的本發(fā)明宗旨和范圍的前提下設(shè)計(jì)或修改實(shí)現(xiàn)與本發(fā)明相同目的的其他結(jié)構(gòu)。
權(quán)利要求
1.一種微處理器，包括處理器邏輯電路，其聲明地址信號(hào)和請(qǐng)求信號(hào)來(lái)提供高速緩存線(xiàn)存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求；和稀疏寫(xiě)邏輯電路，其耦接到所述處理器邏輯電路，用于使所述處理器邏輯電路在所述請(qǐng)求信號(hào)上指定稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作，以及在所述地址信號(hào)上提供相應(yīng)的多個(gè)使能位。
2.如權(quán)利要求1所述的微處理器，其中，所述處理器邏輯電路在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明第一部分來(lái)提供所述高速緩存線(xiàn)存儲(chǔ)器寫(xiě)操作的所述地址和所述請(qǐng)求，并且在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明第二部分來(lái)指定所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作并且提供所述多個(gè)使能位。
3.如權(quán)利要求2所述的微處理器，其中，所述稀疏寫(xiě)邏輯電路使所述處理器邏輯電路執(zhí)行如下之一在所述第二部分期間在所述請(qǐng)求信號(hào)上提供稀疏寫(xiě)命令值；在所述第二部分期間在所述地址信號(hào)上提供所述多個(gè)使能位；用多個(gè)雙字使能位替換所述第二部分的所述地址信號(hào)上的屬性值和字節(jié)使能位。
4.如權(quán)利要求1所述的微處理器，其中，所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作包括用于寫(xiě)8個(gè)四倍長(zhǎng)字的四倍頻高速緩存線(xiàn)寫(xiě)操作。
5.如權(quán)利要求4所述的微處理器，其中，所述多個(gè)使能位中的每一個(gè)標(biāo)識(shí)所述8個(gè)四倍長(zhǎng)字的相應(yīng)雙字。
6.一種處理器總線(xiàn)系統(tǒng)，包括處理器總線(xiàn)，其包括地址信號(hào)、數(shù)據(jù)信號(hào)和請(qǐng)求信號(hào)；處理器，其耦接到所述處理器總線(xiàn)，用于控制所述地址信號(hào)和所述請(qǐng)求信號(hào)來(lái)請(qǐng)求稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作以及提供多個(gè)使能位，并且控制所述數(shù)據(jù)信號(hào)來(lái)提供所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作的數(shù)據(jù)；和總線(xiàn)代理，其耦接到所述處理器總線(xiàn)，用于將所述數(shù)據(jù)的部分寫(xiě)到通過(guò)所述多個(gè)使能位選擇的存儲(chǔ)位置。
7.如權(quán)利要求6所述的處理器總線(xiàn)系統(tǒng)，其中，所述處理器分別在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明包含地址和存儲(chǔ)器線(xiàn)寫(xiě)請(qǐng)求的第一部分，并且分別在所述地址信號(hào)和所述請(qǐng)求信號(hào)上聲明包含稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作和所述多個(gè)使能位的第二部分。
8.如權(quán)利要求7所述的處理器總線(xiàn)系統(tǒng)，其中，所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作請(qǐng)求包括在所述請(qǐng)求信號(hào)上聲明的稀疏寫(xiě)命令值。
9.如權(quán)利要求7所述的處理器總線(xiàn)系統(tǒng)，其中，在所述地址信號(hào)的級(jí)聯(lián)字段中聲明所述多個(gè)使能位。
10.如權(quán)利要求6所述的處理器總線(xiàn)系統(tǒng)，其中，所述稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作包括具有8個(gè)四倍長(zhǎng)字的四倍頻高速緩存線(xiàn)寫(xiě)操作，并且其中所述多個(gè)使能位包括雙字使能位。
11.如權(quán)利要求10所述的處理器總線(xiàn)系統(tǒng)，其中，所述總線(xiàn)代理根據(jù)所述多個(gè)雙字使能位，將所述數(shù)據(jù)的所選雙字寫(xiě)到所述存儲(chǔ)位置。
12.一種執(zhí)行稀疏合并寫(xiě)的寫(xiě)操作的方法，包括通過(guò)處理器提供存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求；通過(guò)處理器指示存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作；通過(guò)處理器聲明稀疏合并寫(xiě)的寫(xiě)操作的多個(gè)使能信號(hào)；和通過(guò)處理器提供稀疏合并寫(xiě)的寫(xiě)操作的數(shù)據(jù)。
13.如權(quán)利要求12所述的方法，其中，所述提供存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求的步驟包括通過(guò)處理器聲明第一操作部分，第一操作部分提供地址并指示存儲(chǔ)器寫(xiě)操作。
14.如權(quán)利要求13所述的方法，其中，所述指示存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作的步驟包括通過(guò)處理器聲明包括稀疏線(xiàn)寫(xiě)命令的第二操作部分。
15.如權(quán)利要求14所述的方法，其中，所述聲明稀疏合并寫(xiě)的寫(xiě)操作的多個(gè)使能信號(hào)的步驟包括通過(guò)處理器聲明具有多個(gè)使能位的第二操作部分。
16.如權(quán)利要求12所述的方法，其中，所述提供稀疏合并寫(xiě)的寫(xiě)操作的數(shù)據(jù)的步驟包括提供8個(gè)四倍長(zhǎng)字的高速緩存線(xiàn)。
17.如權(quán)利要求16所述的方法，其中，所述聲明稀疏合并寫(xiě)的寫(xiě)操作的多個(gè)使能信號(hào)的步驟包括聲明多個(gè)雙字使能位。
18.如權(quán)利要求12所述的方法，還包括通過(guò)總線(xiàn)代理接收存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求，并且檢測(cè)存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作；通過(guò)總線(xiàn)代理接收多個(gè)使能信號(hào)；通過(guò)總線(xiàn)代理接收數(shù)據(jù)；和基于多個(gè)使能信號(hào)將數(shù)據(jù)的部分寫(xiě)到地址所指示的存儲(chǔ)位置。
全文摘要
一種微處理器包括處理器邏輯電路和稀疏寫(xiě)邏輯電路。處理器邏輯電路聲明地址和請(qǐng)求信號(hào)來(lái)提供高速緩存線(xiàn)存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求。稀疏寫(xiě)邏輯電路使處理器邏輯電路修改寫(xiě)請(qǐng)求的第二部分以指定稀疏寫(xiě)命令值以及提供相應(yīng)的使能位。稀疏合并寫(xiě)的存儲(chǔ)器寫(xiě)操作可以是用來(lái)寫(xiě)8個(gè)四倍長(zhǎng)字的四倍頻高速緩存線(xiàn)寫(xiě)操作，其中每個(gè)使能位標(biāo)識(shí)相應(yīng)的雙字。執(zhí)行稀疏合并寫(xiě)的寫(xiě)操作的方法包括提供存儲(chǔ)器寫(xiě)操作的地址和請(qǐng)求；指示存儲(chǔ)器寫(xiě)操作是稀疏合并寫(xiě)的寫(xiě)操作；對(duì)稀疏合并寫(xiě)的寫(xiě)操作聲明使能信號(hào)；以及提供稀疏合并寫(xiě)的寫(xiě)操作的數(shù)據(jù)。
文檔編號(hào)G06F13/16GK1881191SQ20061010594
公開(kāi)日2006年12月20日 申請(qǐng)日期2006年7月19日 優(yōu)先權(quán)日2005年7月19日
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