專(zhuān)利名稱(chēng)：內(nèi)嵌式系統(tǒng)與其控制方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種內(nèi)嵌式系統(tǒng)，且特別有關(guān)于一種用以彌補(bǔ)設(shè)置時(shí)間違規(guī)(Setup Time Violation)的內(nèi)嵌式系統(tǒng)。
背景技術(shù)：
內(nèi)嵌式系統(tǒng)典型上包括快閃式存儲(chǔ)器以?xún)?chǔ)存數(shù)據(jù)與程序代碼，譬如是序列快閃式存儲(chǔ)器(Serial flash)或平行快閃式存儲(chǔ)器(Parallel Flash)。一內(nèi)嵌式系統(tǒng)需要多個(gè)接腳(Pin)(地址接腳、數(shù)據(jù)接腳，以及控制接腳)以存取一平行快閃式存儲(chǔ)器。而存取序列快閃式存儲(chǔ)器則需要較少接腳。然而，序列快閃式存儲(chǔ)器的數(shù)據(jù)比率卻日益遞增，從而導(dǎo)致不同信號(hào)的設(shè)置時(shí)間極度重要且敏感。

發(fā)明內(nèi)容
本發(fā)明的主要目的在于提供一種內(nèi)嵌式系統(tǒng)，該內(nèi)嵌式系統(tǒng)可用以彌補(bǔ)設(shè)置時(shí)間違規(guī)。此內(nèi)嵌式系統(tǒng)包括一序列快閃式存儲(chǔ)器以及一存取電路。該序列快閃式存儲(chǔ)器還包括一輸入接腳及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲(chǔ)器控制器，以及一時(shí)間彌補(bǔ)器。該輸入接腳是接收一經(jīng)調(diào)整的輸入信號(hào)，而該輸出接腳是送出一輸出或輸入信號(hào)。該存取電路耦合至該序列快閃式存儲(chǔ)器以存取該序列快閃式存儲(chǔ)器。該處理器是控制該存取電路的操作。該序列快閃式存儲(chǔ)器控制器是激活該存取電路的一操作時(shí)鐘信號(hào)。該時(shí)間彌補(bǔ)器是通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸出或輸入信號(hào)的一時(shí)序。該平行至序列移位寄存器是將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式。其中該經(jīng)調(diào)整的輸入信號(hào)是由該存取電路加以調(diào)整并由該存取電路轉(zhuǎn)移至該序列快閃式存儲(chǔ)器。
本發(fā)明的另一目的在于提供一種內(nèi)嵌式系統(tǒng)，該內(nèi)嵌式系統(tǒng)可用以調(diào)整時(shí)間。此內(nèi)嵌式系統(tǒng)包括一序列快閃式存儲(chǔ)器以及一存取電路。該序列快閃式存儲(chǔ)器還包括一第一輸入接腳、一第二輸入接腳，以及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲(chǔ)器控制器，一第一時(shí)間調(diào)整器，以及一第二時(shí)間調(diào)整器。該第一輸入接腳是接收一經(jīng)調(diào)整的操作時(shí)鐘信號(hào)。該第二輸入接腳是接收一經(jīng)調(diào)整的輸入信號(hào)，而該輸出接腳是送出一輸出或輸入信號(hào)。該存取電路耦合至該序列快閃式存儲(chǔ)器以存取該序列快閃式存儲(chǔ)器。該處理器是控制該存取電路的操作。該序列快閃式存儲(chǔ)器控制器是激活該存取電路的一操作時(shí)鐘信號(hào)。該第一時(shí)間調(diào)整器是調(diào)整該操作時(shí)鐘信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的操作時(shí)鐘信號(hào)。該第二時(shí)間調(diào)整器是調(diào)整一輸入信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的輸入信號(hào)。該平行至序列移位寄存器是將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式。
本發(fā)明的另一目的在于提供一種控制一內(nèi)嵌式系統(tǒng)的方法。該方法包括接收一經(jīng)調(diào)整的輸入信號(hào)，傳送一輸出或輸入信號(hào)，激活一操作時(shí)鐘信號(hào)，通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸入信號(hào)的時(shí)序，以及將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式。
本發(fā)明的另一目的在于提供一種控制一內(nèi)嵌式系統(tǒng)的方法。該方法包括接收一經(jīng)調(diào)整的操作時(shí)鐘信號(hào)，接收一經(jīng)調(diào)整的輸入信號(hào)，傳送一輸出或輸入信號(hào)，激活一存取電路的一操作時(shí)鐘信號(hào)，調(diào)整該操作時(shí)鐘信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的操作時(shí)鐘信號(hào)，調(diào)整一輸入信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的輸入信號(hào)，以及將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式。
通過(guò)本發(fā)明，可以調(diào)整取樣時(shí)間，增加準(zhǔn)度。


圖1是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)的方塊架構(gòu)圖的第一實(shí)施例；圖2是顯示圖1內(nèi)的多個(gè)信號(hào)的時(shí)序圖；
圖3是顯示圖1的相位取樣器的一電路圖；圖4A及圖4B是分別顯示圖1的相位取樣器的另一電路圖及圖4A中的多個(gè)信號(hào)的時(shí)序圖；圖5是顯示圖1的相位取樣器的另一電路圖；圖6是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)的方塊架構(gòu)圖的第二實(shí)施例；圖7是顯示圖6當(dāng)中一延遲鏈模塊的電路圖；圖8是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)的方塊架構(gòu)圖的第三實(shí)施例；圖9是顯示時(shí)鐘選擇器的電路圖；圖10A至圖10D是顯示圖8內(nèi)多個(gè)信號(hào)的時(shí)序圖；圖11A至圖11C是顯示圖8的多個(gè)信號(hào)在不同情況下的時(shí)序圖；圖12是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)的方塊架構(gòu)圖的第四實(shí)施例；圖13是顯示一應(yīng)用于一內(nèi)嵌式系統(tǒng)的控制方法的流程圖；以及圖14是應(yīng)用于一序列快閃式存儲(chǔ)器的一控制方法的流程圖。
主要組件符號(hào)說(shuō)明100～內(nèi)嵌式系統(tǒng)；110～芯片；112～處理器；114～平行至序列移位寄存器；116～序列快閃式存儲(chǔ)器控制器；118～相位取樣器；120～序列快閃式存儲(chǔ)器；310～延遲鏈；320～復(fù)用器；330～緩存器；410～延遲鏈；420～復(fù)用器；430～緩存器；440～緩存器；450～復(fù)用器；510～延遲鏈；520～復(fù)用器；530～緩存器；540～延遲鏈；550～復(fù)用器；600～內(nèi)嵌式系統(tǒng)；
610～芯片； 612～處理器；614～平行至序列移位寄存器；616～序列快閃式存儲(chǔ)器控制器；618～延遲鏈模塊；619～延遲鏈模塊；620～序列快閃式存儲(chǔ)器；710～延遲鏈；720～復(fù)用器；800～內(nèi)嵌式系統(tǒng)；810～芯片；812～處理器；814～平行至序列移位寄存器；816～序列快閃式存儲(chǔ)器控制器；818～相位取樣器；819～時(shí)鐘選擇器；820～序列快閃式存儲(chǔ)器；910～緩存器；920～復(fù)用器；1200～內(nèi)嵌式系統(tǒng)； 1210～芯片；1214～平行至序列移位寄存器；1216～序列快閃式存儲(chǔ)器控制器；1218～相位取樣器； 1219～時(shí)鐘選擇器；1220～序列快閃式存儲(chǔ)器；1231～延遲鏈模塊； 1232～延遲鏈模塊；1233～延遲鏈模塊； C～輸入/輸出接腳；CLKinchip～操作時(shí)鐘信號(hào)；CLKoutchip～經(jīng)調(diào)整的操作時(shí)鐘信號(hào)；CLKpos～正緣觸發(fā)信號(hào)；CLKneg～負(fù)緣觸發(fā)信號(hào)；CLKsource～自發(fā)時(shí)鐘信號(hào)；D～輸入/輸出接腳；
DATA-INinchip～一輸入信號(hào)；DATA-INoutchip～經(jīng)調(diào)整的輸入信號(hào)；DATA-OUThold-compensated～維持時(shí)間-經(jīng)彌補(bǔ)的輸出信號(hào)；DATA-OUTinchip～經(jīng)調(diào)整的輸出信號(hào)；DATA-OUToutchip～輸出信號(hào)；DATA-OUTsampled～經(jīng)彌補(bǔ)的輸出信號(hào)；HOLDselect～維持時(shí)間選擇參數(shù)；PHASEselect～相位選擇參數(shù)；SAMPLEsampled～取樣信號(hào)；Q～輸入/輸出接腳。
具體實(shí)施例方式
以下將提供本發(fā)明的詳細(xì)說(shuō)明。請(qǐng)參考圖1。圖1是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)100的方塊架構(gòu)圖的第一實(shí)施例。內(nèi)嵌式系統(tǒng)100包括一存取電路，可以是一芯片(例如是ASIC)110以及一序列快閃式存儲(chǔ)器120。芯片110可以通過(guò)三個(gè)輸入/輸出接腳C、Q、D以將數(shù)據(jù)讀出或?qū)懭胄蛄锌扉W式存儲(chǔ)器120。芯片110包括一處理器(譬如CPU)112、多個(gè)平行至序列移位寄存器114、一序列快閃式存儲(chǔ)器控制器116，以及一時(shí)間彌補(bǔ)器，可以是一相位取樣器118。處理器112是控制芯片110的整體操作。該多個(gè)平行至序列移位寄存器114是將平行信號(hào)轉(zhuǎn)換成序列信號(hào)。序列快閃式存儲(chǔ)器控制器116是激活一自發(fā)(free-run)時(shí)鐘信號(hào)CLKsource以產(chǎn)生一操作時(shí)鐘信號(hào)CLKinship，操作時(shí)鐘信號(hào)CLKinship的周期長(zhǎng)度為Countbit個(gè)循環(huán)。Countbit是處理器112所提供的一參數(shù)。操作時(shí)鐘信號(hào)CLKinship是用作芯片110及序列快閃式存儲(chǔ)器120的操作時(shí)鐘信號(hào)。如果芯片110與序列快閃式存儲(chǔ)器120間并無(wú)數(shù)據(jù)傳輸，則操作時(shí)鐘信號(hào)CLKinship被激活。一輸入信號(hào)DATA-INinchip由芯片110通過(guò)輸入接腳D傳送至序列快閃式存儲(chǔ)器120。一輸出信號(hào)DATA-OUToutchip由序列快閃式存儲(chǔ)器120通過(guò)輸出接腳Q傳送至芯片110。該輸出信號(hào)DATA-OUToutchip當(dāng)被調(diào)整一傳輸時(shí)間后，轉(zhuǎn)變成為一經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip。不幸地，在經(jīng)過(guò)該傳輸時(shí)間后，該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip的設(shè)置時(shí)間被縮短而無(wú)法勝任。因此，為了解決設(shè)置時(shí)間被縮短的問(wèn)題，相位取樣器118對(duì)該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip進(jìn)行取樣以產(chǎn)生一經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsample。關(guān)于設(shè)置時(shí)間問(wèn)題的詳細(xì)解決過(guò)程在以下描述。
請(qǐng)同時(shí)參考圖1及圖2。圖2是顯示圖1內(nèi)的多個(gè)信號(hào)的時(shí)序圖。請(qǐng)注意，此圖中數(shù)據(jù)信號(hào)是在時(shí)鐘信號(hào)的正緣(上升緣)被讀取。然而，數(shù)據(jù)信號(hào)也可在時(shí)鐘信號(hào)的負(fù)緣(下降緣)被讀取。以下將更深入地描述所述時(shí)鐘與數(shù)據(jù)信號(hào)。操作時(shí)鐘信號(hào)CLKinship送入序列快閃式存儲(chǔ)器120，并被調(diào)整一傳輸時(shí)間之久后，轉(zhuǎn)換成一經(jīng)調(diào)整的操作時(shí)鐘信號(hào)CLKoutchip。輸入信號(hào)DATA-INinchip送入序列快閃式存儲(chǔ)器120，并被調(diào)整一傳輸時(shí)間之久后，轉(zhuǎn)換成一經(jīng)調(diào)整的輸入信號(hào)DATA-INoutchip。輸出信號(hào)DATA-OUToutchip送入芯片110，并被調(diào)整一傳輸時(shí)間之久后，轉(zhuǎn)換成一經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip?？捎^(guān)察到操作時(shí)鐘信號(hào)CLKinship與經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip間的潛伏時(shí)間被放大(約兩倍的傳輸時(shí)間)，因而經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip的設(shè)置時(shí)間被縮短了。在此實(shí)施例中，為了彌補(bǔ)被縮短的設(shè)置時(shí)間，相位取樣器118根據(jù)一取樣信號(hào)Samplesampled來(lái)對(duì)該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip進(jìn)行取樣，以產(chǎn)生一經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled從而解決設(shè)置時(shí)間縮短的問(wèn)題。此外，必須將取樣信號(hào)Samplesampled的第一樣本加以舍棄。在一些實(shí)施例中，時(shí)鐘信號(hào)速率愈快，越多數(shù)目的樣本必須舍棄。舍棄樣本數(shù)Countdiscard由控制器112來(lái)提供。關(guān)于相位取樣器118的細(xì)節(jié)將在以下說(shuō)明。
請(qǐng)同時(shí)參考圖1及圖3。圖3是顯示圖1的相位取樣器118的一電路圖。相位取樣器118包括一延遲鏈310、一復(fù)用器(MUX)320，以及一緩存器330。延遲鏈310還包括多個(gè)延遲緩沖器。每一延遲緩沖器可提供該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip的不同延遲相位。MUX 320是根據(jù)一相位選擇參數(shù)PHASEselect，而從該多個(gè)延遲緩沖器的輸出信號(hào)中挑選出該取樣信號(hào)Samplesample。有種種不同的方式來(lái)決定相位選擇參數(shù)PHASEselect。其中之一是利用一嘗試及錯(cuò)誤法來(lái)嘗試每一相位，并將所讀取回的數(shù)據(jù)信號(hào)與儲(chǔ)存于存儲(chǔ)器(圖中未顯示)的一型樣(如黃金型樣(golden pattern))來(lái)作比較，從而發(fā)現(xiàn)當(dāng)中最佳的相位選擇參數(shù)PHASEselect。繼而可根據(jù)通過(guò)緩存器330的取樣信號(hào)Samplesample，對(duì)該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip進(jìn)行取樣，用以產(chǎn)生該經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled。注意到，有許多不同種類(lèi)的相位取樣器。以下將詳述其余種類(lèi)的相位取樣器。
請(qǐng)同時(shí)參考圖4A及圖4B。圖4A是顯示圖1的相位取樣器118的另一電路圖。圖4B是顯示圖4A中的多個(gè)信號(hào)的時(shí)序圖。在本實(shí)施例中，相位取樣器118包括一延遲鏈410、復(fù)用器(MUX)420及450，以及緩存器430及440。圖4A內(nèi)具有與圖3相同組件符號(hào)的詳細(xì)說(shuō)明為簡(jiǎn)便起見(jiàn)在此省略。圖4A與圖3的主要差異在于增加一負(fù)緣時(shí)鐘觸發(fā)緩存器440，用以減少延遲鏈410的延遲緩沖器個(gè)數(shù)。緩存器430及440分別使用正緣及負(fù)緣觸發(fā)信號(hào)CLKpos及CLKneg，用以對(duì)該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip進(jìn)行取樣而分別產(chǎn)生一正緣觸發(fā)數(shù)據(jù)信號(hào)DATA-OUTpos及一負(fù)緣觸發(fā)數(shù)據(jù)信號(hào)DATA-OUTneg。最后，復(fù)用器450周期性地選擇該正緣觸發(fā)數(shù)據(jù)信號(hào)DATA-OUTpos及該負(fù)緣觸發(fā)數(shù)據(jù)信號(hào)DATA-OUTneg以輸出該經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled。請(qǐng)參考圖4B。延遲緩沖器所需個(gè)數(shù)減少一半(相較圖3而言)，這是由于操作時(shí)鐘信號(hào)CLKinship的正(上升)緣與負(fù)(下降)緣同時(shí)利用。
請(qǐng)參考圖5。圖5是顯示圖1的相位取樣器118的另一電路圖。在本實(shí)施例中，相位取樣器118包括延遲鏈510及540、復(fù)用器(MUX)520及550，以及一緩存器530。圖5內(nèi)具有與圖3相同組件符號(hào)的詳細(xì)說(shuō)明為簡(jiǎn)便起見(jiàn)在此省略。圖5與圖3的主要差異在于增加一延遲鏈540及一復(fù)用器(MUX)550，用以對(duì)相位作進(jìn)一步的調(diào)整。類(lèi)似地，延遲鏈540還包括多個(gè)延遲緩沖器。每一延遲緩沖器可提供該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip的不同延遲相位。MUX 550根據(jù)一維持時(shí)間選擇參數(shù)HOLDselect，而從該多個(gè)延遲緩沖器的輸出信號(hào)中選出一維持時(shí)間-經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUThold-compensated?？汕宄私?，如果取樣相位可以連續(xù)地調(diào)整，將能輕易地獲得最佳取樣相位。然而，延遲鏈存在著最小時(shí)間單位，此限制取樣相位無(wú)法連續(xù)地調(diào)整。如果最小時(shí)間單位時(shí)間過(guò)長(zhǎng)，則維持時(shí)間可能不夠。為了彌補(bǔ)維持時(shí)間，延遲鏈540被加入，用以進(jìn)一步地調(diào)整該經(jīng)調(diào)整的輸出信號(hào)DATA-OUTinchip的相位，從而產(chǎn)生該維持時(shí)間-經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUThold-compensated。
請(qǐng)參考圖6。圖6顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)600的方塊架構(gòu)圖的第二實(shí)施例。圖6內(nèi)具有與圖1相同組件符號(hào)的詳細(xì)說(shuō)明為簡(jiǎn)便起見(jiàn)在此省略。第二實(shí)施例與第一實(shí)施例的主要差異在于相位取樣器118以多個(gè)時(shí)間調(diào)整器(例如延遲鏈模塊)取代。延遲鏈模塊618及619用來(lái)分別調(diào)整操作時(shí)鐘信號(hào)CLKinship與輸入信號(hào)DATA-INinchip的相位，并且也可解決輸出信號(hào)DATA-OUToutchip的設(shè)置時(shí)間縮短的問(wèn)題。換言之，輸出信號(hào)DATA-OUToutchip的相位(在第一實(shí)施例中)可被調(diào)整，或是操作時(shí)鐘信號(hào)CLKinship與輸入信號(hào)DATA-INinchip的相位(在第二實(shí)施例中)可被調(diào)整。
請(qǐng)同時(shí)參考圖6及圖7。圖7是顯示圖6當(dāng)中一延遲鏈模塊的電路圖。延遲鏈模塊618包括一延遲鏈710以及一復(fù)用器(MUX)720。延遲鏈710還包括多個(gè)延遲緩沖器。每一延遲緩沖器可提供操作時(shí)鐘信號(hào)CLKinship的不同延遲相位。復(fù)用器720選擇所述延遲緩沖器的輸出信號(hào)當(dāng)中之一以達(dá)成相位調(diào)整的任務(wù)。
請(qǐng)同時(shí)參考圖8至圖10D。圖8是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)800的方塊架構(gòu)圖的第三實(shí)施例。圖8內(nèi)具有與圖1相同組件符號(hào)的詳細(xì)說(shuō)明為簡(jiǎn)便起見(jiàn)在此省略。第三實(shí)施例與第一實(shí)施例的主要差異在于加入一時(shí)鐘選擇器819以提供具有可調(diào)頻率的該操作時(shí)鐘信號(hào)CLKinship。以下將進(jìn)一步提供一要徑(Critical Path)問(wèn)題的解決過(guò)程的詳細(xì)說(shuō)明。請(qǐng)參考圖9。圖9是顯示時(shí)鐘選擇器819的電路圖。時(shí)鐘選擇器819是一時(shí)鐘除法器，其包括多個(gè)緩存器910以及一復(fù)用器920，用以從多個(gè)具有不同頻率的時(shí)鐘信號(hào)中選擇一適當(dāng)?shù)淖园l(fā)時(shí)鐘信號(hào)CLKsource。請(qǐng)注意，有種種不同的時(shí)鐘選擇器。此時(shí)鐘選擇器在此僅用作一范例，而非限制。請(qǐng)參考圖10A～圖10D。圖10A～圖10D是顯示圖8內(nèi)多個(gè)信號(hào)的時(shí)序圖。請(qǐng)注意，此圖中數(shù)據(jù)信號(hào)是在時(shí)鐘信號(hào)的正緣被讀取。假設(shè)參數(shù)Countbit等于M+N，其中M與N是正整數(shù)，分別代表傳送至芯片810與從芯片810接收的位數(shù)目。M位數(shù)據(jù)是以數(shù)據(jù)輸入相位被傳送，X位數(shù)據(jù)是根據(jù)參數(shù)Countdiscard而以數(shù)據(jù)輸出相位被舍棄，(N-X)位數(shù)據(jù)是以數(shù)據(jù)輸出相位來(lái)被接收，以及X位數(shù)據(jù)還是根據(jù)參數(shù)Countcompensate而以數(shù)據(jù)輸出相位被進(jìn)一步彌補(bǔ)。換言之，盡管X位的數(shù)據(jù)被舍棄，總共接收的數(shù)據(jù)位仍等于N((N-X)+X＝N)。在此實(shí)施例中，變量X等于1。以下將詳述要徑問(wèn)題。
請(qǐng)參考圖11A至圖11C。圖11A至圖11C是顯示圖8的多個(gè)信號(hào)在不同情況下的時(shí)序圖。在圖11A中，操作時(shí)鐘信號(hào)CLKinship的頻率過(guò)低而導(dǎo)致要徑問(wèn)題。然而，在圖11B及圖11C中，操作時(shí)鐘信號(hào)CLKinship的頻率過(guò)高。而導(dǎo)致要徑問(wèn)題。操作時(shí)鐘信號(hào)CLKinship的頻率如果滿(mǎn)足下式則會(huì)被稱(chēng)為過(guò)高T t＜Tsetup+Ttrans，其中T等于操作時(shí)鐘信號(hào)CLKinship的周期，t等于操作時(shí)鐘信號(hào)CLKinship的一邊緣與取樣信號(hào)的一取樣時(shí)間SAMPLEsampled間的時(shí)間差距，Tsetup是與工藝相關(guān)的設(shè)置時(shí)間，以及Ttrans，其受相位取樣器818與平行至序列移位寄存器814的路徑影響，是該經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled在取樣時(shí)間后轉(zhuǎn)為有效的時(shí)間。圖11A是顯示由于要徑問(wèn)題并無(wú)發(fā)生，該經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled并無(wú)發(fā)生設(shè)置時(shí)間違規(guī)的現(xiàn)象，因此無(wú)須加以彌補(bǔ)。圖11B是顯示經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled發(fā)生設(shè)置時(shí)間違規(guī)的現(xiàn)象，因而經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled不正確。圖11C是顯示經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled的設(shè)置時(shí)間違規(guī)被予以彌補(bǔ)。以下將詳述此因要徑問(wèn)題而執(zhí)行的設(shè)置時(shí)間違規(guī)彌補(bǔ)。
請(qǐng)參考圖11C。相位取樣器814的取樣信號(hào)被調(diào)整以使經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled的有效區(qū)間能與操作時(shí)鐘信號(hào)CLKinchip的正緣相重疊。繼而，該舍棄計(jì)數(shù)參數(shù)被累進(jìn)，用以將該經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled延遲一時(shí)鐘周期，從而完成設(shè)置時(shí)間違規(guī)的彌補(bǔ)程序。最后，經(jīng)彌補(bǔ)的輸出信號(hào)DATA-OUTsampled的設(shè)置時(shí)間違規(guī)即被彌補(bǔ)。
請(qǐng)參考圖12。圖12是顯示本發(fā)明所提供的一內(nèi)嵌式系統(tǒng)1200的方塊架構(gòu)圖的第四實(shí)施例。圖12內(nèi)具有與圖1相同組件符號(hào)的詳細(xì)說(shuō)明為簡(jiǎn)便起見(jiàn)在此省略。第四實(shí)施例與第一實(shí)施例的主要差異在于加入多個(gè)延遲鏈模塊1231至1233以彌補(bǔ)芯片1210的實(shí)體布局所導(dǎo)致的偏斜(skew)時(shí)間。
請(qǐng)參考圖13。圖13是顯示一應(yīng)用于一內(nèi)嵌式系統(tǒng)的控制方法的流程圖。該方法的步驟在以下描述。
步驟1302選擇由該序列快閃式存儲(chǔ)器的該讀回?cái)?shù)據(jù)為正確時(shí)的一較低頻率。
步驟1304將該讀回?cái)?shù)據(jù)儲(chǔ)存至其存儲(chǔ)器而成為一黃金型樣。
步驟1306選擇一較高頻率并嘗試每一組零相位。舍棄數(shù)據(jù)輸入相位當(dāng)中的第一樣本(sample)。
步驟1308由該序列快閃式存儲(chǔ)器讀回?cái)?shù)據(jù)并將該讀回?cái)?shù)據(jù)與該黃金型樣作比較。
步驟1310決定比較結(jié)果是否相符合以及該數(shù)據(jù)是否正確。如果答案為是，則進(jìn)行步驟1314；否則，進(jìn)行步驟1312。
步驟1312增加取樣相位。
步驟1314使用目前所選擇的頻率作為操作頻率。
請(qǐng)參考圖14。圖14是應(yīng)用于一序列快閃式存儲(chǔ)器的一控制方法的流程圖。該方法的步驟在以下描述。
步驟1402開(kāi)始(Countbit的初始值等于M+N 1)。
步驟1404在每一周期，將平行至序列移位寄存器當(dāng)中一位經(jīng)由其輸入接腳移出并將Countbit的值往下數(shù)。
步驟1406決定Countbit的值是否等于N1。如果是，進(jìn)行步驟1408；否則，進(jìn)行步驟1404。
步驟1408在每一周期，將Countdiscard及Countbit的值往下數(shù)。
步驟1410決定Countdiscard的值是否等于N1。如果是，進(jìn)行步驟1412；否則，進(jìn)行步驟1408。
步驟1412在每一周期，將序列快閃式存儲(chǔ)器當(dāng)中一位經(jīng)由其輸出接腳移入并將Countbit的值往下數(shù)。
步驟1414決定Countbit的值是否等于0。如果是，進(jìn)行步驟1416；否則，進(jìn)行步驟1412。
步驟1416停止供應(yīng)時(shí)鐘信號(hào)并將一經(jīng)彌補(bǔ)的數(shù)值X往下數(shù)至0。
步驟1418決定該數(shù)值X是否等于0。如果是，進(jìn)行步驟1420；否則，進(jìn)行步驟1416。
步驟1420停止供應(yīng)時(shí)鐘信號(hào)以停止數(shù)據(jù)信號(hào)由相位取樣器移出。
步驟1422結(jié)束。
雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
1.一種內(nèi)嵌式系統(tǒng)，用以彌補(bǔ)時(shí)間，其特征在于包括一序列快閃式存儲(chǔ)器，用以?xún)?chǔ)存數(shù)據(jù)，該序列快閃式存儲(chǔ)器包括一輸入接腳，用以接收一經(jīng)調(diào)整的輸入信號(hào)；以及一輸出接腳，用以送出一輸出或輸入信號(hào)；以及一存取電路，耦合至該序列快閃式存儲(chǔ)器以存取該序列快閃式存儲(chǔ)器，該存取電路包括一處理器，用以控制該存取電路的操作；一序列快閃式存儲(chǔ)器控制器，用以激活該存取電路的一操作時(shí)鐘信號(hào)；一時(shí)間彌補(bǔ)器，用以通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸出或輸入信號(hào)的一時(shí)序；以及一平行至序列移位寄存器，耦合至該時(shí)間彌補(bǔ)器，用以將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式；其中該經(jīng)調(diào)整的輸入信號(hào)是由該存取電路加以調(diào)整并由該存取電路轉(zhuǎn)移至該序列快閃式存儲(chǔ)器。
2.如權(quán)利要求1所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該存取電路可在該操作時(shí)鐘信號(hào)的正緣存取該數(shù)據(jù)。
3.如權(quán)利要求1所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該時(shí)間彌補(bǔ)器是一相位取樣器，用以對(duì)該輸出或輸入信號(hào)進(jìn)行取樣以產(chǎn)生一經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
4.如權(quán)利要求3所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該相位取樣器還包括一延遲鏈，包括多個(gè)延遲緩沖器，每一延遲緩沖器用以提供該操作時(shí)鐘信號(hào)的不同相位；一復(fù)用器，用以根據(jù)一相位選擇參數(shù)，由該多個(gè)延遲緩沖器選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；以及一緩存器，用以根據(jù)該取樣時(shí)鐘信號(hào)，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣以產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
5.如權(quán)利要求4所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該處理器是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定該相位選擇參數(shù)，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
6.如權(quán)利要求3所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該相位取樣器還包括一延遲鏈，包括多個(gè)延遲緩沖器，每一延遲緩沖器用以提供該操作時(shí)鐘信號(hào)的一不同相位；一第一復(fù)用器，用以根據(jù)一相位選擇參數(shù)，由該多個(gè)延遲緩沖器選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；以及一第一緩存器，用以在該取樣時(shí)鐘信號(hào)的一正緣，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生一第一暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；一第二緩存器，用以在該取樣時(shí)鐘信號(hào)的一負(fù)緣，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生一第二暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；以及一第二復(fù)用器，用以從該第一及第二暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)當(dāng)中選擇，而產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
7.如權(quán)利要求6所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該處理器是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定該相位選擇參數(shù)，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
8.如權(quán)利要求3所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該相位取樣器還包括一第一延遲鏈，包括多個(gè)第一延遲緩沖器，每一第一延遲緩沖器用以提供該操作時(shí)鐘信號(hào)的不同相位；一第一復(fù)用器，用以根據(jù)一相位選擇參數(shù)，由該多個(gè)第一延遲緩沖器選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；一第二延遲鏈，包括多個(gè)第二延遲緩沖器，每一第二延遲緩沖器用以提供該輸出或輸入信號(hào)不同相位；一第二復(fù)用器，用以根據(jù)一維持時(shí)間選擇參數(shù)，由該多個(gè)第二延遲緩沖器選擇一時(shí)鐘信號(hào)為一維持時(shí)間-經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；以及一緩存器，用以根據(jù)該取樣時(shí)鐘信號(hào)，對(duì)該維持時(shí)間-經(jīng)彌補(bǔ)的輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
9.如權(quán)利要求8所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該處理器是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定該相位選擇參數(shù)，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
10.如權(quán)利要求3所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中相位取樣器是根據(jù)一取樣參數(shù)而舍棄該輸出或輸入信號(hào)的多個(gè)進(jìn)入樣本。
11.如權(quán)利要求10所述的內(nèi)嵌式系統(tǒng)，其特征在于，還包括一時(shí)鐘選擇器，用以選擇該操作時(shí)鐘信號(hào)的一經(jīng)選擇的操作頻率。
12.如權(quán)利要求11所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該時(shí)鐘選擇器包括多個(gè)緩存器，每一緩存器提供該操作時(shí)鐘信號(hào)的一不同的操作頻率；以及一復(fù)用器，用以從該多個(gè)延遲緩沖器選擇出一具有該經(jīng)選擇的操作頻率的時(shí)鐘信號(hào)。
13.如權(quán)利要求11所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中如果該時(shí)鐘選取器選擇該操作時(shí)鐘信號(hào)的一高操作頻率時(shí)，該相位取樣器的一取樣相位受到調(diào)整，用以使該經(jīng)調(diào)整的輸出或輸入信號(hào)的有效區(qū)間能與該操作時(shí)鐘信號(hào)的正緣相重疊，以及該取樣參數(shù)增加以將該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)延遲一時(shí)鐘周期，用以將該因一要徑問(wèn)題所導(dǎo)致的設(shè)置時(shí)間違規(guī)予以彌補(bǔ)，其中該要徑是介于該相位取樣器與該平行至序列移位寄存器之間，以及其中該高操作頻率滿(mǎn)足下式T t＜Tsetup+Ttrans，其中T等于該操作時(shí)鐘信號(hào)的周期，t等于該操作時(shí)鐘信號(hào)的一邊緣與該取樣信號(hào)的一取樣時(shí)間之間的時(shí)間差距，Tsetup是與工藝相關(guān)的設(shè)置時(shí)間，以及Ttrans，其受該相位取樣器與該平行至序列移位寄存器的路徑影響，該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)在取樣后可轉(zhuǎn)為有效的信號(hào)。
14.一種內(nèi)嵌式系統(tǒng)，用以調(diào)整時(shí)間，其特征在于包括一序列快閃式存儲(chǔ)器，用以?xún)?chǔ)存數(shù)據(jù)，該序列快閃式存儲(chǔ)器包括一第一輸入接腳，用以接收一經(jīng)調(diào)整的操作信號(hào)；一第二輸入接腳，用以接收一經(jīng)調(diào)整的輸入信號(hào)；以及一輸出接腳，用以送出一輸出或輸入信號(hào)；以及一存取電路，耦合至該序列快閃式存儲(chǔ)器以存取該序列快閃式存儲(chǔ)器，該存取電路包括一處理器，用以控制該存取電路的操作；一序列快閃式存儲(chǔ)器控制器，用以激活該存取電路的一操作時(shí)鐘信號(hào)；一第一時(shí)間調(diào)整器，用以調(diào)整該操作時(shí)鐘信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的操作時(shí)鐘信號(hào)；一第二時(shí)間調(diào)整器，用以調(diào)整一輸入信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的輸入信號(hào)；以及一平行至序列移位寄存器，耦合至該時(shí)間彌補(bǔ)器，用以將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式。
15.如權(quán)利要求14所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該存取電路是在該操作時(shí)鐘信號(hào)的正緣存取該數(shù)據(jù)。
16.如權(quán)利要求14所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該第一及第二時(shí)間調(diào)整器為延遲鏈模塊，用以分別調(diào)整該輸入信號(hào)及該操作時(shí)鐘信號(hào)的相位。
17.如權(quán)利要求16所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該延遲鏈模塊還包括一延遲鏈，包括多個(gè)延遲緩沖器，每一延遲緩沖器用以提供一不同相位；一復(fù)用器，用以根據(jù)一相位選擇參數(shù)，由該多個(gè)延遲緩沖器當(dāng)中的一信號(hào)選擇作為其輸出。
18.如權(quán)利要求14所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該存取電路還包括一時(shí)間彌補(bǔ)器，耦合至該序列快閃式存儲(chǔ)器的該輸出接腳與該平行至序列移位寄存器，用以通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸出或輸入信號(hào)的一時(shí)序。
19.如權(quán)利要求18所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該時(shí)間彌補(bǔ)器是根據(jù)一取樣參數(shù)而舍棄該輸出或輸入信號(hào)的多個(gè)進(jìn)入樣本。
20.如權(quán)利要求19所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中該存取電路還包括一時(shí)鐘選擇器，用以選擇該操作時(shí)鐘信號(hào)的一經(jīng)選擇的操作頻率。
21.如權(quán)利要求20所述的內(nèi)嵌式系統(tǒng)，其特征在于，其中如果該時(shí)鐘選取器選擇該操作時(shí)鐘信號(hào)的一高操作頻率時(shí)，該相位取樣器的一取樣相位受到調(diào)整，用以使該經(jīng)調(diào)整的輸出或輸入信號(hào)的有效區(qū)間能與該操作時(shí)鐘信號(hào)的正緣相重疊，以及該取樣參數(shù)增加以將該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)延遲一時(shí)鐘周期，用以將該因一要徑問(wèn)題所導(dǎo)致的設(shè)置時(shí)間違規(guī)予以彌補(bǔ)，其中該要徑是介于該相位取樣器與該平行至序列移位寄存器之間，以及其中該高操作頻率滿(mǎn)足下式T t＜Tsetup+Ttrans，其中T等于該操作時(shí)鐘信號(hào)的周期，t等于該操作時(shí)鐘信號(hào)的一邊緣與該取樣信號(hào)的一取樣時(shí)間之間的時(shí)間差距，Tsetup是與工藝相關(guān)的設(shè)置時(shí)間，以及Ttrans，其受該相位取樣器與該平行至序列移位寄存器的路徑影響，該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)在取樣后可轉(zhuǎn)為有效的信號(hào)。
22.一種內(nèi)嵌式系統(tǒng)的控制方法，該內(nèi)嵌式系統(tǒng)可用以彌補(bǔ)時(shí)間，其特征在于，該方法包括接收一經(jīng)調(diào)整的輸入信號(hào)；傳送一輸出或輸入信號(hào)；激活一操作時(shí)鐘信號(hào)；通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸入信號(hào)的一時(shí)序；以及將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式。
23.如權(quán)利要求22所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該數(shù)據(jù)是在該操作時(shí)鐘信號(hào)的正緣被存取。
24.如權(quán)利要求22所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該輸出或輸入信號(hào)被取樣以產(chǎn)生一經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
25.如權(quán)利要求24所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中對(duì)該輸出或輸入信號(hào)進(jìn)行取樣的步驟還包括提供該操作時(shí)鐘信號(hào)的不同相位；根據(jù)一相位選擇參數(shù)，由該多個(gè)延遲緩沖器選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；以及根據(jù)該取樣時(shí)鐘信號(hào)，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣以產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
26.如權(quán)利要求25所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該相位選擇參數(shù)是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定出，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
27.如權(quán)利要求24所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中對(duì)該輸出或輸入信號(hào)進(jìn)行取樣的步驟還包括提供該操作時(shí)鐘信號(hào)的一不同相位；根據(jù)一相位選擇參數(shù)，選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；以及在該取樣時(shí)鐘信號(hào)的一正緣，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生一第一暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；在該取樣時(shí)鐘信號(hào)的一負(fù)緣，對(duì)該輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生一第二暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；以及從該第一及第二暫時(shí)經(jīng)彌補(bǔ)的輸出或輸入信號(hào)當(dāng)中選擇，而產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
28.如權(quán)利要求27所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該相位選擇參數(shù)是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定出，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
29.如權(quán)利要求24所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中對(duì)該輸出或輸入信號(hào)進(jìn)行取樣的步驟還包括提供該操作時(shí)鐘信號(hào)的不同相位；根據(jù)一相位選擇參數(shù)，選擇一時(shí)鐘信號(hào)為一取樣信號(hào)；提供該輸出或輸入信號(hào)的不同相位；根據(jù)一維持時(shí)間選擇參數(shù)，選擇一時(shí)鐘信號(hào)為一維持時(shí)間-經(jīng)彌補(bǔ)的輸出或輸入信號(hào)；以及根據(jù)該取樣時(shí)鐘信號(hào)，對(duì)該維持時(shí)間-經(jīng)彌補(bǔ)的輸出或輸入信號(hào)進(jìn)行取樣，而產(chǎn)生該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)。
30.如權(quán)利要求29所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該相位選擇參數(shù)是通過(guò)將一型樣與不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)作比較而決定出，其中該不同的經(jīng)彌補(bǔ)的輸出或輸入信號(hào)是根據(jù)不同取樣信號(hào)而產(chǎn)生。
31.如權(quán)利要求24所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該輸出或輸入信號(hào)的多個(gè)進(jìn)入樣本是根據(jù)一取樣參數(shù)而被舍棄。
32.如權(quán)利要求31所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，還包括選擇出該操作時(shí)鐘信號(hào)的一經(jīng)選擇的操作頻率。
33.如權(quán)利要求32所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中選擇出該操作時(shí)鐘信號(hào)的該經(jīng)選擇的操作頻率的步驟還包括提供該操作時(shí)鐘信號(hào)的一不同的操作頻率；以及選擇出一具有該經(jīng)選擇的操作頻率的時(shí)鐘信號(hào)。
34.如權(quán)利要求33所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中如果該操作時(shí)鐘信號(hào)的一高操作頻率被選擇時(shí)，一取樣相位受到調(diào)整，用以使該經(jīng)調(diào)整的輸出或輸入信號(hào)的有效區(qū)間能與該操作時(shí)鐘信號(hào)的正緣相重疊，以及該取樣參數(shù)增加以將該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)延遲一時(shí)鐘周期，用以將該因一要徑問(wèn)題所導(dǎo)致的設(shè)置時(shí)間違規(guī)予以彌補(bǔ)，其中該高操作頻率滿(mǎn)足下式T t＜Tsetup+Ttrans，其中T等于該操作時(shí)鐘信號(hào)的周期，t等于該操作時(shí)鐘信號(hào)的一邊緣與該取樣信號(hào)的一取樣時(shí)間之間的時(shí)間差距，Tsetup是與工藝相關(guān)的設(shè)置時(shí)間，以及Ttrans，該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)在取樣后可轉(zhuǎn)為有效的信號(hào)。
35.一種內(nèi)嵌式系統(tǒng)的控制方法，該內(nèi)嵌式系統(tǒng)可用以調(diào)整時(shí)間，其特征在于，該方法包括接收一經(jīng)調(diào)整的操作時(shí)鐘信號(hào)；接收一經(jīng)調(diào)整的輸入信號(hào)；傳送一輸出或輸入信號(hào)；激活一存取電路的一操作時(shí)鐘信號(hào)；調(diào)整該操作時(shí)鐘信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的操作時(shí)鐘信號(hào)；調(diào)整一輸入信號(hào)的時(shí)序以產(chǎn)生該經(jīng)調(diào)整的輸入信號(hào)；以及將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式或由序列型式轉(zhuǎn)換為平行型式。
36.如權(quán)利要求35所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該數(shù)據(jù)是在該操作時(shí)鐘信號(hào)的正緣被存取。
37.如權(quán)利要求35所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該輸入信號(hào)及該操作時(shí)鐘信號(hào)的相位被調(diào)整。
38.如權(quán)利要求37所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中調(diào)整相位的步驟還包括提供多個(gè)不同相位；以及根據(jù)一相位選擇參數(shù)，選擇該多個(gè)不同相位當(dāng)中之一。
39.如權(quán)利要求35所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，還包括通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸出或輸入信號(hào)的一時(shí)序。
40.如權(quán)利要求39所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中該輸出或輸入信號(hào)的多個(gè)進(jìn)入樣本是根據(jù)一取樣參數(shù)而被舍棄。
41.如權(quán)利要求40所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，還包括選擇該出操作時(shí)鐘信號(hào)的一經(jīng)選擇的操作頻率。
42.如權(quán)利要求41所述的內(nèi)嵌式系統(tǒng)的控制方法，其特征在于，其中如果該操作時(shí)鐘信號(hào)的一高操作頻率被選擇時(shí)，一取樣相位受到調(diào)整，用以使該經(jīng)調(diào)整的輸出或輸入信號(hào)的有效區(qū)間能與該操作時(shí)鐘信號(hào)的正緣相重疊，以及該取樣參數(shù)增加以將該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)延遲一時(shí)鐘周期，用以將該因一要徑問(wèn)題所導(dǎo)致的設(shè)置時(shí)間違規(guī)予以彌補(bǔ)，其中該高操作頻率滿(mǎn)足下式T t＜Tsetup+Ttrans，其中T等于該操作時(shí)鐘信號(hào)的周期，t等于該操作時(shí)鐘信號(hào)的一邊緣與該取樣信號(hào)的一取樣時(shí)間之間的時(shí)間差距，Tsetup是與工藝相關(guān)的設(shè)置時(shí)間，以及Ttrans，該經(jīng)彌補(bǔ)的輸出或輸入信號(hào)在取樣后可轉(zhuǎn)為有效的信號(hào)。
全文摘要
本發(fā)明提供一種內(nèi)嵌式系統(tǒng)與其控制方法，該系統(tǒng)可用以彌補(bǔ)設(shè)置時(shí)間違規(guī)，包括一序列快閃式存儲(chǔ)器以及一存取電路。該序列快閃式存儲(chǔ)器還包括一輸入接腳及一輸出接腳。該存取電路還包括一處理器、一平行至序列移位寄存器、一序列快閃式存儲(chǔ)器控制器，以及一時(shí)間彌補(bǔ)器。該輸入接腳接收一經(jīng)調(diào)整的輸入信號(hào)，而該輸出接腳送出一輸出信號(hào)。該處理器控制該存取電路的操作。該序列快閃式存儲(chǔ)器控制器激活該存取電路的一操作時(shí)鐘信號(hào)。該時(shí)間彌補(bǔ)器是通過(guò)參考該操作時(shí)鐘信號(hào)以彌補(bǔ)該輸出或輸入信號(hào)的一時(shí)序。該平行至序列移位寄存器是將數(shù)據(jù)由平行型式轉(zhuǎn)換為序列型式。通過(guò)本發(fā)明，可以調(diào)整取樣時(shí)間，增加準(zhǔn)度。
文檔編號(hào)G06F13/38GK101042685SQ200610139329
公開(kāi)日2007年9月26日 申請(qǐng)日期2006年9月22日 優(yōu)先權(quán)日2006年3月21日
發(fā)明者賴(lài)明祥, 蔡忠宏 申請(qǐng)人:聯(lián)發(fā)科技股份有限公司