專利名稱：一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)據(jù)采集和存儲(chǔ)技術(shù)，具體涉及一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置。
背景技術(shù)：
隨著電力電子技術(shù)的發(fā)展，電子式電能表因其具有多功能、智能化的優(yōu)點(diǎn)，得到了廣泛的應(yīng)用。
圖1所示為電能計(jì)量芯片的系統(tǒng)結(jié)構(gòu)圖。參見圖1，電能計(jì)量芯片由放大器、模數(shù)轉(zhuǎn)換、抽取濾波、乘法器和數(shù)頻轉(zhuǎn)換組成。電流經(jīng)接入零線的取樣電阻生成差分信號(hào)V_I+和V_I-，電壓經(jīng)接入火線的分壓電阻生成差分信號(hào)V_V+和V_V-；這些差分信號(hào)經(jīng)放大器放大后，由模數(shù)變換轉(zhuǎn)換成數(shù)字的1比特(BIT)碼流；經(jīng)抽取濾波器后變?yōu)椴⑿袛?shù)據(jù)；電壓路和電流路的并行數(shù)據(jù)在乘法器中相乘生成功率數(shù)據(jù)；功率數(shù)據(jù)輸入數(shù)頻轉(zhuǎn)換后，以一定頻率的脈沖形式輸出，功率值大時(shí)，輸出的脈沖頻率高，功率值小時(shí)，輸出的脈沖頻率低；輸出的脈沖送到芯片外的計(jì)數(shù)器進(jìn)行計(jì)數(shù)，從而實(shí)現(xiàn)電能的計(jì)量。
為了定位影響電能計(jì)量芯片計(jì)量精度的因素，需要將模數(shù)變換輸出的1比特碼流實(shí)時(shí)采集并存儲(chǔ)，并將采集的數(shù)據(jù)輸入計(jì)算機(jī)，利用抽取濾波、乘法器和數(shù)頻轉(zhuǎn)換三大模塊的理想模型進(jìn)行仿真和數(shù)據(jù)分析。如果仿真結(jié)果達(dá)到了要求的計(jì)量精度，則其計(jì)量精度的影響因素不在模擬電路及模數(shù)變換部分，而在抽取濾波、乘法器和數(shù)頻轉(zhuǎn)換部分；如果仿真結(jié)果沒有達(dá)到要求的計(jì)量精度，則其模擬電路及模數(shù)變換部分存在影響計(jì)量精度的因素。
在小電流情況下，電能計(jì)量芯片的功率數(shù)據(jù)對(duì)應(yīng)的脈沖頻率較低，需要對(duì)電能計(jì)量芯片做長(zhǎng)時(shí)間采集，才能通過理想模型得到計(jì)數(shù)值，并對(duì)該值進(jìn)行數(shù)據(jù)分析，進(jìn)而定位影響電能計(jì)量芯片計(jì)量精度的因素。
現(xiàn)有的實(shí)時(shí)采集存儲(chǔ)裝置，包括接口模塊、處理器、存儲(chǔ)器和PC機(jī)，其中，接口模塊接收采集的數(shù)據(jù)，傳輸?shù)教幚砥?，由處理器通過存儲(chǔ)器，將采集的數(shù)據(jù)傳輸?shù)絇C機(jī)。這種實(shí)時(shí)采集存儲(chǔ)裝置的存儲(chǔ)器主要用作緩沖器，即將采集的數(shù)據(jù)通過該緩沖器傳輸?shù)絇C機(jī)。脫離PC機(jī)單獨(dú)用于數(shù)據(jù)采集存儲(chǔ)時(shí)，存儲(chǔ)容量有限，不適用于電能計(jì)量芯片的長(zhǎng)時(shí)間數(shù)據(jù)采集存儲(chǔ)；與PC機(jī)聯(lián)機(jī)使用實(shí)現(xiàn)采集存儲(chǔ)功能時(shí)，又占用了PC機(jī)大量資源，也不適合用于電能計(jì)量芯片數(shù)據(jù)的長(zhǎng)時(shí)間采集存儲(chǔ)。
圖2所示即為一種現(xiàn)有的1BIT碼流實(shí)時(shí)采集與存儲(chǔ)裝置。參見圖2，電能計(jì)量芯片模數(shù)變換輸出的電流路1BIT碼流和電壓路1BIT碼流輸入邏輯分析儀進(jìn)行采集和存儲(chǔ)，采集完成后，將采集到的數(shù)據(jù)通過串口、磁盤等方式傳到計(jì)算機(jī)上，然后做仿真和數(shù)據(jù)分析。但是，現(xiàn)有的邏輯分析儀主要用于高速采集，其存儲(chǔ)容量有限，通常小于1Mbits，不能做長(zhǎng)時(shí)間采集，否則會(huì)導(dǎo)致數(shù)據(jù)丟失，從而使結(jié)果出現(xiàn)差錯(cuò)。如果選擇存儲(chǔ)容量大的邏輯分析儀，其成本又太高，也不適合用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的主要目的在于提供一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置，實(shí)現(xiàn)對(duì)電能計(jì)量芯片數(shù)據(jù)的長(zhǎng)時(shí)間獨(dú)立采集并存儲(chǔ)。
為達(dá)到上述目的，本發(fā)明的技術(shù)方案是這樣實(shí)現(xiàn)的一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置，包括接口模塊、處理器和數(shù)字存儲(chǔ)卡，所述接口模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，將所述數(shù)據(jù)輸出到處理器；所述處理器包括數(shù)字存儲(chǔ)卡控制器和具有與接口模塊對(duì)應(yīng)接口的接收模塊，所述接收模塊接收接口模塊輸入的數(shù)據(jù)，由所述處理器通過所述數(shù)字存儲(chǔ)卡控制器保存到所述數(shù)字存儲(chǔ)卡。
所述接口模塊由可編程邏輯陣列FPGA或CPLD實(shí)現(xiàn)。
所述接口模塊和接收模塊的數(shù)據(jù)長(zhǎng)度及控制信號(hào)的頻率根據(jù)電能計(jì)量芯片輸入的數(shù)據(jù)頻率相應(yīng)變化。
所述接口模塊為串行接口模塊。
所述串行接口模塊為I2C接口模塊、SPI接口模塊、I2S接口模塊或串并轉(zhuǎn)換和I2S接口組合的模塊。
所述串行接口模塊為I2S發(fā)送模塊，所述I2S發(fā)送模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，轉(zhuǎn)換為I2S格式的串行碼流，輸出到處理器；所述接收模塊為I2S接收模塊，所述I2S接收模塊用于接收I2S格式的串行碼流，由所述處理器通過數(shù)字存儲(chǔ)卡控制器保存到所述數(shù)字存儲(chǔ)卡。
該裝置進(jìn)一步包括串并轉(zhuǎn)換，所述串并轉(zhuǎn)換用于將輸入的電能計(jì)量芯片的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并輸出到所述I2S發(fā)送模塊。
所述數(shù)字存儲(chǔ)卡為安全數(shù)據(jù)存儲(chǔ)SD卡、多媒體消息存儲(chǔ)MMC卡或壓縮閃存CF卡。
該裝置進(jìn)一步包括通用串行總線USB接口模塊，所述處理器進(jìn)一步用于通過數(shù)字存儲(chǔ)卡控制器讀取所述數(shù)字存儲(chǔ)卡內(nèi)的數(shù)據(jù)，并通過所述USB接口模塊輸出到外部設(shè)備。
由以上技術(shù)方案可見，本發(fā)明所提供的用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置，利用接口模塊采集電能計(jì)量芯片的數(shù)據(jù)，由處理器保存到數(shù)字存儲(chǔ)卡中。在數(shù)據(jù)采集完成后，由處理器通過數(shù)字存儲(chǔ)卡控制器將數(shù)字存儲(chǔ)卡中的數(shù)據(jù)讀出，通過USB接口傳輸?shù)絇C機(jī)，或由PC機(jī)通過實(shí)時(shí)采集存儲(chǔ)裝置以外的讀卡器讀取數(shù)字存儲(chǔ)卡中的數(shù)據(jù)。使得用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置能夠存儲(chǔ)大量的采集數(shù)據(jù)，并脫離PC機(jī)單獨(dú)完成采集存儲(chǔ)功能，實(shí)現(xiàn)了電能計(jì)量芯片數(shù)據(jù)的長(zhǎng)時(shí)間獨(dú)立采集并存儲(chǔ)，減小了對(duì)PC機(jī)資源的占用。同時(shí)，本發(fā)明使用數(shù)字存儲(chǔ)卡作為采集數(shù)據(jù)的存儲(chǔ)器，實(shí)現(xiàn)了可移動(dòng)存儲(chǔ)。
其次，本發(fā)明實(shí)施例中的接口模塊由可編程邏輯陣列實(shí)現(xiàn)，其數(shù)據(jù)長(zhǎng)度和控制信號(hào)可根據(jù)電能計(jì)量芯片輸出碼率的變化而相應(yīng)改變，因此本發(fā)明可適用于不同碼率輸出的電能計(jì)量芯片。
最后，本發(fā)明可編程邏輯陣列和處理器系統(tǒng)板的設(shè)計(jì)與調(diào)試都很簡(jiǎn)單，且價(jià)格低廉，使得本發(fā)明實(shí)現(xiàn)簡(jiǎn)單，比起昂貴的邏輯分析儀來說，成本也很低廉。如果需要增加采集時(shí)間，只需要增加數(shù)字存儲(chǔ)卡的容量，使得本發(fā)明提供的裝置有較好的可擴(kuò)展性。


圖1為電能計(jì)量芯片的系統(tǒng)結(jié)構(gòu)圖；圖2為現(xiàn)有的用于電能計(jì)量芯片單比特碼流采集與存儲(chǔ)裝置的結(jié)構(gòu)示意圖；圖3為本發(fā)明實(shí)施例中的用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖；圖4本發(fā)明實(shí)施例一用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖；圖5本發(fā)明電能計(jì)量芯片采集完成后將數(shù)字存儲(chǔ)卡中的數(shù)據(jù)讀出的結(jié)構(gòu)示意圖；圖6為圖4所示I2S的時(shí)序圖；圖7為本發(fā)明實(shí)施例二用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖；圖8為本發(fā)明實(shí)施例三用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖。
具體實(shí)施例方式
下面結(jié)合附圖及具體實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)說明。
圖3為本發(fā)明實(shí)施例中的用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖。參見圖3，該裝置包括接口模塊、處理器和數(shù)字存儲(chǔ)卡。
其中，接口模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，輸出到處理器。
處理器包括數(shù)字存儲(chǔ)卡控制器和具有與接口模塊對(duì)應(yīng)接口的接收模塊，接收模塊接收接口模塊輸入的數(shù)據(jù)，由處理器通過數(shù)字存儲(chǔ)卡控制器保存到數(shù)字存儲(chǔ)卡。
數(shù)字存儲(chǔ)卡接收處理器的數(shù)字存儲(chǔ)卡控制器輸入的數(shù)據(jù)。
該裝置進(jìn)一步包括通用串行總線(USB)接口模塊，在電能計(jì)量芯片采集完成后，由處理器通過數(shù)字存儲(chǔ)卡控制器將數(shù)字存儲(chǔ)卡中的采集的數(shù)據(jù)讀出，并通過該USB接口模塊將數(shù)據(jù)傳輸?shù)絇C機(jī)，由PC機(jī)進(jìn)行數(shù)據(jù)的仿真和分析。
其中的接口模塊可以為串行接口模塊或并行接口模塊，串行接口模塊可以為I2C(Inter-Integrated Circuit)接口模塊、串行外圍接口(SPI，SerialPeripheral Interface)模塊，I2S(Inter-IC Sound)接口模塊或由串并轉(zhuǎn)換和I2S接口模塊組合的模塊等。當(dāng)然，采用不同的接口模塊時(shí)，處理器內(nèi)也相應(yīng)的采用具有與接口模塊相同接口類型的接收模塊。
該接口模塊由可編程邏輯陣列實(shí)現(xiàn)，其數(shù)據(jù)長(zhǎng)度和控制信號(hào)的頻率根據(jù)電能計(jì)量芯片輸出碼率的變化而相應(yīng)改變。處理器中接收模塊的數(shù)據(jù)長(zhǎng)度和控制信號(hào)頻率也可利用軟件編程改變，使其能夠根據(jù)電能計(jì)量芯片的輸入碼率而改變。
以下以三個(gè)實(shí)施例對(duì)本發(fā)明用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置進(jìn)行詳細(xì)介紹。
實(shí)施例一本實(shí)施例中，接口模塊為串并轉(zhuǎn)換和I2S發(fā)送模塊組合的模塊，由可編程邏輯陣列(FPGA，F(xiàn)ield Programmable Gate Array)或復(fù)雜可編程邏輯器件(CPLD，Complex Programmable Logic Device)實(shí)現(xiàn)；處理器中的接收模塊為I2S接收模塊。
圖4為本發(fā)明實(shí)施例一用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖。參見圖4，該裝置主要由串并轉(zhuǎn)換、I2S發(fā)送模塊、處理器和數(shù)字存儲(chǔ)卡組成。其中，串并轉(zhuǎn)換、I2S發(fā)送模塊、處理器和數(shù)字存儲(chǔ)卡組成實(shí)時(shí)采集存儲(chǔ)模塊。其中，處理器包括I2S接收模塊、中央處理單元(CPU)和數(shù)字存儲(chǔ)卡控制器。
在圖4中，電能計(jì)量芯片輸入的電流路單比特碼流和電壓路單比特碼流經(jīng)串并轉(zhuǎn)換后，由串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)；并行數(shù)據(jù)輸入到I2S發(fā)送模塊，以I2S格式的串行碼流從I2S發(fā)送模塊輸出，由處理器中的I2S接收模塊在CPU的控制下接收，并由處理器的CPU讀取I2S接收模塊接收到的采集數(shù)據(jù)，控制數(shù)字存儲(chǔ)卡控制器保存到數(shù)字存儲(chǔ)卡。在采集完成后，將數(shù)字存儲(chǔ)卡從實(shí)時(shí)采集存儲(chǔ)裝置取出，通過讀卡器將采集的數(shù)據(jù)傳輸?shù)絇C機(jī)，由PC機(jī)做仿真和數(shù)據(jù)分析，如圖5所示。
I2S是一種用于立體聲音頻和系統(tǒng)之間接口的傳輸協(xié)議，I2S發(fā)送模塊和處理器中的I2S接收模塊之間需要三根傳輸線，分別是數(shù)據(jù)傳輸同步時(shí)鐘(SCK)、聲道選擇(WS)和串行數(shù)據(jù)傳輸線(SD)。
其中，SCK是I2S發(fā)送模塊和I2S接收模塊內(nèi)的同步信號(hào)；WS是聲道選擇線，表明了數(shù)據(jù)發(fā)送端所選擇的聲道，當(dāng)WS＝0時(shí)，表示選擇左聲道，如在本實(shí)施例中可以輸出電流路單比特碼流；WS＝1時(shí)，表示選擇右聲道，如在本實(shí)施例中可以輸出電壓路單比特碼流；SD是串行數(shù)據(jù)的傳輸線，串行數(shù)據(jù)在I2S中以二進(jìn)制補(bǔ)碼的形式在SD數(shù)據(jù)線中傳輸，如在本實(shí)施例中，SD為在WS的控制下交替輸出的電流路單比特碼流和電壓路單比特碼流。
SCK和WS為I2S發(fā)送模塊和I2S接收模塊之間數(shù)據(jù)傳輸?shù)目刂菩盘?hào)，可以由I2S發(fā)送模塊產(chǎn)生，也可以由I2S接收模塊產(chǎn)生。I2S的基本傳輸時(shí)序如圖6所示。參見圖6，電流路單比特碼流和電壓路單比特碼流在控制信號(hào)WS和SCK的控制下交替輸出。
實(shí)施例一中，在與電能計(jì)量芯片輸入數(shù)據(jù)的碼率相對(duì)應(yīng)的SCK和WS控制下，I2S發(fā)送模塊將接收到的電流路和電壓路串并轉(zhuǎn)換輸出的并行數(shù)據(jù)，以I2S格式串行碼流的形式輸出，經(jīng)處理器的I2S接收模塊接收，并由CPU接收，在CPU的控制下通過數(shù)字存儲(chǔ)卡控制器保存到數(shù)字存儲(chǔ)卡。
本實(shí)施例中，串并轉(zhuǎn)換和I2S發(fā)送模塊由FPGA/CPLD實(shí)現(xiàn)，其中的數(shù)據(jù)長(zhǎng)度、SCK頻率和WS頻率可調(diào)，當(dāng)電能計(jì)量芯片輸入數(shù)據(jù)的碼率改變時(shí)，可以通過調(diào)節(jié)串并轉(zhuǎn)換和I2S發(fā)送模塊的數(shù)據(jù)長(zhǎng)度及SCK的頻率來適應(yīng)輸入數(shù)據(jù)的碼率，也可以通過改變WS的頻率來適應(yīng)輸入數(shù)據(jù)的碼率。如數(shù)據(jù)長(zhǎng)度可以為8位、16位、32位等，SCK頻率可以為與可能的輸入數(shù)據(jù)的碼率相同的頻率。例如，輸入碼率為1Mbps(bits per second)，數(shù)據(jù)長(zhǎng)度為16位，對(duì)應(yīng)的SCK頻率為1MHz，WS頻率為1/32MHz，當(dāng)輸入碼率改變?yōu)?Mbps時(shí)，對(duì)應(yīng)的SCK頻率為2MHz，此時(shí)若數(shù)據(jù)長(zhǎng)度不變，仍為16位，則對(duì)應(yīng)的WS頻率為2/32MHz；若數(shù)據(jù)長(zhǎng)度調(diào)為32位，則對(duì)應(yīng)的WS頻率不變?yōu)?/64＝1/32MHz。
實(shí)施例二本實(shí)施例中，接口模塊為I2S發(fā)送模塊，處理器包括I2S接收模塊。
如果電能計(jì)量芯片使用的模數(shù)轉(zhuǎn)換輸出的數(shù)據(jù)為并行數(shù)據(jù)，則用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置如圖7所示。參見圖7，電能計(jì)量芯片模數(shù)轉(zhuǎn)換輸出的并行數(shù)據(jù)直接輸入到I2S發(fā)送模塊。其隨后的工作原理與實(shí)施例一中的裝置相同，在此不再贅述。
本實(shí)施例中，I2S發(fā)送模塊也由可編程邏輯陣列FPGA/CPLD實(shí)現(xiàn)，其數(shù)據(jù)長(zhǎng)度和控制信號(hào)的頻率可調(diào)，適應(yīng)不同碼率的電能計(jì)量芯片模數(shù)轉(zhuǎn)換輸出并行數(shù)據(jù)的過程，與實(shí)施例一中相同。
實(shí)施例三圖8所示為本發(fā)明實(shí)施例三用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置的結(jié)構(gòu)示意圖，參見圖8，與前兩個(gè)實(shí)施例所不同的是，本實(shí)施例中所述用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置還包括USB接口模塊。所述處理器通過數(shù)字存儲(chǔ)卡控制器讀取數(shù)字存儲(chǔ)卡內(nèi)存儲(chǔ)的采集數(shù)據(jù)，并通過所述USB接口模塊傳輸?shù)絇C機(jī)。
本發(fā)明的處理器可以為包括接收模塊和數(shù)字存儲(chǔ)卡控制器的任一片上系統(tǒng)(SOC)或嵌入式處理器。
本發(fā)明的數(shù)字存儲(chǔ)卡可以為安全數(shù)據(jù)存儲(chǔ)(SD)卡、多媒體消息存儲(chǔ)(MMC)卡或壓縮閃存(CF)卡。讀卡器為數(shù)字存儲(chǔ)卡的專用讀卡設(shè)備，如公知的具有USB接口的讀卡器。
由上述實(shí)施例的具體實(shí)施方式
可見，本發(fā)明所提供的一種用于電能計(jì)量芯片的采集存儲(chǔ)裝置，通過接口模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，由處理器保存到數(shù)字存儲(chǔ)卡，實(shí)現(xiàn)了對(duì)電能計(jì)量芯片數(shù)據(jù)的獨(dú)立長(zhǎng)時(shí)間采集和存儲(chǔ)。采集完成后，可以由帶有USB接口模塊的采集存儲(chǔ)裝置將數(shù)據(jù)直接傳輸?shù)絇C機(jī)，還可以將數(shù)字存儲(chǔ)卡取出，通過獨(dú)立于采集存儲(chǔ)裝置的讀卡器將數(shù)字存儲(chǔ)卡中的采集數(shù)據(jù)傳輸?shù)絇C機(jī)，由PC機(jī)進(jìn)行仿真和數(shù)據(jù)分析。同時(shí)，隨著輸入碼率的改變，可以通過調(diào)節(jié)可編程邏輯陣列中各模塊的數(shù)據(jù)長(zhǎng)度和控制信號(hào)的頻率來適應(yīng)。且本發(fā)明提供的裝置實(shí)現(xiàn)簡(jiǎn)單，可擴(kuò)展性好，成本低廉。
以上所述僅為本發(fā)明的較佳實(shí)施例而已，并非用于限定本發(fā)明的保護(hù)范圍。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置，其特征在于，該裝置包括接口模塊、處理器和數(shù)字存儲(chǔ)卡，所述接口模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，將所述數(shù)據(jù)輸出到處理器；所述處理器包括數(shù)字存儲(chǔ)卡控制器和具有與接口模塊對(duì)應(yīng)接口的接收模塊，所述接收模塊接收接口模塊輸入的數(shù)據(jù)，由所述處理器通過所述數(shù)字存儲(chǔ)卡控制器保存到所述數(shù)字存儲(chǔ)卡。
2.如權(quán)利要求1所述的裝置，其特征在于，所述接口模塊由可編程邏輯陣列FPGA或CPLD實(shí)現(xiàn)。
3.如權(quán)利要求2所述的裝置，其特征在于，所述接口模塊和接收模塊的數(shù)據(jù)長(zhǎng)度及控制信號(hào)的頻率根據(jù)電能計(jì)量芯片輸入的數(shù)據(jù)頻率相應(yīng)變化。
4.如權(quán)利要求1所述的裝置，其特征在于，所述接口模塊為串行接口模塊。
5.如權(quán)利要求4所述的裝置，其特征在于，所述串行接口模塊為I2C接口模塊、SPI接口模塊、I2S接口模塊或串并轉(zhuǎn)換和I2S接口組合的模塊。
6.如權(quán)利要求4所述的裝置，其特征在于，所述串行接口模塊為I2S發(fā)送模塊，所述I2S發(fā)送模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，轉(zhuǎn)換為I2S格式的串行碼流，輸出到處理器；所述接收模塊為I2S接收模塊，所述I2S接收模塊用于接收I2S格式的串行碼流，由所述處理器通過數(shù)字存儲(chǔ)卡控制器保存到所述數(shù)字存儲(chǔ)卡。
7.如權(quán)利要求6所述的裝置，其特征在于，該裝置進(jìn)一步包括串并轉(zhuǎn)換，所述串并轉(zhuǎn)換用于將輸入的電能計(jì)量芯片的串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，并輸出到所述I2S發(fā)送模塊。
8.如權(quán)利要求1所述的裝置，其特征在于，所述數(shù)字存儲(chǔ)卡為安全數(shù)據(jù)存儲(chǔ)SD卡、多媒體消息存儲(chǔ)MMC卡或壓縮閃存CF卡。
9.如權(quán)利要求1所述的裝置，其特征在于，該裝置進(jìn)一步包括通用串行總線USB接口模塊，所述處理器進(jìn)一步用于通過數(shù)字存儲(chǔ)卡控制器讀取所述數(shù)字存儲(chǔ)卡內(nèi)的數(shù)據(jù)，并通過所述USB接口模塊輸出到外部設(shè)備。
全文摘要
本發(fā)明公開了一種用于電能計(jì)量芯片的實(shí)時(shí)采集存儲(chǔ)裝置，該裝置包括接口模塊、處理器和數(shù)字存儲(chǔ)卡，所述接口模塊接收電能計(jì)量芯片輸入的數(shù)據(jù)，將所述數(shù)據(jù)輸出到處理器；所述處理器包括數(shù)字存儲(chǔ)卡控制器和具有與接口模塊對(duì)應(yīng)接口的接收模塊，所述接收模塊接收接口模塊輸入的數(shù)據(jù)，由所述處理器通過所述數(shù)字存儲(chǔ)卡控制器保存到所述數(shù)字存儲(chǔ)卡。使用本發(fā)明實(shí)現(xiàn)了電能計(jì)量芯片數(shù)據(jù)的長(zhǎng)時(shí)間獨(dú)立采集和存儲(chǔ)，且本發(fā)明實(shí)現(xiàn)簡(jiǎn)單，可擴(kuò)展性好，價(jià)格低廉。
文檔編號(hào)G06F13/38GK1963542SQ200610162080
公開日2007年5月16日 申請(qǐng)日期2006年12月8日 優(yōu)先權(quán)日2006年12月8日
發(fā)明者楊作興 申請(qǐng)人:北京中星微電子有限公司