專利名稱：集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種集成電路、 一種操作集成電路的方法和在由計(jì) 算裝置執(zhí)行時(shí)控制該計(jì)算裝置實(shí)現(xiàn)操作集成電路的方法的機(jī)器可讀 指令。
背景技術(shù)：
集成電路(IC)現(xiàn)在普遍地在單個(gè)封裝內(nèi)包括多個(gè)邏輯電路。 尤其是在使用于諸如移動(dòng)電話、PDA等移動(dòng)應(yīng)用中時(shí)，采用功率節(jié) 省措施會(huì)是至關(guān)重要的。這樣的IC往往包括處理器、 一個(gè)或者多個(gè) 其它大量邏輯電路和"總是活躍"區(qū)域?？偸腔钴S區(qū)域包括控制器， 并且在/人^木眠才莫式增加功率(power up )以及減少功率(power down ) 至休眠模式的情形中特別地重要。
為了允許將IC上的邏輯電路連接到包括SDRAM、 ROM、鍵 區(qū)、顯示器驅(qū)動(dòng)器等的外圍設(shè)備，在IC上提供多個(gè)焊盤(pán)，并且各焊 盤(pán)連接到對(duì)IC進(jìn)行包封的封裝的管腳形成部分。盡管有其它連接選 項(xiàng)，但焊盤(pán)通常通過(guò)導(dǎo)線鍵合來(lái)連接到管腳。與各焊盤(pán)關(guān)聯(lián)的是輸 入/輸出(IO)單元。IO單元是驅(qū)動(dòng)器，并且可以是很高級(jí)的電路， 這些電路允許多路連接到IC上的邏輯電路上的各種點(diǎn)，并且按照要 求可配置成提供輸入或者輸出連接，適應(yīng)不同電壓電平、不同驅(qū)動(dòng) 器強(qiáng)度、樹(shù)型狀態(tài)控制等。這些特征允許特定IC設(shè)計(jì)可使用于許多 不同和變化的應(yīng)用中，而不同之處僅在于各應(yīng)用所要求的不同編程 代碼。
在第一次使IC增加功率時(shí)，將IO單元設(shè)置成默認(rèn)(重置)值、 然后通過(guò)硬件來(lái)配置。在配置期間，分配IO單元作為輸入或者輸出 單元。當(dāng)10單元被配置成輸出單元時(shí)，配置涉及到i殳置驅(qū)動(dòng)電壓。不同外設(shè)需要不同驅(qū)動(dòng)電壓。在配置之后僅能通過(guò)協(xié)商和協(xié)定來(lái)改 變IO單元通信方向。要求配置成輸出單元的IO單元持續(xù)地提供相 關(guān)驅(qū)動(dòng)電壓。
已知為IC提供休眠模式能力。在休眠模式中，處理器和其它 大型邏輯電路可以讓它們的電壓供應(yīng)纟皮去除。從電路去除電壓供應(yīng) 避免電路泄漏電流的可能性，因而提供休眠模式工具可以減少IC的
功率消耗。這對(duì)于90nm和更小的工藝特別地重要，就這些工藝而言 即使在待機(jī)時(shí)(即，當(dāng)沒(méi)有向主要電路提供振蕩時(shí)鐘信號(hào)時(shí))仍然 有明顯泄漏電 流o
這些部件包括存儲(chǔ)器(特別是SDRAM)、休眠振蕩器、實(shí)時(shí)時(shí)鐘、 鍵盤(pán)檢測(cè)電路等。尤其是就最新的半導(dǎo)體制作工藝而言，在從IO單 元到IC上的邏輯電路的路徑中使用10隔離電路現(xiàn)在是相當(dāng)普遍的。 已知在各10單元與IC上的相鄰部件之間提供10隔離電路。這是一 種防范在邏輯無(wú)功率時(shí)由于驅(qū)動(dòng)邏輯而破壞邏輯的預(yù)防措施。由于 這允許關(guān)斷邏輯功率域，所以使用IO隔離電路實(shí)現(xiàn)了減少的功率消 耗。10隔離電路在IC上的邏輯電路斷開(kāi)時(shí)避免10隔離電路上游的 電流泄漏(上游在這一情況下意味著遠(yuǎn)離IO單元)。10隔離電^各通 常是鎖定(tie-off)或者鎖存單元。鎖定單元具有的優(yōu)點(diǎn)在于它們連 接到恒定源如地電勢(shì)并且無(wú)需被提供功率。當(dāng)IC在休眠模式中時(shí)， IO單元保持被供應(yīng)功率，因而它們總是可檢測(cè)的，從而輸出單元是 穩(wěn)定的。
當(dāng)使IC減少功率時(shí)，為了進(jìn)入休眠模式，處理器首先同意減 少功率。其次，10隔離電路由IC的總是活躍區(qū)域中包括的硬件狀態(tài) 機(jī)控制，以將10單元與IC的邏輯電路隔離。所有IO隔離電路同時(shí) 鎖存。10隔離電路可以由單個(gè)硬件狀態(tài)機(jī)共同控制。第三，關(guān)斷向 邏輯電路的電壓供應(yīng)。在這一第三階段之后，處理器和IC上的其它 邏輯電路不被供應(yīng)功率、因而被關(guān)斷，而總是活躍區(qū)域和IO單元保
持被供應(yīng)功率。當(dāng)從休眠模式增加功率至喚醒模式時(shí)過(guò)程如下。首先，總是活 躍區(qū)域激活重置。它然后接通向IC上的邏輯電路的電壓供應(yīng)。 一旦 檢測(cè)到電壓穩(wěn)定并且處于滿意電平，控制器就在硬件控制之下釋放 IO隔離。由于所有10隔離電路由單個(gè)硬件部件共同控制，所以它們 同時(shí)被鎖存。接著控制器釋放重置。在重置釋放之后，處理器從通
常為ROM的存儲(chǔ)器引導(dǎo)(boot)。
在釋放重置之前釋放IO隔離，保證在10單元重新進(jìn)入活躍狀
態(tài)之前沒(méi)有對(duì)它們的不利控制。
存在以這一方式表現(xiàn)的多個(gè)IC。這些ASIC在留置觸發(fā)器(這 些觸發(fā)器位于IO單元附近并且總是被供應(yīng)功率)中或者在總是活躍 區(qū)域中保持IO控制值。具體而言，IO控制值是對(duì)IO單元涉及的信 號(hào)方向(輸入或者輸出)、上拉和下拉控制以及電壓值進(jìn)行確定的值。

發(fā)明內(nèi)容
本發(fā)明的第一方面提供一種集成電路，該集成電路包括處理 器、控制器和多個(gè)端子，各端子構(gòu)成集成電路與外圍設(shè)備之間的連 接，
其中各端子通過(guò)與相應(yīng)10隔離電路串聯(lián)連接的相應(yīng)IO單元連
接到集成電路上的邏輯電路，并且其中控制器在集成電路增加功率
時(shí)可操作用以激活重置狀態(tài)并且在釋放 一 個(gè)或者多個(gè)10隔離電路的 IO隔離之前釋放重置狀態(tài)。
各IO隔離電路可以被布置成使得10隔離電路的默認(rèn)狀態(tài)是其 中IO單元與邏輯電路隔離的狀態(tài)。
IO隔離電路有利地可由軟件控制。在這一情況下，軟件可以 是用于外圍設(shè)備的驅(qū)動(dòng)器，該外圍設(shè)備連接到與IO隔離電路關(guān)聯(lián)的端子。
多個(gè)10隔離電路可以連接為使得可由來(lái)自控制器的單個(gè)控制
信號(hào)共同控制。10隔離電路可以由10單元電壓供應(yīng)來(lái)供應(yīng)功率。
集成電^各可以包括介于各IO單元與對(duì)應(yīng)10隔離電^各之間的相 應(yīng)電壓移位器電路。取而代之，各10隔離電^各可以介于它的對(duì)應(yīng)10
單元與相應(yīng)電壓移位器電路之間。
IO隔離電路可以是10隔離鎖存器。
本發(fā)明也提供一種包括上述集成電路的由電池供應(yīng)功率的設(shè) 備和一種包括這樣的集成電路的移動(dòng)通信設(shè)備。
本發(fā)明的第二方面提供一種操作集成電路的方法，該集成電路 包括處理器、控制器和多個(gè)端子，各端子構(gòu)成集成電路與外圍設(shè)備
之間的連接，其中各端子通過(guò)與相應(yīng)10隔離電^各串聯(lián)連接的相應(yīng)10
單元連接到集成電路上的邏輯電路，該方法在集成電路增加功率時(shí)
包括
進(jìn)入重置狀態(tài)；
隨后釋放重置狀態(tài)；以及
隨后釋放IO隔離電^各的IO隔離。 本發(fā)明的第三方面提供一種機(jī)器可讀指令，該機(jī)器可讀指令在 由計(jì)算裝置執(zhí)行時(shí)控制計(jì)算裝置實(shí)現(xiàn)一種操作集成電路的方法，該 集成電路包括處理器、控制器和多個(gè)端子，各端子構(gòu)成集成電路與 外圍設(shè)備之間的連接，其中各端子通過(guò)與相應(yīng)10隔離電路串聯(lián)連接 的相應(yīng)IO單元連接到集成電路上的邏輯電路，該方法在集成電路增 加功率時(shí)包括
進(jìn)入重置狀態(tài)； 隨后釋放重置狀態(tài)；以及 隨后釋放10隔離電^^的10隔離。


現(xiàn)在將參照附圖僅通過(guò)例子描述本發(fā)明的實(shí)施例，其中
圖1是實(shí)施本發(fā)明的專用集成電路的示意圖2A和2B是圖1的專用集成電路部分的替代實(shí)施例；圖3是圖1、 2A和2B的電路部分的示意圖；以及 圖4是圖示了形成圖1的專用集成電路部分的部件連接的示意圖。
具體實(shí)施例方式
參照?qǐng)D1，示出了專用集成電路(ASIC) 10,該ASIC 10包括 分布于ASIC10的外圍周圍的環(huán)形多個(gè)IO(輸入/輸出)單元ll。在 10單元11與ASIC的主要部分12之間是環(huán)形IO單元隔離13。在 ASIC的主要部分12內(nèi)示出了第一到第三功率域14、 15和16以及 總是活躍域17。第一第四域14到16和總是活躍域17中的各域經(jīng)由 在圖中表示為雙箭頭的相應(yīng)連接來(lái)連接到IO單元11中的多個(gè)IO單 元。外圍設(shè)備(在18和19示出了其中兩個(gè)外圍設(shè)備)經(jīng)由環(huán)形IO 單元11中的一些10單元連接到ASIC 10。如下文說(shuō)明的那樣，各 IO單元與相應(yīng)IO單元隔離關(guān)聯(lián)。
現(xiàn)在參照?qǐng)D2A和2B，示出了圖1的ASIC的一些細(xì)節(jié)。首先 參照?qǐng)D2A，示出了 ASIC的焊盤(pán)20經(jīng)由導(dǎo)線連接22連接到鍵合焊 盤(pán)21。鍵合焊盤(pán)21直接地連接到在ASIC 10上位置與鍵合焊盤(pán)21 緊接相鄰的10單元23。 10單元23是圖1中的環(huán)形10單元11中的 一個(gè)。
電壓電平移位器24連接到IO單元23。電壓電平移位器24允 許IO單元23、鍵合焊盤(pán)21等處存在的IO電壓不同于如下邏輯電壓， 該邏輯電壓是由功率域14到16或者總是活躍域17中的相關(guān)域使用 的電壓。例如，邏輯電壓可以是1.5V,而IO電壓可以是3.3V。
在相對(duì)于IO單元23而言的電壓電平移位器24的另一側(cè)上連 接到的是10隔離鎖存器25。在相對(duì)于電壓電平移位器24而言的隔 離鎖存器25的另一側(cè)上是控制邏輯26。 10隔離鎖存器具有控制輸 入27。
重要的是，如果10單元23由ASIC 10的電壓供應(yīng)(未示出) 供應(yīng)功率，則可以從該單元取得用于10隔離鎖存器的電壓供應(yīng)。如果ASIC IO的電壓供應(yīng)沒(méi)有向10單元23供應(yīng)功率，則從即使當(dāng)ASIC IO在休眠模式中時(shí)仍然向IO單元11持續(xù)地提供電壓供應(yīng)的IO單元 電壓供應(yīng)(未示出)獲得用于10隔離鎖存器、10單元23和電壓電 平移位器24的電壓供應(yīng)。這允許向10隔離鎖存器25供應(yīng)功率而無(wú) 需向第一到第四功率域14到16供應(yīng)功率。
現(xiàn)在參照?qǐng)D2B，為相似單元保留來(lái)自圖2A的標(biāo)號(hào)。圖2A與 2B的實(shí)施例之間的差異如下。取代了電壓電平移位器24位于IO隔 離鎖存器25與10單元23之間，圖2B的實(shí)施例的10隔離鎖存器 25位于IO單元23與電壓電平移位器24之間，并且電壓電平移位器 24連接到設(shè)備邏輯26。這一差異意味著10隔離鎖存器25由處于10 電壓而不是處于邏輯電壓的電壓供應(yīng)來(lái)供應(yīng)功率。圖2A和2B的實(shí) 施例在其它方面相同。
在任一實(shí)施例中，10隔離鎖存器25提供設(shè)備邏輯26與10單 元23之間的選4奪性隔離。
如果不要求變化邏輯輸出值，則10隔離鎖存器25可以由輸出 值恒定的模塊取代。對(duì)鎖存器的使用帶來(lái)適用性更廣的更通用設(shè)計(jì)。
現(xiàn)在參照?qǐng)D3，更具體地示出了圖2A和2B的電路。為求簡(jiǎn)化， 從圖中省略了電壓電平移位器24。
10隔離鎖存器25的控制輸入27連接到包括觸發(fā)器30的電路， 該觸發(fā)器包括信號(hào)輸入31和重置輸入32。觸發(fā)器的輸出33連接到 復(fù)用器34的第一輸入，該復(fù)用器的第二輸入35連接到稱之為鎖定1 的持久邏輯"l"信號(hào)。復(fù)用器的控制輸入連接到全局邏輯減少功率控 制輸入線36。復(fù)用器的輸出37連接到IO隔離鎖存器25的控制輸入 27。多個(gè)線38、 39將10隔離鎖存器25分別連接到IO單元23和設(shè) 備邏輯26。
復(fù)用器34和觸發(fā)器30在沒(méi)有連接它們以控制任何其它10隔 離鎖存器的意義上為10隔離鎖存器25所特有。因此，IO隔離鎖存 器25并且因此10單元23可以獨(dú)立于ASIC 10上提供的其它部件來(lái) 控制。這允許如下管腳復(fù)用，在該管腳復(fù)用中單個(gè)管腳可以在不同產(chǎn)品配置中用于不同目的。
為各10單元23提供單個(gè)10隔離鎖存器25使設(shè)計(jì)的靈活性最 大化。在一個(gè)替代實(shí)施例中， 一組10單元23設(shè)置有相應(yīng)IO隔離鎖 存器25 、但是由單個(gè)復(fù)用器34和觸發(fā)器30共同控制。這減少了 ASIC 10上的部件和線的數(shù)目。
10隔離鎖存器25被布置成使得它在提供于控制輸入27處的 信號(hào)為邏輯'T，時(shí)提供10單元23與設(shè)備邏輯26之間的隔離，而如 果在控制輸入27處的信號(hào)為邏輯"0"時(shí)不提供隔離。當(dāng)隔離由10隔 離鎖存器提供時(shí)，凍結(jié)10隔離鎖存器的輸出，并且輸入信號(hào)對(duì)鎖存 器輸出無(wú)影響。當(dāng)釋放隔離時(shí)，從設(shè)備邏輯26輸入的信號(hào)傳遞到10 單元23。
復(fù)用器34被布置成使得它在邏輯1信號(hào)在全局邏輯減少功率 控制線36上被接收時(shí)將來(lái)自輸入35的邏輯1信號(hào)提供到輸出37， 而在別的情況下提供來(lái)自輸入33的邏輯信號(hào)。因此，當(dāng)邏輯l信號(hào) 提供到全局邏輯減少功率控制線36時(shí)，將邏輯1信號(hào)提供到IO隔 離鎖存器的控制輸入27。因此，當(dāng)提供全局邏輯減少功率控制信號(hào) 時(shí)，在IO單元23與設(shè)備邏輯26之間提供隔離。在關(guān)斷邏輯功率之 前提供這樣的信號(hào)，由此保證當(dāng)關(guān)斷邏輯電壓時(shí)存在設(shè)備邏輯26與 10單元23之間的隔離。當(dāng)邏輯電壓在從休眠模式增加功率之后穩(wěn)定 時(shí)，全局邏輯減少功率控制信號(hào)提升、即改變成邏輯O。
另外，在重置(在該重置期間邏輯1信號(hào)提供到觸發(fā)器30的 重置輸入32)之后，即使當(dāng)邏輯0信號(hào)施加到全局邏輯減少功率控 制線36時(shí)仍然啟用10隔離鎖存器25,因?yàn)樵谶@一實(shí)例中邏輯1信 號(hào)在輸入33上提供到復(fù)用器34。僅當(dāng)在輸入31處將由軟件啟動(dòng)的 控制信號(hào)接收到觸發(fā)器30、同時(shí)在觸發(fā)器30的輸出為邏輯1時(shí)，10 隔離鎖存器25才允許10單元23與設(shè)備邏輯26之間的連接。在這 一情況下，觸發(fā)器30的輸出改變成邏輯0,并且在復(fù)用器34的輸入 33接收這一輸出。在這一情況下，在全局邏輯減少功率控制線36 在這時(shí)具有邏輯0的條件下，邏輯0信號(hào)被提供到復(fù)用器的輸出37,
10并且因此提供到10隔離鎖存器25的控制輸入27。當(dāng)在10隔離鎖存 器25的控制輸入27接收邏輯0信號(hào)時(shí)，去除10單元23與設(shè)備邏 輯26之間的隔離。
將理解到，10隔離鎖存器25可以通過(guò)三個(gè)不同動(dòng)作中的任何 動(dòng)作將10單元23與設(shè)備邏輯26隔離。首先，如果有在控制線36 上提供的全局邏輯減少功率控制信號(hào)，則切換復(fù)用器34使得在它的 輸出37上提供邏輯1信號(hào)。第二，如果提供重置信號(hào)，則重置觸發(fā) 器30以將邏輯1提供到復(fù)用器34的第二輸入33。取而代之，可以 通過(guò)在輸入31上將邏輯1信號(hào)提供到觸發(fā)器30來(lái)提供IO隔離。因 此，當(dāng)在全局邏輯減少功率控制線36和重置線32上提供適當(dāng)信號(hào) 時(shí)，可以通過(guò)軟件來(lái)接通和關(guān)斷IO隔離鎖存器25。
重要的是注意到，用于10隔離鎖存器25的默認(rèn)狀態(tài)為斷開(kāi)、 即提供K)單元23與設(shè)備邏輯26之間的隔離。僅當(dāng)在全局邏輯減少 功率控制線36和重置線32提供正確邏輯信號(hào)時(shí)并且當(dāng)軟件發(fā)出具 體地請(qǐng)求釋放隔離的控制信號(hào)時(shí)才可以去除隔離。
現(xiàn)在參照?qǐng)D4, ASIC 10的部件包括全部連接到內(nèi)部總線54的 CPU 50、內(nèi)部RAM51、內(nèi)部ROM 52和多個(gè)其它i殳備。連接到內(nèi) 部總線54的其它設(shè)備包括存儲(chǔ)器控制器55、第一外設(shè)模塊56、第 二外設(shè)模塊57、第三外設(shè)模塊58、鐘控和重置模塊59、總是活躍域 60以及IO隔離控制模塊61。 10單元11經(jīng)由10隔離13連接到存 儲(chǔ)器控制器55和第一到第三外設(shè)模塊56到58。
IO隔離控制模塊59將全局邏輯減少功率控制信號(hào)提供到 ASIC IO上的所有10隔離電路的全局邏輯減少功率控制線36。因此， 10隔離控制模塊59在需要時(shí)可操作用以提供所有10單元11與 ASIC之間的隔離。
向觸發(fā)器30的輸入31提供的由軟件啟動(dòng)的控制信號(hào)是由相關(guān) 10隔離電路連接到的存儲(chǔ)器控制器55、第一外設(shè)56、第二外設(shè)57、 第三外設(shè)58以及鐘控和重置模塊59中的一個(gè)提供的?？刂菩盘?hào)由 在ASIC IO上位置與相關(guān)10隔離鎖存器接近的硬件模塊提供這一事實(shí)是有利的，因?yàn)樗鼫p少信號(hào)轉(zhuǎn)變時(shí)間并且減少錯(cuò)誤概率。 這一布置允許從休眠模式喚醒的如下新序列。
首先激活重置。在這一階段，邏輯1信號(hào)提供到所有觸發(fā)器
30的重置輸入32。這使觸發(fā)器30轉(zhuǎn)向如下?tīng)顟B(tài)，它們?cè)谠摖顟B(tài)中 在它們的輸出33提供邏輯1信號(hào)。如根據(jù)以下描述將清楚的那樣， 這樣做的結(jié)果是，即使當(dāng)控制10隔離控制模塊以將邏輯O信號(hào)提供 到全局邏輯減少功率控制信號(hào)線36時(shí)不存在隔離，在提升全局邏輯 減少功率控制信號(hào)之后仍然維持隔離。然而，這沒(méi)有造成任何IO隔
離鎖存器25上的狀態(tài)改變，因?yàn)樵谶@一階段控制所有IO隔離鎖存 器以提供隔離。
第二，將電壓供應(yīng)提供到第一到第三功率域14到16中的相關(guān) 功率域中的邏輯。
在等待足以讓功率域14到16中的電壓電平穩(wěn)定的時(shí)間段之后
釋放重置。
在釋放重置之后，處理器50從ROM 52引導(dǎo)。引導(dǎo)在這一意 義上涉及到運(yùn)行ROM51中存儲(chǔ)的CPU設(shè)備驅(qū)動(dòng)器軟件程序。在下 文中，動(dòng)作與CPU設(shè)備驅(qū)動(dòng)器軟件相聯(lián)系，盡管將理解到動(dòng)作實(shí)際 上在CPU設(shè)備驅(qū)動(dòng)器軟件的控制之下由硬件進(jìn)行。
如果需要，則CPU設(shè)備驅(qū)動(dòng)器然后設(shè)置管腳復(fù)用。為了實(shí)現(xiàn) 這一點(diǎn)，CPU設(shè)備驅(qū)動(dòng)器被預(yù)先提供與10單元23關(guān)聯(lián)的輸出值并 且使用這些值來(lái)設(shè)置10單元23。在替代實(shí)施例中，CPU設(shè)備驅(qū)動(dòng) 器可以讀取在10單元23存在的相關(guān)如下信號(hào)，由于當(dāng)ASIC 10在 休眠模式中時(shí)保持向10單元23供應(yīng)功率，所以這些信號(hào)表明應(yīng)用 于IO單元23的值。在這一情況下，需要應(yīng)用于IO單元的值可以是 在從休眠模式喚醒之前預(yù)先存在的值，或者它們可以是那些值的某 種函數(shù)。
在這一階段，ASIC10被喚醒、但是與IO單元23隔離。這是 有利的，因?yàn)樗鼫p少了浮動(dòng)信號(hào)破壞10單元23或者外設(shè)部件的可能性。在管腳復(fù)用設(shè)置步驟之后，如果需要，則CPU設(shè)備驅(qū)動(dòng)器配 置連接到管腳的外部硬件模塊。例如，外圍設(shè)備可以被配置成使得 它的狀態(tài)反映將用于該外圍設(shè)備的管腳復(fù)用。
此后，CPU設(shè)備驅(qū)動(dòng)器針對(duì)為了完成引導(dǎo)而需要的任何10單
元11釋放I0隔離。如果可以僅從ASIC IO完成引導(dǎo)，則可以省略 這一步驟。盡管有時(shí)不能省略這一步驟。例如在一些實(shí)施例中，CPU 需要訪問(wèn)外部存儲(chǔ)器或者其它設(shè)備以便初始化，在該情況下CPU設(shè) 備驅(qū)動(dòng)器在初始化期間釋放10單元11中的相關(guān)IO單元上的隔離， 從而可以訪問(wèn)外部設(shè)備。IO隔離的釋放定時(shí)由控制CPU初始化的 CPU驅(qū)動(dòng)器軟件確定。取而代之，在一些實(shí)施例中，IO隔離鎖存器 25在CPU的初始化期間的控制由硬件狀態(tài)機(jī)控制。
一旦CPU已經(jīng)完成引導(dǎo)，向ASIC IO供應(yīng)功率并且控制10隔 離邏輯鎖存器25中的相關(guān)10隔離邏輯鎖存器(如果有)以釋放它 們的10單元23到相關(guān)設(shè)備邏輯的隔離。 一旦增加功率，ASIC 10 就可以開(kāi)始進(jìn)行它需要的功能。
當(dāng)ASIC 10的功能需要涉及到外圍設(shè)備時(shí)，從ROM52或者從 外部ROM (未示出)加載用于該外圍設(shè)備的軟件設(shè)備驅(qū)動(dòng)器。外圍 設(shè)備驅(qū)動(dòng)器軟件包括如下指令，這些指令釋放與連接到相關(guān)外圍設(shè) 備的10單元23的隔離。軟件設(shè)備驅(qū)動(dòng)器控制ASIC 10的相關(guān)硬件 以將邏輯1信號(hào)提供到相關(guān)10隔離電路的觸發(fā)器30的輸入31并且 由此釋放相關(guān)10隔離。這可以需要僅一次寫(xiě)入操作并且因此帶來(lái)很 小的處理開(kāi)銷。相關(guān)硬件是什么依賴于外圍設(shè)備，但是可以例如是 存儲(chǔ)器控制器55、第一外設(shè)模塊56、第二外設(shè)模塊57或者第三外 設(shè)模塊58。雖然對(duì)隔離的釋放由硬件、特別是存儲(chǔ)器控制器55、模 塊56到58和相關(guān)10隔離電路實(shí)現(xiàn)，但是在軟件控制之下實(shí)現(xiàn)對(duì)隔 離的釋放。
因此，除非10隔離鎖存器25具體地由軟件模塊如CPU設(shè)備 驅(qū)動(dòng)器或者外圍設(shè)備驅(qū)動(dòng)器釋放，否則10隔離鎖存器25保持于如 下?tīng)顟B(tài)，它在該狀態(tài)中將它的10單元23與相關(guān)設(shè)備邏輯26隔離。這是特別有利的，因?yàn)樗试S將無(wú)需在給定時(shí)間使用的10單元23
與ASIC IO上的設(shè)備邏輯隔離。這在功率消耗方面具有優(yōu)點(diǎn)，因?yàn)?減少了泄漏電流?？赡芨匾氖牵@提供更少的錯(cuò)誤出現(xiàn)機(jī)會(huì)。
使用對(duì)應(yīng)機(jī)制，設(shè)備驅(qū)動(dòng)器軟件可以通過(guò)控制ASIC 10的相關(guān) 硬件以將邏輯0信號(hào)提供到相關(guān)10隔離電路的觸發(fā)器30的輸入31 來(lái)恢復(fù)相關(guān)10單元23與設(shè)備邏輯之間的隔離。以這一方式，可以 使功率域15到17之一減少功率而沒(méi)有將整個(gè)ASIC IO置于休眠模 式。這同樣在功率消耗方面具有優(yōu)點(diǎn)，因?yàn)闇p少了泄漏電流，并且 它提供更少的錯(cuò)誤出現(xiàn)機(jī)會(huì)。
在所有實(shí)施例中，該布置允許用來(lái)使ASIC IO減少功率成休眠 模式的簡(jiǎn)單序列。首先，CPU50同意減少功率模式。第二，控制IO 隔離控制模塊以將邏輯0信號(hào)提供到全局邏輯減少功率控制信號(hào)線 36。這使所有10隔離鎖存器25無(wú)論它們是否已經(jīng)在提供隔離都提 供隔離。在這一步驟之后，在ASIC IO上關(guān)斷邏輯電壓。結(jié)果是在 1〇單元23與ASIC 10上的設(shè)備邏輯26之間的隔離存在的同時(shí)僅向 10單元23、 10隔離鎖存器和總是活3夭區(qū)域17 (并且可以向電壓電 平移位器24)供應(yīng)功率。
上述布置有諸多優(yōu)點(diǎn)。
向連接到ASIC 10的外圍設(shè)備隱藏它在休眠模式中的事實(shí)。情 況之所以如此是因?yàn)?0單元23保持:帔供應(yīng)功率并且如果它們是輸 出10單元?jiǎng)t提供相關(guān)驅(qū)動(dòng)信號(hào)。
隔離完全在軟件控制內(nèi)，因而硬件可以比對(duì)應(yīng)常規(guī)布置更簡(jiǎn)易。
個(gè)別地或者"t姿照相對(duì)小的組來(lái)隔離10單元23。因此， 一些10 單元23可以與設(shè)備邏輯隔離而其它IO單元不隔離。
由于僅某些10單元23去除隔離，所以用以從休眠模式引導(dǎo) ASIC 10的時(shí)間可以少于對(duì)應(yīng)常規(guī)布置。
為了實(shí)施10隔離而需要的軟件可以相對(duì)地簡(jiǎn)易。重要的是它 無(wú)需集中并且代之以由相關(guān)設(shè)備驅(qū)動(dòng)器軟件處理。實(shí)施例允許在釋放隔離之前完成10 i殳置和管腳復(fù)用步驟，這 實(shí)現(xiàn)比對(duì)應(yīng)常規(guī)布置更簡(jiǎn)易的布置。與常規(guī)布置對(duì)照，實(shí)施例允許
在IO隔離活躍之時(shí)自由地改變管腳復(fù)用。
ASIC 10的實(shí)施可以更簡(jiǎn)易，因?yàn)榭梢杂锌赡鼙苊馐褂每偸墙?通的觸發(fā)器或者緩沖器。
隔離信號(hào)路由更為容易，因?yàn)榘l(fā)出控制信號(hào)的硬件可以在 ASIC上位置更接近相關(guān)10單元23。這提供良好的信號(hào)完整性和更 簡(jiǎn)易的定時(shí)。
默認(rèn)隔離IO單元。這提供功率節(jié)省的優(yōu)點(diǎn)并且減少例如假信 號(hào)和不正確的信號(hào)狀態(tài)改變這樣的錯(cuò)誤出現(xiàn)的可能性。它與其中在
釋放重置之前針對(duì)所有IO單元去除隔離的常規(guī)布置形成對(duì)照。
由于隔離由軟件控制而存在弊端，因而10單元23在沒(méi)有進(jìn)行
在先配置的情況下并非總是可用。
將理解到，可以進(jìn)行對(duì)上述實(shí)施例的各種修改而不脫離本發(fā) 明，本發(fā)明的范圍由所附權(quán)利要求及其等同方案限定。
另夕卜，應(yīng)當(dāng)理解本申請(qǐng)的公開(kāi)內(nèi)容包括這里明確或者隱含公開(kāi)
的任何新穎特征或者任何新穎特征組合或者其推廣，并且在進(jìn)行本
申請(qǐng)或者其任何派生申請(qǐng)期間，可以闡明新的權(quán)利要求以覆蓋任何
這樣的特征和/或者這樣的特征組合。
權(quán)利要求
1.一種集成電路，包括處理器、控制器和多個(gè)端子，各端子構(gòu)成所述集成電路與外圍設(shè)備之間的連接，其中各端子通過(guò)與相應(yīng)IO隔離電路串聯(lián)連接的相應(yīng)IO單元連接到所述集成電路上的邏輯電路，并且其中所述控制器在所述集成電路增加功率時(shí)可操作用以激活重置狀態(tài)，并且在釋放所述IO隔離電路中的一個(gè)或者多個(gè)IO隔離電路的IO隔離之前釋放所述重置狀態(tài)。
2. 如權(quán)利要求1所述的集成電路，其中各10隔離電路被布置 成使得所述10隔離電路的默認(rèn)狀態(tài)是其中所述10單元與所述邏輯 電3各隔離的y犬態(tài)。
3. 如權(quán)利要求1或者權(quán)利要求2所述的集成電路，其中所述IO 隔離電^各可由軟件控制。
4. 如權(quán)利要求3所述的集成電路，其中所述軟件是用于外圍設(shè) 備的驅(qū)動(dòng)器，所述外圍電路連接到與所述IO隔離電路關(guān)聯(lián)的所述端 子。4. 如任一前述權(quán)利要求所述的集成電路，其中多個(gè)IO隔離電 路連接為使得可由來(lái)自所述控制器的單個(gè)控制信號(hào)共同控制。
5. 如任一前述權(quán)利要求所述的集成電路，其中所述IO隔離電 路由10單元電壓供應(yīng)來(lái)供應(yīng)功率。
6.如任一前述權(quán)利要求所述的集成電3各，包括介于各10單元 與所述對(duì)應(yīng)IO隔離電路之間的相應(yīng)電壓移位器電路。
7. 如權(quán)利要求1至5中的任一權(quán)利要求所述的集成電路，其中 各IO隔離電路介于它的對(duì)應(yīng)10單元與相應(yīng)電壓移位器電^各之間。
8. 如任一前述權(quán)利要求所述的集成電路，其中所述IO隔離電 路是10隔離鎖存器。
9. 一種由電池供應(yīng)功率的設(shè)備，包括才艮據(jù)任一前述權(quán)利要求所 述的集成電路。
10. —種移動(dòng)通信設(shè)備，包括根據(jù)權(quán)利要求1至9中的任一權(quán) 利要求所述的集成電路。
11. 一種操作集成電路的方法，所述集成電路包括處理器、控 制器和多個(gè)端子，各端子構(gòu)成所述集成電路與外圍設(shè)備之間的連接，其中各端子通過(guò)與相應(yīng)10隔離電if各串耳關(guān)連接的相應(yīng)IO單元連接到 所述集成電路上的邏輯電路，所述方法在所述集成電路增加功率時(shí) 包括進(jìn)入重置狀態(tài)；隨后釋放所述重置狀態(tài)；以及 隨后釋放所述10隔離電路的10隔離。
12. —種機(jī)器可讀指令，優(yōu)選地存儲(chǔ)于介質(zhì)上，所述機(jī)器可讀 指令在由計(jì)算裝置執(zhí)行時(shí)控制所述計(jì)算裝置實(shí)現(xiàn)一種操作集成電路 的方法，所述集成電路包括處理器、控制器和多個(gè)端子，各端子構(gòu) 成所述集成電路與外圍設(shè)備之間的連接，其中各端子通過(guò)與相應(yīng)10 隔離電^各串聯(lián)連"t妄的相應(yīng)10單元連接到所述集成電^各上的邏輯電 路，所述方法在所述集成電路增加功率時(shí)包括進(jìn)入重置狀態(tài)；隨后釋放所述重置狀態(tài)；以及 隨后釋放所述IO隔離電路的10隔離。
全文摘要
一種集成電路包括處理器、控制器和多個(gè)端子。各端子構(gòu)成集成電路與外圍設(shè)備之間的連接。各端子通過(guò)與相應(yīng)IO隔離電路串聯(lián)連接的相應(yīng)IO單元連接到集成電路上的邏輯電路，并且其中控制器在集成電路增加功率時(shí)可操作用以激活重置狀態(tài)并且在釋放一個(gè)或者多個(gè)IO隔離電路的IO隔離之前釋放重置狀態(tài)。各IO隔離電路可以被布置成使得IO隔離電路的默認(rèn)狀態(tài)是其中IO單元與邏輯電路隔離的狀態(tài)。IO隔離電路可由軟件控制，該軟件例如是用于外圍設(shè)備的驅(qū)動(dòng)器，該外圍設(shè)備連接到與IO隔離電路關(guān)聯(lián)的端子。多個(gè)IO隔離電路可以連接為使得可由來(lái)自控制器的單個(gè)控制信號(hào)共同控制。
文檔編號(hào)G06F13/14GK101601186SQ200680056893
公開(kāi)日2009年12月9日 申請(qǐng)日期2006年12月22日 優(yōu)先權(quán)日2006年12月22日
發(fā)明者K·默拉卡里, M·溫布拉德, P·科里尼米 申請(qǐng)人:諾基亞公司