專利名稱：實(shí)時(shí)高速的多dsp分布式處理系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號(hào)處理領(lǐng)域，尤其涉及一種實(shí)時(shí)高速的多DSP分布式處理 系統(tǒng)，特別適用于大規(guī)模高速數(shù)據(jù)采集處理、數(shù)據(jù)實(shí)時(shí)分析、數(shù)字圖像處理、 視頻處理和實(shí)時(shí)控制等信號(hào)處理等領(lǐng)域。
背景技術(shù)：
DSP作為數(shù)字信號(hào)處理器，應(yīng)用于信號(hào)處理的各個(gè)領(lǐng)域，但隨著對(duì)信號(hào)實(shí) 時(shí)處理能力要求越來(lái)越高，傳統(tǒng)的單DSP處理器系統(tǒng)，由于受單個(gè)DSP處理 器資源的限制，使之在高速數(shù)據(jù)采集處理和實(shí)時(shí)分析、信號(hào)大量處理和運(yùn)算 等方面不能滿足其要求。為了提高處理能力，人們?cè)噲D通過(guò)增加DSP處理器 數(shù)量的方式來(lái)實(shí)現(xiàn)。
現(xiàn)有的多DSP處理器的數(shù)據(jù)處理系統(tǒng)一般是采用多個(gè)DSP處理器主從串 聯(lián)協(xié)同處理的方式來(lái)實(shí)現(xiàn)。這種方式雖然可以通過(guò)串連從處理DSP處理器來(lái) 分擔(dān)部分的數(shù)據(jù)運(yùn)算而使系統(tǒng)的處理能力在一定程度上的得到提高，但其數(shù) 據(jù)的實(shí)時(shí)傳輸能力、主控制DSP處理器的資源開(kāi)銷將會(huì)隨串連的從處理DSP 處理器數(shù)量的增加而成為系統(tǒng)的瓶頸，從而限制系統(tǒng)的擴(kuò)展和實(shí)際處理性能 的提高；故對(duì)于采用這種多DSP處理器互連處理方式的系統(tǒng)，其并不能充分 滿足數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)的信號(hào)處理領(lǐng)域的處理要求。
而通過(guò)多個(gè)DSP處理器并聯(lián)方式來(lái)實(shí)現(xiàn)數(shù)據(jù)處理能力的提高，目前也已 經(jīng)有所嘗試。例如，中國(guó)專利文獻(xiàn)公開(kāi)了一種基于多DSP并行處理的自主移 動(dòng)機(jī)器人平臺(tái)[申請(qǐng)?zhí)朇N02156031.5]，包括上層控制計(jì)算機(jī)通過(guò)C認(rèn)總 線與多個(gè)DSP處理系統(tǒng)相連；多個(gè)DSP系統(tǒng)之間通過(guò)CAN總線相連，以連成 控制器局部網(wǎng)絡(luò)。還有人發(fā)明了一種基于兩級(jí)DSP的并聯(lián)裝備開(kāi)放式運(yùn)動(dòng)控
制卡及控制方法[申請(qǐng)?zhí)朇N 200510122323. 9]，該系統(tǒng)采用了多CPU并行處 理的兩級(jí)控制結(jié)構(gòu)，將系統(tǒng)的總體控制和電機(jī)的具體控制功能分離，由控制 級(jí)CPU作為控制卡的核心，控制和協(xié)調(diào)整個(gè)系統(tǒng)的操作；采用可編程邏輯器 件FPGA構(gòu)造通訊接口 ，將控制級(jí)的中央處理單元和執(zhí)行級(jí)的電機(jī)控制單元與 FPGA芯片相連接，通過(guò)FPGA控制FIFO和同步狀態(tài)信號(hào)實(shí)現(xiàn)數(shù)據(jù)的高速傳輸 和電機(jī)同步控制；控制方法包括中央處理CPU離散控制軌跡，由執(zhí)行級(jí)CPU 進(jìn)行位置與速度反演，然后通過(guò)變參數(shù)位置PID控制伺服電機(jī)。上述多DSP 互連處理方案在一定程度上仍不能充分滿足數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)的信號(hào)處理 領(lǐng)域的處理要求，其原因在于 對(duì)于方案一
1. CAN作為一種現(xiàn)場(chǎng)傳輸總線，其傳輸能力并不能滿足高速數(shù)據(jù)采集處 理、實(shí)時(shí)分析等信號(hào)處理領(lǐng)域的傳輸要求。
2. 作為多DSP并聯(lián)處理方式，其并沒(méi)有對(duì)總線等共享資源使用的仲裁機(jī) 制，在實(shí)時(shí)、大規(guī)模數(shù)據(jù)處理的應(yīng)用環(huán)境下，將存在總線等共享資源使用的 競(jìng)爭(zhēng)，從而影響系統(tǒng)的運(yùn)行的穩(wěn)定性和可靠性；
對(duì)于方案二
1. 其多個(gè)DSP的互連控制結(jié)構(gòu)實(shí)際是一個(gè)串聯(lián)的主控制DSP和多個(gè)并聯(lián) 的從處理DSP協(xié)同處理方式，故存在由于主控制DSP處理器資源的限制而擴(kuò) 展性差、處理能力提高有限的問(wèn)題，故對(duì)于大規(guī)模高速數(shù)據(jù)采集處理、實(shí)時(shí) 分析等高速信號(hào)處理領(lǐng)域，其并不能充分滿足處理能力的要求。
2. 作為從DSP處理器，其并聯(lián)的互連方式并不是通過(guò)共享總線等資源來(lái) 實(shí)現(xiàn)的，而是通過(guò)FPGA構(gòu)造各自獨(dú)立的FIFO來(lái)實(shí)現(xiàn)與主處理DSP點(diǎn)對(duì)點(diǎn)的 通信，其實(shí)時(shí)性較差，同時(shí)也對(duì)主處理DSP的處理能力提出更高要求，故并 不能充分滿足數(shù)據(jù)量大、實(shí)時(shí)性強(qiáng)的信號(hào)處理領(lǐng)域的處理要求；另外多個(gè)DSP 之間通信采用FPGA控制FIFO來(lái)實(shí)現(xiàn)，其不但整體結(jié)構(gòu)復(fù)雜，制造成本高，
而各個(gè)DSP之間工作協(xié)調(diào)性較差。

發(fā)明內(nèi)容
本發(fā)明主要是解決現(xiàn)有技術(shù)所存在的數(shù)據(jù)處理速度慢，難以適應(yīng)信號(hào)處 理要求較高的領(lǐng)域的要求，數(shù)據(jù)信息的實(shí)時(shí)傳輸能力較差等的技術(shù)問(wèn)題；提 供了一種能夠?qū)崿F(xiàn)數(shù)據(jù)信息高速處理，實(shí)現(xiàn)數(shù)據(jù)信息實(shí)時(shí)高速傳輸，滿足信 號(hào)處理的各個(gè)領(lǐng)域?qū)π盘?hào)處理能力越來(lái)越高的要求的實(shí)時(shí)高速的多DSP分布 式處理系統(tǒng)。
本發(fā)明還有一 目的是解決現(xiàn)有技術(shù)所存在的結(jié)構(gòu)設(shè)計(jì)不夠合理，制造成 本高，各個(gè)DSP之間協(xié)調(diào)性較差等的技術(shù)問(wèn)題;提供了一種結(jié)構(gòu)合理，制造 成本低，協(xié)調(diào)性好，通訊速度快的實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)。
本發(fā)明的上述技術(shù)問(wèn)題主要是通過(guò)下述技術(shù)方案得以解決的實(shí)時(shí)高速 的多DSP分布式處理系統(tǒng)，其特征在于，它包括一個(gè)用于同電腦進(jìn)行信息交
換的通信處理電路，通信處理電路與數(shù)據(jù)總線相連接，在數(shù)據(jù)總線上并聯(lián)有
多個(gè)用于進(jìn)行數(shù)據(jù)處理的DSP數(shù)字處理器，所述的通信處理電路上還連接有 一個(gè)用于產(chǎn)生仲裁控制信號(hào)的數(shù)據(jù)總線仲裁邏輯電路，所述的數(shù)據(jù)總線仲裁 邏輯電路通過(guò)數(shù)據(jù)總線仲裁控制引出線與各DSP數(shù)字處理器相連。
本發(fā)明創(chuàng)造性地采用多個(gè)各自獨(dú)立的DSP數(shù)字處理器并聯(lián)的方式來(lái)實(shí)現(xiàn) 高速數(shù)據(jù)處理，并且通過(guò)數(shù)據(jù)總線仲裁邏輯電路來(lái)協(xié)調(diào)各個(gè)DSP，使整個(gè)系統(tǒng) 通訊順暢，提升了數(shù)據(jù)信息的實(shí)時(shí)傳輸能力，運(yùn)行速度明顯提高。并且整體 結(jié)構(gòu)簡(jiǎn)單，制造成本低。本發(fā)明中，DSP數(shù)字處理器的數(shù)量根據(jù)需要設(shè)置。
作為優(yōu)選，將多個(gè)DSP數(shù)字處理器連接到通信處理電路上的數(shù)據(jù)總線為 HPI并行數(shù)據(jù)線。
作為優(yōu)選，將多個(gè)DSP數(shù)字處理器并聯(lián)到數(shù)據(jù)總線仲裁邏輯電路上的數(shù) 據(jù)總線仲裁控制引出線為HPI并行數(shù)據(jù)控制線。
作為優(yōu)選，所述的通信處理電路的一端通過(guò)USB2.0接口與電腦相連，另
一端通過(guò)HPI并行數(shù)據(jù)控制線與數(shù)據(jù)總線仲裁邏輯電路相連。
與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點(diǎn)
1. 結(jié)合了 HPI總線技術(shù)與多DSP處理器并行處理、實(shí)時(shí)傳輸?shù)募夹g(shù)，信 號(hào)處理能力強(qiáng)，通過(guò)軟件支持，可以充分滿足高速數(shù)據(jù)采集處理和實(shí)時(shí)分析、 數(shù)字圖像和視頻處理和實(shí)時(shí)控制等信號(hào)處理的各個(gè)領(lǐng)域高處理能力的要求。
2. 在共享總線等資源的基礎(chǔ)上，通過(guò)總線仲裁邏輯電路來(lái)高效的協(xié)調(diào)各 個(gè)DSP工作，使整個(gè)系統(tǒng)通訊、數(shù)據(jù)信息的實(shí)時(shí)傳輸能力顯著提升，可以充 分滿足高速數(shù)據(jù)采集處理、實(shí)時(shí)分析等信號(hào)處理領(lǐng)域的實(shí)時(shí)傳輸要求；同時(shí) 也避免了總線等資源共享使用的競(jìng)爭(zhēng)，使系統(tǒng)運(yùn)行更加可靠、穩(wěn)定。
3. 通過(guò)通信處理電路與計(jì)算機(jī)USB2. 0實(shí)現(xiàn)準(zhǔn)確高速的通訊。
4. 結(jié)構(gòu)合理，制造成本低。


附圖l是本發(fā)明的結(jié)構(gòu)框附圖2是本發(fā)明中的DSP數(shù)字處理器的結(jié)構(gòu)附圖3是本發(fā)明中的通信處理電路的結(jié)構(gòu)附圖4是本發(fā)明中的數(shù)據(jù)總線仲裁邏輯電路的結(jié)構(gòu)圖。
具體實(shí)施例方式
下面通過(guò)實(shí)施例，并結(jié)合附圖，對(duì)本發(fā)明的技術(shù)方案作進(jìn)一步具體的說(shuō)明。
實(shí)施例
如圖1所示，實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)，它包括一個(gè)用于同電 腦進(jìn)行信息交換的通信處理電路1， 一個(gè)用于產(chǎn)生仲裁控制信號(hào)的數(shù)據(jù)總線仲 裁邏輯電路4，多個(gè)用于進(jìn)行數(shù)據(jù)處理的相互獨(dú)立的DSP數(shù)字處理器3。多個(gè) DSP數(shù)字處理器3通過(guò)HPI數(shù)據(jù)總線2與通信處理電路1進(jìn)行連接；多個(gè)DSP 數(shù)字處理器3通過(guò)HPI數(shù)據(jù)總線仲裁控制信號(hào)引出線5與HPI數(shù)據(jù)總線仲裁
邏輯電路4進(jìn)行連接；通信處理電路1通過(guò)HPI數(shù)據(jù)總線仲裁控制信號(hào)引出 線5與HPI數(shù)據(jù)總線仲裁邏輯電路4進(jìn)行連接；通信處理電路1通過(guò)USB2. 0 接口與PC的USB2. 0接口進(jìn)行連接。上述的多個(gè)DSP數(shù)字處理器3是并聯(lián)在 數(shù)據(jù)總線2上的。
如圖2所示，DSP數(shù)字處理器包括DSP處理器芯片，有源晶振，SDRAM 存儲(chǔ)器。這部分電路實(shí)現(xiàn)DSP處理器進(jìn)行數(shù)字信號(hào)處理的工作平臺(tái)。其中有 源晶振給DSP處理器提供時(shí)鐘頻率；SDRAM存儲(chǔ)器給DSP處理器提供外部存儲(chǔ) 器資源。
DSP處理器3與HPI數(shù)據(jù)總線2相連的信號(hào)線，以及DSP處理器3與HPI 數(shù)據(jù)總線仲裁邏輯電路4相連的信號(hào)線有
1. 控制線HCNT、 HCS、 HDS、服DY、服/W、朋WIL;
2. 中斷線HINT;
3. 復(fù)位線DSPREST，提供DSP處理器復(fù)位。
如圖3所示，通信處理電路l:包括USB管理芯片，有源晶振。這部分電 路實(shí)現(xiàn)對(duì)HPI數(shù)據(jù)總線協(xié)議框架下的數(shù)據(jù)、控制信號(hào)進(jìn)行管理，并且通過(guò) USB2. 0接口與PC的US2. 0進(jìn)行通信。其中有源晶振給USB管理芯片提供時(shí)鐘 頻率。
USB管理芯片與HPI總線相連的信號(hào)線有 1. 數(shù)據(jù)總線HD[O: 15]
USB管理芯片與HPI數(shù)據(jù)總線仲裁邏輯電路相連的信號(hào)線有-
1. 控制線HCNT、 HCS、 HDS、 HRDY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復(fù)位線DSPREST，提供DSP處理器復(fù)位；
4. 編程控制線PR0G、 DATA、 DLCLK、 DONE;提供HPI數(shù)據(jù)總線仲裁 邏輯編程控制。
如圖4所示，HPI數(shù)據(jù)總線仲裁邏輯電路4:包括可編程邏輯芯片，有源 時(shí)鐘。這部分電路實(shí)現(xiàn)對(duì)HPI總線控制信號(hào)進(jìn)行仲裁。其中有源晶振給USB 管理芯片提供時(shí)鐘頻率。
可編程邏輯芯片與通信處理電路3相連接的信號(hào)線有
1. 控制線HCNT、 HCS、 HDS、服DY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復(fù)位線DSPREST，提供DSP處理器復(fù)位；
4. 編程控制線PR0G、 DATA、 DLCLK、 DONE;提供HPI數(shù)據(jù)總線仲裁 邏輯編程控制。
可編程邏輯芯片與DSP數(shù)字處理器3相連接的信號(hào)線有
1. 控制線HCNT、 HCS、 HDS、 HRDY、 HR/W、 HHWIL;
2. 中斷線HINT;
3. 復(fù)位線DSPREST，提供DSP處理器復(fù)位。
本實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)在工作時(shí)，電腦通過(guò)USB2. 0接口與 通信處理電路1實(shí)現(xiàn)數(shù)據(jù)交換，由通信處理電路1將數(shù)據(jù)信號(hào)通過(guò)數(shù)據(jù)總線2 輸送到各個(gè)DSP數(shù)字處理器3，并由通信處理電路1將仲裁信號(hào)通過(guò)數(shù)據(jù)總線 仲裁邏輯電路4處理，由數(shù)據(jù)總線仲裁邏輯電路4決定訪問(wèn)數(shù)據(jù)總線2的DSP 數(shù)字處理器3。通過(guò)上述方式實(shí)現(xiàn)各個(gè)DSP數(shù)字處理器3協(xié)調(diào)工作，顯著提高 整個(gè)系統(tǒng)處理數(shù)據(jù)的效率。
本文中所描述的具體實(shí)施例僅僅是對(duì)本發(fā)明精神作舉例說(shuō)明。本發(fā)明所 屬技術(shù)領(lǐng)域的技術(shù)人員可以對(duì)所描述的具體實(shí)施例做各種各樣的修改或補(bǔ)充 或采用類似的方式替代，但并不會(huì)偏離本發(fā)明的精神或者超越所附權(quán)利要求 書所定義的范圍。
盡管本文較多地使用了通信處理電路l、數(shù)據(jù)總線2、 DSP數(shù)字處理器3、 數(shù)據(jù)總線仲裁邏輯電路4、數(shù)據(jù)總線仲裁控制信號(hào)引出線5等術(shù)語(yǔ)，但并不排 除使用其它術(shù)語(yǔ)的可能性。使用這些術(shù)語(yǔ)僅僅是為了更方便地描述和解釋本 發(fā)明的本質(zhì)；把它們解釋成任何一種附加的限制都是與本發(fā)明精神相違背的。
權(quán)利要求
1.一種實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)，其特征在于，它包括一個(gè)用于同電腦進(jìn)行信息交換的通信處理電路(1)，通信處理電路(1)與數(shù)據(jù)總線(2)相連接，在數(shù)據(jù)總線(2)上并聯(lián)有多個(gè)用于進(jìn)行數(shù)據(jù)處理的DSP數(shù)字處理器(3)，所述的通信處理電路(1)上還連接有一個(gè)用于產(chǎn)生仲裁控制信號(hào)的數(shù)據(jù)總線仲裁邏輯電路(4)，所述的數(shù)據(jù)總線仲裁邏輯電路(4)通過(guò)數(shù)據(jù)總線仲裁控制引出線(5)與各DSP數(shù)字處理器(3)相連。
2. 根據(jù)權(quán)利要求1所述的實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)，其特征在 于，將多個(gè)DSP數(shù)字處理器(3)連接到通信處理電路(1)上的數(shù)據(jù)總線(2) 為HPI并行數(shù)據(jù)線。
3. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)處理的多DSP通信系統(tǒng)，其特征在于， 將多個(gè)DSP數(shù)字處理器(3)并聯(lián)到數(shù)據(jù)總線仲裁邏輯電路(4)上的數(shù)據(jù)總 線仲裁控制引出線(5)為HPI并行數(shù)據(jù)控制線。
4. 根據(jù)權(quán)利要求1所述的高速數(shù)據(jù)處理的多DSP通信系統(tǒng)，其特征在于， 所述的通信處理電路(1)的一端通過(guò)USB2.0接口與電腦相連，另一端通過(guò) HPI并行數(shù)據(jù)控制線與數(shù)據(jù)總線仲裁邏輯電路(5)相連。
全文摘要
本發(fā)明涉及一種實(shí)時(shí)高速的多DSP分布式處理系統(tǒng)。它包括一個(gè)用于同電腦進(jìn)行信息交換的通信處理電路，通信處理電路與數(shù)據(jù)總線相連接，在數(shù)據(jù)總線上并聯(lián)有多個(gè)用于進(jìn)行數(shù)據(jù)處理的DSP數(shù)字處理器，所述的通信處理電路上還連接有一個(gè)用于產(chǎn)生仲裁控制信號(hào)的數(shù)據(jù)總線仲裁邏輯電路，所述的數(shù)據(jù)總線仲裁邏輯電路通過(guò)數(shù)據(jù)總線仲裁控制引出線與各DSP數(shù)字處理器相連。與現(xiàn)有技術(shù)相比，本發(fā)明具有如下優(yōu)點(diǎn)1.結(jié)合了HPI總線技術(shù)與多DSP處理器并行處理、實(shí)時(shí)傳輸?shù)募夹g(shù)。2.在共享總線等資源的基礎(chǔ)上，通過(guò)總線仲裁邏輯電路來(lái)高效的協(xié)調(diào)各個(gè)DSP工作，使整個(gè)系統(tǒng)通訊、數(shù)據(jù)信息的實(shí)時(shí)傳輸能力顯著提升。
文檔編號(hào)G06F13/362GK101192205SQ20071007075
公開(kāi)日2008年6月4日 申請(qǐng)日期2007年8月10日 優(yōu)先權(quán)日2007年8月10日
發(fā)明者劉寶華, 平 沈, 巍 秦, 賀惠農(nóng) 申請(qǐng)人:杭州億恒科技有限公司