專利名稱：多主設(shè)備無沖突訪問從設(shè)備的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機和集成電路領(lǐng)域。
背景技術(shù)：
現(xiàn)有技術(shù)中，兩個或多個(兩個以上的)主設(shè)備(如CPU (中央處理器) 和DMA (直接存儲器訪問)控制器)訪問同一從設(shè)備(如RAM (隨機訪問存 儲器))是通過仲裁器實現(xiàn)的。 一個主設(shè)備要訪問從設(shè)備，需先發(fā)一個請求給仲 崴器。仲裁器接收到請求后，根據(jù)情況(如化先級及更高優(yōu)先級的主設(shè)備訪問 從設(shè)備的情況)安排訪問，并回給該主設(shè)備一個應(yīng)答。主設(shè)備接收到應(yīng)答后， 進行相應(yīng)的操作。集成電路多用同步電路，請求需要一個時鐘周期，應(yīng)答需要 個時鐘周期。也就是說，采用這種方法，任一主設(shè)備訪問一次從設(shè)備最少要 花費2個時鐘周期(一個請求周期和一個應(yīng)答周期)。這會影響主設(shè)備的處理速 度。
發(fā)明內(nèi)容
本發(fā)明的目的在于發(fā)明一種兩個或多個主設(shè)備無沖突訪問從設(shè)備的方法及 使用該方法的裝置，以提高主設(shè)備訪問從設(shè)備的效率。本發(fā)明所發(fā)明的方法是兩個或多個主設(shè)備訪問從設(shè)備的方法，其要點是每一主設(shè)備能根據(jù)情況訪問從設(shè)備，不會產(chǎn)生訪問沖突。每一主設(shè)備可有不同的 訪問從設(shè)備的優(yōu)先級，可根據(jù)其優(yōu)先級和比自己優(yōu)先級高的主設(shè)備訪問從設(shè)備 的情況訪問從設(shè)備。每一主設(shè)備訪問從設(shè)備的優(yōu)先級可是固定的，高優(yōu)先級的主設(shè)備可將自己訪問從設(shè)備的信息或信號傳送給低優(yōu)先級的主設(shè)備，低優(yōu)先級 的主設(shè)備可根據(jù)這些信息或信號訪問從設(shè)備。主設(shè)備可是計算處理部件(如CPU、處理器(processor)、 MCU(微控制器或機器控制器)等)或DMA控制器。 從設(shè)備可是RAM。 RAM可是SRAM (靜態(tài)存儲器)。計算處理部件、DMA控 制器和SRAM可處于同一塊集成電路。本發(fā)明所發(fā)明的裝置是采用了前述方法的裝置，該裝置含有兩個或多個主 設(shè)備，至少一個兩個或多個主設(shè)備要訪問的從設(shè)備，其要點在于訪問該從設(shè)備 的主設(shè)備能根據(jù)情況直接無沖突地訪問該從設(shè)備。訪問同一從設(shè)備的主設(shè)備可 有不同的訪問該從設(shè)備的優(yōu)先級，這些主設(shè)備可根據(jù)自己的優(yōu)先級和比自己訪 問該從設(shè)備的優(yōu)先級高的主設(shè)備訪問該從設(shè)備的情況無沖突地訪問該從設(shè)備。 訪問同一從設(shè)備的主設(shè)備訪問該從設(shè)備的優(yōu)先級可是固定的，高優(yōu)先級的主設(shè) 備可將自己訪問該從設(shè)備的信息或信號傳送給低優(yōu)先級的主設(shè)備，低優(yōu)先級的 主設(shè)備可根據(jù)這些信息或信號訪問該從設(shè)備。主設(shè)備可是計算處理部件或DMA 控制器。從設(shè)備可是RAM。 RAM可是SRAM。該裝置可含有一個計算處理部 件、兩個DMA控制器(DMA1和DMA2)禾卩SRAM;計算處理部件、DMA1 和DMA2可無沖突地訪問SRAM， DMA1訪問SRAM的優(yōu)先級可最高，DMA2 的可次之，計算處理部件訪問SRAM的優(yōu)先級可最低。計算處理部件、DMA1、 DMA2和SRAM可處在同--塊集成電路中。本發(fā)明使主設(shè)備根據(jù)優(yōu)先級無沖突地訪問從設(shè)備。優(yōu)先級最高的主設(shè)備可 以隨時訪問從設(shè)備，就像該從設(shè)備是它單獨訪問的一樣；優(yōu)先級低的主設(shè)備在 優(yōu)先級高的主設(shè)備不訪問從設(shè)備的情況下，也可以直接訪問該從設(shè)備。這樣訪 問，無需仲裁器干預(yù)，無需應(yīng)答周期。因此，每一主設(shè)備訪問一次從設(shè)備可能 會節(jié)約一個時鐘周期。在極端情況下，每一主設(shè)備可以節(jié)約一半訪問從設(shè)備的時間。訪問從設(shè)備的時間少了，速度快了，還可以減少數(shù)據(jù)緩存的數(shù)量，降低 成本。


附圖1是本發(fā)明的一種實施方案的--個示意圖。其中1是DMA1， 2是 DMA2， 3是計算處理部件，4是SRAM, 5是二輸入與非門，6是多路向量選 擇器，7是三輸入與門，RN1、 WN1、 RN2、 WN2、 RN3、 WN3和RN4、 WN4 分別是DMA1、 DMA2、計算處理部件和SRAM的讀'馬信號(低有效)，Al、 Dl、 A2、 D2、 A3、 D3和A4、 D4分別是DMA1、 DMA2、計算處理部件和SRAM 的地址和寫數(shù)據(jù)，D5是從SRAM讀出的數(shù)據(jù)，RW1和RW2分別是DMA1和 DMA2訪問SRAM的信號。附圖2是DMA2輸出的讀寫信號RN2和WN2的生成電路。其中8是二輸 入或門，RNb和WNb是DMA2要訪問SRAM的內(nèi)部讀寫信號。附圖3是計算處理部件輸出的讀寫信號RN3和WN3的生成電路。其中9 是三輸入或門，RNc禾P WNc是計算處理部件要訪問SRAM的內(nèi)部讀寫信號。
具體實施方式
.下面根據(jù)

本發(fā)明這種實施方案的具休實施方式。DMA1 1、DMA2 2 和計算處理部斗3是主設(shè)備，SRAM4是從設(shè)備。DMA11訪問SRAM4 (即對 SRAM4進行讀或?qū)?的優(yōu)先級最高，DMA2 2的次之，計算處理部件3訪問SRAM 4的優(yōu)先級最低。DMA11可隨時訪問SRAM4，其訪問地址Al通過多路向量選 擇器6傳送到SRAM4。如果是寫操作，其數(shù)據(jù)D1亦通過多路向量選擇器6傳 送到SRAM4。多路向量選擇器6可由若干個多路選擇器組成。DMA2 2要訪問SRAM4時，產(chǎn)生內(nèi)部讀信號RNb或內(nèi)部寫信號WNb。如果DMA1 1沒冇訪問 SRAM4，則其訪問SRAM4的信號RW1為低，DMA2 2輸出的讀寫信號RN2 和WN2分別等于內(nèi)部讀寫信號RNb和WNb，其訪問SRAM4的地址A2可通 過多路向量選擇器6傳送到SRAM4。如果DMA1 1」H在訪問SRAM4，則其訪 問SRAM4的信號RW1為高，DMA2 2輸出的讀寫信號RN2和WN2均為高， 它就訪問不到SRAM4，它的地址A2也不會被選擇傳送到SRAM4。計算處理部 件3要訪問SRAM4時，產(chǎn)生內(nèi)部讀信號RNc或內(nèi)部寫信號WNc。如果DMA1 1和DMA2 2都沒有訪問SRAM4，則它們訪問SRAM4的信號RW1和RW2均 為低，計算處理部件3輸出的讀寫信號RN3和WN3分別等于內(nèi)部讀寫信號RNc 和WNc，其訪問SRAM4的地址A3通過多路向量選擇器6傳送到SRAM4。否 則，如果DMA1 1或DMA2 2正在訪問SRAM4，則其訪問SRAM4的信號RW1 或RW2為高，計算處理部件3輸出的讀寫信號RN2和WN2均為高，它訪問不 到SRAM4，它的地址A3也不會被選擇傳送到SRAM4。所有這些主設(shè)備、從設(shè) 備及相關(guān)電路可做在同一塊集成電路中。DMA2 2可根據(jù)DMA1 1訪問SRAM4 的信號RW1控制其內(nèi)部讀信號RNb或內(nèi)部寫信號WNb的長短及接著要進行的 操作。計算處理部件3可根據(jù)DMA1 1訪問SRAM4的信號RW1和DMA2 2訪 問SRAM4的信號RW2控制其內(nèi)部讀信號RNc或內(nèi)部寫信號WNc的長短及接 著要進行的操作。
權(quán)利要求
1. 一種兩個或多個主設(shè)備訪問從設(shè)備的方法，其特征在于每一主設(shè)備能根據(jù)情況訪問從設(shè)備，不會產(chǎn)生訪問沖突。
2、 如權(quán)利要求l所說的方法，其特征在于每一 、H設(shè)備有不同的訪問從設(shè) 備的優(yōu)先級，每-一主設(shè)備根據(jù)其優(yōu)先級和比自己優(yōu)先級高的主設(shè)備訪問從設(shè) 備的情況訪問從設(shè)備。
3、 如權(quán)利要求2所說的方法，其特征在于每一-k設(shè)備訪問從設(shè)備的優(yōu)先 級是固定的，高優(yōu)先級的主設(shè)備將自己訪問從設(shè)備的信息或信號傳送給低優(yōu) 先級的主設(shè)備，低優(yōu)先級的主設(shè)備根據(jù)這些信息或信號訪問從設(shè)備。
4、 如權(quán)利要求1、 2或3所說的方法，其特征在于主設(shè)備是計算處理部件 [3〗或DMA控制器，從設(shè)備是SRAM[4]，計算處理部件[3]、 DMA控制器和. SRAM[4]處于同一塊集成電路。
5、 采用了權(quán)利要求l所說的方法的裝置，該裝置含有兩個或多個主設(shè)備， 至少一個兩個或多個主設(shè)備要訪問的從設(shè)備，其特征在于訪問該從設(shè)備的 主設(shè)備能根據(jù)情況直接無沖突地訪問該從設(shè)備。
6、 如權(quán)利要求5所說的裝置，其特征在于訪問同一從設(shè)備的主設(shè)備有不 同的訪問該從設(shè)備的優(yōu)先級，這些主設(shè)備根據(jù)自己的優(yōu)先級和比自己訪問該'從設(shè)備的優(yōu)先級高的主設(shè)備訪問該從設(shè)備的情況無沖突地訪問該從設(shè)備。
7、 如權(quán)利要求6所說的裝置，其特征在于訪問同 -從設(shè)備的主設(shè)備訪問該從設(shè)備的優(yōu)先級是固定的，高優(yōu)先級的主設(shè)備將自己訪問該從設(shè)備的信息 或信號傳送給低優(yōu)先級的主設(shè)備，低優(yōu)先級的主設(shè)備根據(jù)這些信息或信號訪 問該從設(shè)備。
8、 如權(quán)利要求5、 6或7所說的裝置，其特征在于主設(shè)備是計算處理部件 [3]或DMA控制器，從設(shè)備是RAM。
9、 如權(quán)利要求8所說的裝置，其特征在于該裝置含有---個計算處理部件[3J、兩個DMA控制器(DMA1[1]和DMA2[2])和SRAM[4];計算處理部件[3〗、 DMA1[1]和DMA2[2]可無沖突地訪問SRAM[4]， DMA1[1]訪問SRAM[4]的 優(yōu)先級最高，DMA2[2]的次之，計算處理部件[3]訪問SRAM[4]的優(yōu)先級M低； 計算處理部件[3]、 DMAl[l]、 DMA2[2]和SRAM[4]處在同一塊集成電路中。
10、 如權(quán)利要求9所說的裝置，其特征在于該裝置有三個二輸入與非門[5]、 一個多路向量選擇器[6]和兩個三輸入與門；計算處理部件[3]輸出的讀信號 [RN3]和寫信號[WN3]分別與一個二輸入與非門[5]的兩個輸入端相連； DMAl[l]輸出的讀信號[RN1]和寫信號[WN1]分別與一個二輸入與非門[5]的 兩個輸入端相連，該二輸入與非門[5〗的輸出[RW1]連接到DMA2[2]和計算處 理部件[3]; DMA2[2]輸出的讀信號[RN2]和寫信號[WN2]分別與一個二輸入 與非門[5]的兩個輸入端相連，該二輸入與非門[5]的輸出[RW2]連接到計算處 理部件[3];三個二輸入與非門的輸出、計算處理部件[3]、 DMAl[l]、 DMA2[2] 訪問SRAM[4]的地址[A3]、 [Al]、 [A2]和要寫入的數(shù)據(jù)[D3]、 [Dl]、 [D2]分別 連接到多路向量選擇器[6]的輸入端；多路向量選擇器[6]的輸出分別連接到 SRAM[4]的地址[A4]和輸入數(shù)據(jù)[D4];計算處理部件[3]、DMA1[1]和DMA2[2] 輸出的讀信號[RN3]、 [RNl]、 [RN2]分別連接到一個三輸入與門[7]的輸入端， 該三輸入與門[7]的輸出連接到SRAM[4]的讀信號[RN4];計算處理部件[3]、 DMA1[1]和DMA2[2]輸出的寫信號[WN3]、 [WNl]、 [WN2]分別連接到另一 個三輸入與門[7]的輸入端，該三輸入與門m的輸出連接到SRAM[4]的^'信號 [WN4]; DMA2[2]有兩個二輸入或門[8]，從DMA1[1J來的訪問SRAM[4]的信 號[RW1]連接到兩個二輸入或門[8]的--個輸入端，DMA2[2]的內(nèi)部讀信號 [RNb]連接到一個二輸入或門[8]的另一個輸入端，該二輸入或門[8]的輸出構(gòu)成DMA2[2]訪問SRAM[4]的讀信號[RN2]; DMA2[2J的內(nèi)部寫信號[WNb]連 接到另一個二輸入或門[8]的另一個輸入端，該二輸入或門[8]的輸出構(gòu)成 DMA2[2]訪問SRAM[4]的寫信號[WN2];計算處理部件[3] —ff兩個三輸入或 門[9]，從DMA1[1]和DMA2[2]來的訪問SRAM[4]的信號[RW1]和[RW2]分別 連接到兩個三輸入或門[9]的兩個輸入端，計算處理部件[3的內(nèi)部讀信兮[RNc] 連接到一個三輸入或門[9]的另一個輸入端，該三輸入或門[9]的輸出構(gòu)成計算 處理部件[3]訪問SRAM[4]的讀信號[RN3];計算處理部件[3]的內(nèi)部寫信號 [WNc]連接到另一個三輸入或門[9]的另一個輸入端，該三輸入或門[9的輸出 構(gòu)成計算處理部件[3]訪問SRAM[4]的寫信號[WN3]; DMA2[2根據(jù)DMAl[l] 訪問SRAM円的信號[RWl]控制其內(nèi)部讀信號fRNb]或內(nèi)部寫信號[WNbJ的 長短及接著要進行的操作；計算處理部件[3]根據(jù)DMA1[1]訪問SRAM[4]的 信號[RW1]和DMA2[2]訪問SRAM[4]的信號[RW2j控制其內(nèi)部讀信號[RNc] 或內(nèi)部寫信號[WNc)的長短及接著要進行的操作。
全文摘要
一種兩個或多個主設(shè)備無沖突訪問從設(shè)備的方法及采用該方法的裝置，涉及計算機和集成電路領(lǐng)域，每一主設(shè)備(如CPU或DMA控制器)可根據(jù)其優(yōu)先級和比自己優(yōu)先級高的主設(shè)備訪問從設(shè)備(如SRAM)的情況無沖突地訪問該從設(shè)備。高優(yōu)先級的主設(shè)備可將自己訪問從設(shè)備的信息或信號傳送給低優(yōu)先級的主設(shè)備，低優(yōu)先級的主設(shè)備可根據(jù)這些信息或信號訪問該從設(shè)備，并控制接著的操作；最高優(yōu)先級的主設(shè)備可直接訪問從設(shè)備。與通過仲裁器訪問從設(shè)備的方法相比，在同步電路情況下，每一主設(shè)備訪問一次從設(shè)備可能會節(jié)約一個時鐘周期，從而可有效提高裝置的速度，并降低成本。
文檔編號G06F13/28GK101261610SQ20071007345
公開日2008年9月10日 申請日期2007年3月6日 優(yōu)先權(quán)日2007年3月6日
發(fā)明者來智勇 申請人:來智勇