專利名稱：一種處理器訪問慢速存儲器的控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器訪問技術(shù)領(lǐng)域，尤其涉及一種訪問慢速存儲器的控 制方法。
背景技術(shù)：
目前處理器的工作頻率在不斷提高，處理器與存儲器這類接口器件的 數(shù)據(jù)傳輸速率也相應的提高。在慢速存儲器與高速處理器之間數(shù)據(jù)傳輸速 率不匹配的情況下，容易產(chǎn)生數(shù)據(jù)讀取的可靠性低的問題。
如圖1，通常情況下慢速存儲器通過提供準備就緒信號(READY)，指 示訪問過程的狀態(tài)。
一般地，READY《言號屬于開漏(open drain)和開集(open collector)
輸出，需要外部加相應的上下拉電路，來實現(xiàn)穩(wěn)定的狀態(tài)切換。由于電容 等效應的存在，READY信號在有效狀態(tài)與無效狀態(tài)切換的過程中，信號變 化會比較緩慢，容易在其它關(guān)鍵信號如片選(CS)失效的情況下，仍然指 示狀態(tài)有效，這樣將會加大寄存器信息讀取錯誤的幾率。
如圖2所示的中國專利申請(公開號為CN1417693A)的方案中將READY 信號引入FPGA (Field Programmable Gate Array),在FPGA內(nèi)部將片選 CS與READY信號進行或運算，來實現(xiàn)對READY信號的邏輯整形，保證有效 狀態(tài)與無效狀態(tài)的快速切換，提供給處理器相對正確的狀態(tài)指示。
這種方法能降低訪問寄存器錯誤的幾率，但是，該種方法的設(shè)計電路 存在以下缺點1)只對READY信號加上了CS的判斷，不能保證其它關(guān)鍵 信號的連接狀態(tài)，如READ， ADDRESS等；2)不能完全保證存儲器訪問的可 靠性。

發(fā)明內(nèi)容
本發(fā)明提供了 一種處理器訪問慢速存儲器的控制方法，克服了現(xiàn)有慢 速存儲器訪問技術(shù)中僅判斷READY或僅判斷READY與部分信號帶來訪問失
敗風險的缺陷，保證了慢速存儲器的訪問的正確性和可靠性。
為達到上述目的，本發(fā)明的技術(shù)方案是采用以下方式實現(xiàn)的 本發(fā)明提出的處理器訪問慢速存儲器的控制方法，處理器讀取存儲器
中的數(shù)據(jù)的處理過程如下
11) 處理器將需要讀取的寄存器地址信息發(fā)送到可編程邏輯單元的地 址緩存單元中；
12) 可編程邏輯單元根據(jù)步驟ll)中的地址信息，給可編程邏輯單元
到存儲器的地址總線賦值；
13) 處理器發(fā)出讀取控制指令，觸發(fā)可編程邏輯單元向存儲器發(fā)送片 選和讀取信號；
14) 可編程邏輯單元等待接收存儲器數(shù)據(jù)完成信號，并將存儲器發(fā)送 的數(shù)據(jù)存入接收數(shù)據(jù)緩存單元中，并置位信號狀態(tài)指示單元；
15) 處理器査詢可編程邏輯單元中的信號狀態(tài)指示單元，當其被置位 時，從可編程邏輯單元的接收數(shù)據(jù)緩存單元中取出存儲器發(fā)送的數(shù)據(jù)。
優(yōu)選的，當存儲器數(shù)據(jù)位寬高于處理器數(shù)據(jù)位寬時，所述步驟14)中 存儲器一次性把數(shù)據(jù)傳送到可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單 元中；所述步驟15)中分多次把可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩 存單元中的數(shù)據(jù)取出。
優(yōu)選的，當處理器數(shù)據(jù)位寬高于存儲器數(shù)據(jù)位寬時，所述步驟14)中 存儲器分多次把數(shù)據(jù)傳送到可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單 元中；所述步驟15)中一次性把可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩 存單元中的數(shù)據(jù)取出。
本發(fā)明提出的處理器訪問慢速存儲器的控制方法，處理器將數(shù)據(jù)寫入 存儲器中的處理過程如下
21) 處理器將需要寫入的寄存器地址信息發(fā)送到可編程邏輯單元的地 址緩存單元中；
22) 可編程邏輯單元根據(jù)步驟21)中的地址信息，給可編程邏輯單元 到存儲器的地址總線賦值；
23) 處理器將數(shù)據(jù)寫入可編程邏輯單元的接發(fā)送數(shù)據(jù)緩存單元中；
24) 處理器發(fā)出讀寫入控制指令，觸發(fā)可編程邏輯單元向存儲器發(fā)送 片選和寫入信號，并將接發(fā)送數(shù)據(jù)緩存單元中的數(shù)據(jù)放到數(shù)據(jù)總線上；
25) 可編程邏輯單元等待接收存儲器數(shù)據(jù)完成信號，并置位信號狀態(tài) 指示單元；處理器通過査詢可編程邏輯單元中的信號狀態(tài)指示單元確認數(shù) 據(jù)傳輸是否完成。
優(yōu)選的，當存儲器數(shù)據(jù)位寬高于處理器數(shù)據(jù)位寬時，所述步驟23)中 處理器分多次將數(shù)據(jù)寫入可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單
元中；所述步驟24)中一次性把可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù) 緩存單元中的數(shù)據(jù)發(fā)送到存儲器。
優(yōu)選的，當處理器數(shù)據(jù)位寬高于存儲器數(shù)據(jù)位寬時，所述步驟23)中 處理器一次性將數(shù)據(jù)寫入可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單 元中；所述步驟24)中分多次把可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù) 緩存單元中的數(shù)據(jù)發(fā)送到存儲器。
優(yōu)選的，所述的可編程邏輯單元為以下任一一種現(xiàn)場可編程門陣列、 復雜可編程邏輯器件、與非門單元組合可編程邏輯器件、集成電路組合可 編程邏輯器件。
本發(fā)明采用可編程邏輯單元提供訪問存儲器所需的全部信號地址，
數(shù)據(jù)，片選等，并提供存儲器信息暫存單元，以及READY信號狀態(tài)指示單 元，供處理器采用相應的訪問命令?？删幊踢壿媶卧梢赃x用FPGA( Field Programmable Gate Array)即現(xiàn)場可編程門陣列或CPLD (Complicated Programmable Logic Device)即復雜可編程邏輯器件)或ASIC (Application Specific Integrated Circuit)艮卩特定用途集成電路或與 非門單元組合等可編程邏輯器件。(為方便表述下文中統(tǒng)一表示為CPLD)
本發(fā)明的關(guān)鍵是在高速處理器與慢速存儲器之間引入可編程邏輯器 件，由可編程邏輯器件提供數(shù)據(jù)緩存單元，將原先的處理器-一存儲器之間 通信，擴充為處理器-一CPLD-—存儲器通信，存儲器與處理器之間不產(chǎn)生 直接操作，存儲器相關(guān)信號均由CPLD提供，既保證了訪問的可靠性，又帶 來了信號時序可任意調(diào)整的靈活性。
與現(xiàn)有技術(shù)相比，本發(fā)明引入可編程邏輯器件CPLD作為高速處理器與 慢速存儲器之間的中轉(zhuǎn)設(shè)備，CPLD提供必要的數(shù)據(jù)發(fā)送/接收緩沖單元， 以及狀態(tài)指示單元，進一步保證了存儲器數(shù)據(jù)訪問的穩(wěn)定性與可靠性，提 供了存儲器數(shù)據(jù)的經(jīng)CPLD預處理的途徑，能夠滿足存儲器與處理器數(shù)據(jù)位 寬不同的應用要求，另外CPLD內(nèi)部邏輯靈活可調(diào)，擴大了處理器對接不同 型號慢速存儲器的應用范圍。


圖1是現(xiàn)有技術(shù)應用實例1的電路原理示意圖； 圖2是現(xiàn)有技術(shù)應用實例2的電路原理示意圖； 圖3是本發(fā)明方法的電路原理圖4是本發(fā)明實施例提供的處理器讀存儲器的流程圖； 圖5是本發(fā)明實施例提供的處理器寫存儲器的流程圖； 圖6是本發(fā)明實施例提供的處理器讀不同數(shù)據(jù)位寬的存儲器的流程
圖7是本發(fā)明實施例提供的處理器寫不同數(shù)據(jù)位寬的存儲器的流程圖。
具體實施例方式
' 下面結(jié)合附圖對本發(fā)明的技術(shù)方案實施進行詳細說明。
由于FPGA與CPLD等可編程邏輯器件能夠方便的與處理器和存儲器進 行數(shù)據(jù)傳輸，且CPLD內(nèi)部能夠提供必要的存儲單元給處理器與存儲器之間 數(shù)據(jù)暫存。因此，本發(fā)明的核心思想是在處理器與存儲器的數(shù)據(jù)傳輸系統(tǒng) 中，加入中轉(zhuǎn)CPLD。處理器在訪問慢速存儲器時，所有的存儲器接口信號 全部由CPLD給出，由于CPLD可編程的靈活性，全部接口信號時序均可調(diào)。 慢速存儲器的準備就緒信號READY引入到CPLD中，其狀態(tài)由CPLD提供的 狀態(tài)指示單元給出并提供處理器査詢用，以決定是否進行新一輪的訪問存 儲器的周期，由于CPLD所用主時鐘的頻率遠超過READY信號的變化頻率， 因此READY信號的狀態(tài)變化沿得到較好的改善。
下面結(jié)合附圖對技術(shù)方案的實施作進一步的詳細描述
以網(wǎng)絡(luò)處理器INTEL IXP2400自帶的ARM V5TE處理器訪問INTEL IXF1104以太網(wǎng)控制器自帶的慢速存儲器，F(xiàn)PGA/CPLD型號為LCMX01200
圖3是本發(fā)明方法的電路原理圖，CPLD除提供存儲器所需全部接口信 號外，還提供地址存儲單元、數(shù)據(jù)緩存單元、狀態(tài)指示單元。圖4、 5是本 發(fā)明實施例提供的處理器讀、寫存儲器的流程圖。圖6、 7是對處理器讀取 存儲器信息。
圖4是本發(fā)明實施例提供的處理器讀存儲器的流程圖，包括以下步驟
步驟11:處理器IXP2400訪問LCMX01200狀態(tài)指示單元0xC0，將0xC0 清零，使狀態(tài)指示單元處于未置位狀態(tài)；
步驟12:處理器IXP2400啟動IXF1104存儲器讀取流程，IXP2400發(fā) 送欲讀取的IXF1104寄存器地址到LCMX01200內(nèi)部地址緩存單元OxAO;
步驟13: LCMX01200根據(jù)地址緩存單元的內(nèi)容，給LCMX01200到存儲 器的地址總線ADD—out[15:0]賦值；
步驟14: IXP2400發(fā)送假讀I'XF1104存儲器命令，用于觸發(fā)LCMX01200 向IXF1104發(fā)送CS—out與READ—out信號；
步驟15: LCMX01200等待接收IXF1104存儲器數(shù)據(jù)完成就緒信號 READY,在READY信號經(jīng)LCMXO內(nèi)部邏輯的判斷有效后，將IXF1104發(fā)出的 數(shù)據(jù)總線DATA一out[15:0]上的數(shù)據(jù)，放入數(shù)據(jù)緩存單元OxBO，并給狀態(tài)指 示單元OxCO置位；
步驟16: IXP2400開始查詢LCMX01200里的狀態(tài)指示單元OxCO，當OxCO 未置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸未完成，IXP2400 繼續(xù)查詢；當OxCO置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸 已完成，進入步驟17;
步驟17: IXP2400通過訪問LCMX01200數(shù)據(jù)緩存單元OxBO，取出寄存 在內(nèi)的IXF1104存儲器數(shù)據(jù)信息。IXP2400讀取IXF1104存儲器數(shù)據(jù)過程 完成；
圖5是本發(fā)明實施例提供的處理器寫存儲器的流程圖，包括以下步驟 步驟21:處理器IXP2400訪問LCMX01200狀態(tài)指示單元OxCO，將OxCO 清零，使狀態(tài)指示單元處于未置位狀態(tài)；
步驟22:處理器IXP2400啟動IXF1104存儲器寫入流程，IXP2400發(fā) 送欲寫入的IXF1104寄存器地址到LCMX01200內(nèi)部地址緩存單元OxAO;
步驟23: LCMX01200根據(jù)地址緩存單元的內(nèi)容，給LCMX01200到存儲 器的地址總線ADD—out [15:0]賦值；
步驟24: IXP2400將欲寫入IXF1104存儲器數(shù)據(jù)信息，寫入LCMX01200 內(nèi)部數(shù)據(jù)緩存單元OxBO中；
步驟25: IXP2400發(fā)送假寫IXF1104存儲器命令，用于觸發(fā)LCMX01200 向IXF1104發(fā)送CS—out與READ—out信號，并把數(shù)據(jù)緩存單元OxBO中的數(shù)
據(jù)放到數(shù)據(jù)總線上；
步驟26: LCMX01200等待接收IXF1104存儲器數(shù)據(jù)完成就緒信號 READY,在READY信號經(jīng)LCMXO內(nèi)部邏輯的判斷有效后，并給狀態(tài)指示單元 OxCO置位；
步驟27: IXP2400開始查詢LCMXO1200里的狀態(tài)指示單元0xC0，當OxCO 未置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸未完成，IXP2400 繼續(xù)查詢。當OxCO置位，表示IXF1104存儲器與LCMXO1200之間數(shù)據(jù)傳輸 已完成。IXP2400寫入IXF1104存儲器數(shù)據(jù)過程完成；
圖6是本發(fā)明實施例提供的處理器讀不同數(shù)據(jù)位寬的存儲器的流程 圖，對于處理器訪問不同數(shù)據(jù)總線位寬的存儲器的流程，以16位數(shù)據(jù)位寬 的IXP2400讀取32位數(shù)據(jù)位寬的IXF1104為例，包括以下步驟
步驟31:處理器IXP2400訪問LCMX01200狀態(tài)指示單元0xD0，將OxDO 清零，使狀態(tài)指示單元處于未置位狀態(tài)；
步驟32:處理器IXP2400啟動IXF1104存儲器讀取流程，IXP2400發(fā) 送欲讀取的IXF1104寄存器地址到LCMX01200內(nèi)部地址緩存單元OxAO;
步驟33: LCMX01200根據(jù)地址緩存單元的內(nèi)容，給LCMX01200到存儲 器的地址總線ADD—out [15:0]賦值；
步驟34: IXP2400發(fā)送假讀IXF1104存儲器命令，用于觸發(fā)LCMX01200 向IXF1104發(fā)送CS—out與READ_out信號；
步驟35: LCMX01200等待接收IXF1104存儲器數(shù)據(jù)完成就緒信號 READY,在READY信號經(jīng)LCMXO內(nèi)部邏輯的判斷有效后，將IXF1104發(fā)出的 數(shù)據(jù)總線DATA—out[31:0]上的數(shù)據(jù)，將高16位數(shù)據(jù)DATA—out [31:16]放入 數(shù)據(jù)緩存單元0xB0，將低16位數(shù)據(jù)DATA—out[15:0]放入數(shù)據(jù)緩存單元 0xC0并給狀態(tài)指示單元0xD0置位；
步驟36: IXP2400開始查詢LCMX01200里的狀態(tài)指示單元0xD0，當0xD0 未置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸未完成，IXP2400 繼續(xù)査詢；當0xD0置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸 已完成，進入步驟37;
步驟37: IXP2400通過訪問LCMX01200數(shù)據(jù)緩存單元0xB0，取出寄存 在內(nèi)的IXF1104存儲器高16位數(shù)據(jù)信息；訪問LCMX01200數(shù)據(jù)緩存單元 0xC0，取出寄存在內(nèi)的IXF1104存儲器低16位數(shù)據(jù)信息。然后處理器將兩 次分別讀取的16位數(shù)據(jù)組合成一個完整的32位數(shù)據(jù)。16位數(shù)據(jù)位寬的處 理器IXP2400讀取32位數(shù)據(jù)位寬的IXF1104內(nèi)部存儲器數(shù)據(jù)過程完成；
圖7是本發(fā)明實施例提供的處理器寫不同數(shù)據(jù)位寬的存儲器的流程 圖，對于處理器訪問不同數(shù)據(jù)總線位寬的存儲器的流程，以16位數(shù)據(jù)位寬 的IXP2400寫入32位數(shù)據(jù)位寬的IXF1104為例，包括以下步驟
步驟41:處理器IXP2400訪問LCMX01200狀態(tài)指示單元0xD0，將0xD0
清零，使狀態(tài)指示單元處于未置位狀態(tài)；
步驟42:處理器IXP2400啟動IXF1104存儲器寫入流程，IXP2400發(fā) 送欲寫入的IXF1104寄存器地址到LCMX01200內(nèi)部地址緩存單元0xA0;
步驟43: LCMX01200根據(jù)地址緩存單元的內(nèi)容，給LCMXO1200到存儲 器的地址總線ADD—out [15:0]賦值；
步驟44: IXP2400將欲寫入IXF1104存儲器數(shù)據(jù)信息，分兩次分別寫 入LCMX01200內(nèi)部高16位數(shù)據(jù)緩存單元0xB0與低16位數(shù)據(jù)緩存單元0xC0 中；
步驟45: IXP2400發(fā)送假寫IXF1104存儲器命令，用于觸發(fā)LCMX01200 向IXF1104發(fā)送CS—out與READ_out信號，并把高低16位數(shù)據(jù)緩存單元 0xB0與0xC0中的數(shù)據(jù)放到數(shù)據(jù)總線DATA—out[31:0]上；
步驟46: LCMX01200等待接收IXF1104存儲器數(shù)據(jù)完成就緒信號 READY,在READY信號經(jīng)LCMXO內(nèi)部邏輯的判斷有效后，并給狀態(tài)指示單元 0xD0置位；
步驟47: IXP2400開始查詢LCMX01200里的狀態(tài)指示單元0xD0，當OxDO
未置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸未完成，IXP2400 繼續(xù)査詢。當0xD0置位，表示IXF1104存儲器與LCMX01200之間數(shù)據(jù)傳輸 已完成；16位數(shù)據(jù)位寬的處理器IXP2400寫入32位數(shù)據(jù)位寬的IXF1104 內(nèi)部存儲器數(shù)據(jù)過程完成。
以上所述僅為本發(fā)明的過程及方法實施例，并不用于限制本發(fā)明，凡 在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換、改進等，均應包 含在本發(fā)明的保護范圍之內(nèi)。
權(quán)利要求
1.一種處理器訪問慢速存儲器的控制方法，其特征在于，所述處理器讀取存儲器中的數(shù)據(jù)的處理過程如下11)處理器將需要讀取的寄存器地址信息發(fā)送到可編程邏輯單元的地址緩存單元中；12)可編程邏輯單元根據(jù)步驟11)中的地址信息，給可編程邏輯單元到存儲器的地址總線賦值；13)處理器發(fā)出讀取控制指令，觸發(fā)可編程邏輯單元向存儲器發(fā)送片選和讀取信號；14)可編程邏輯單元等待接收存儲器數(shù)據(jù)完成信號，并將存儲器發(fā)送的數(shù)據(jù)存入接收數(shù)據(jù)緩存單元中，并置位信號狀態(tài)指示單元；15)處理器查詢可編程邏輯單元中的信號狀態(tài)指示單元，當其被置位時，從可編程邏輯單元的接收數(shù)據(jù)緩存單元中取出存儲器發(fā)送的數(shù)據(jù)。
2. 根據(jù)權(quán)利要求1所述的處理器訪問慢速存儲器的控制方法，其特征 在于，當存儲器數(shù)據(jù)位寬高于處理器數(shù)據(jù)位寬時，所述步驟14)中存儲器 一次性把數(shù)據(jù)傳送到可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單元中； 所述步驟15)中分多次把可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單元 中的數(shù)據(jù)取出。
3. 根據(jù)權(quán)利要求1所述的處理器訪問慢速存儲器的控制方法，其特征 在于，當處理器數(shù)據(jù)位寬高于存儲器數(shù)據(jù)位寬時，所述步驟14)中存儲器 分多次把數(shù)據(jù)傳送到可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單元中； 所述步驟15)中一次性把可編程邏輯單元的高低位數(shù)據(jù)接收數(shù)據(jù)緩存單元 中的數(shù)據(jù)取出。
4. 根據(jù)權(quán)利要求l一3任一項所述的處理器訪問慢速存儲器的控制方 法，其特征在于，所述的可編程邏輯單元為以下任一一種現(xiàn)場可編程門 陣列、復雜可編程邏輯器件、與非門單元組合可編程邏輯器件、集成電路 組合可編程邏輯器件。
5. —種處理器訪問慢速存儲器的控制方法，其特征在于，所述處理器 將數(shù)據(jù)寫入存儲器中的處理過程如下21)處理器將需要寫入的寄存器地址信息發(fā)送到可編程邏輯單元的地 址緩存單元中；22) 可編程邏輯單元根據(jù)步驟21)中的地址信息，給可編程邏輯單元 到存儲器的地址總線賦值；23) 處理器將數(shù)據(jù)寫入可編程邏輯單元的接發(fā)送數(shù)據(jù)緩存單元中；24) 處理器發(fā)出讀寫入控制指令，觸發(fā)可編程邏輯單元向存儲器發(fā)送 片選和寫入信號，并將接發(fā)送數(shù)據(jù)緩存單元中的數(shù)據(jù)放到數(shù)據(jù)總線上；25) 可編程邏輯單元等待接收存儲器數(shù)據(jù)完成信號，并置位信號狀態(tài) 指示單元；處理器通過查詢可編程邏輯單元中的信號狀態(tài)指示單元確認數(shù) 據(jù)傳輸是否完成。
6. 根據(jù)權(quán)利要求5所述的處理器訪問慢速存儲器的控制方法，其特征 在于，當存儲器數(shù)據(jù)位寬高于處理器數(shù)據(jù)位寬時，所述步驟23)中處理器 分多次將數(shù)據(jù)寫入可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單元中； 所述步驟24)中一次性把可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單 元中的數(shù)據(jù)發(fā)送到存儲器。
7. 根據(jù)權(quán)利要求5所述的處理器訪問慢速存儲器的控制方法，其特征 在于，當處理器數(shù)據(jù)位寬高于存儲器數(shù)據(jù)位寬時，所述步驟23)中處理器 一次性將數(shù)據(jù)寫入可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單元中； 所述步驟24)中分多次把可編程邏輯單元的高低位數(shù)據(jù)接發(fā)送數(shù)據(jù)緩存單 元中的數(shù)據(jù)發(fā)送到存儲器。
8. 根據(jù)權(quán)利要求5 — 7任一項所述的處理器訪問慢速存儲器的控制方 法，其特征在于，所述的可編程邏輯單元為以下任一一種現(xiàn)場可編程門 陣列、復雜可編程邏輯器件、與非門單元組合可編程邏輯器件、集成電路 組合可編程邏輯器件。
全文摘要
本發(fā)明公開了一種處理器訪問慢速存儲器的控制方法，采用可編程邏輯單元提供訪問存儲器所需的全部信號地址，數(shù)據(jù)，片選等，并提供存儲器信息暫存單元，以及READY信號狀態(tài)指示單元，供處理器采用相應的訪問命令。由于本發(fā)明引入可編程邏輯器件CPLD作為高速處理器與慢速存儲器之間的中轉(zhuǎn)設(shè)備，CPLD提供必要的數(shù)據(jù)發(fā)送/接收緩沖單元，以及狀態(tài)指示單元，進一步保證了存儲器數(shù)據(jù)訪問的穩(wěn)定性與可靠性，提供了存儲器數(shù)據(jù)的經(jīng)CPLD預處理的途徑，能夠滿足存儲器與處理器數(shù)據(jù)位寬不同的應用要求，另外CPLD內(nèi)部邏輯靈活可調(diào)，擴大了處理器對接不同型號慢速存儲器的應用范圍。
文檔編號G06F13/16GK101169765SQ20071007744
公開日2008年4月30日 申請日期2007年11月28日 優(yōu)先權(quán)日2007年11月28日
發(fā)明者吳清政, 嵐 姚, 琛 王, 琪 陳 申請人:中興通訊股份有限公司