專利名稱：用于自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種脈動陣列處理電路，特別是一種適用于自適應(yīng)光學(xué)系統(tǒng)波前處理機的波前控制運算。
背景技術(shù)：
在自適應(yīng)光學(xué)系統(tǒng)中，為了有效校正大氣湍流造成的動態(tài)波前誤差，對波前處理機的計算能力和實時性要求非常高。通用的微型計算機已不能滿足要求，必須根據(jù)自適應(yīng)光學(xué)系統(tǒng)波前處理的特點研制專用的高速波前處理機。波前處理機的工作流程包括圖像處理、斜率計算、波前復(fù)原、控制運算和D/A轉(zhuǎn)換五個模塊，其中波前控制運算是將從復(fù)原運算模塊輸出的波面誤差向量E，經(jīng)控制迭代運算得到傾斜鏡、變形鏡驅(qū)動器所需的控制電壓，計算公式為V=b0+b1z-1+b2z-2+b3z-31-a1z-1-a2z-2-a3z-3E---(1)]]>其中，b0、b1、b2、b3、a1、a2、a3是系統(tǒng)的控制參數(shù)。設(shè)m個有效子孔徑n單元自適應(yīng)光學(xué)系統(tǒng)，則V和E都是n×1的向量。若e表示波前誤差向量E的一個分量，v是所得控制電壓V的一個分量，則單路控制電壓的時域計算公式為vik=b0eik+b1eik-1+b2eik-2+b3eik-3+a1vik-1+a2vik-2+a3vik-3---(2)]]>其中eik為第k幀第i路的誤差值，vik為第k幀第i路電壓值(1≤i≤n)?？梢娍刂七\算是個迭代運算，不但和當(dāng)前幀的數(shù)據(jù)有關(guān)，還與其前兩幀的數(shù)據(jù)和計算結(jié)果有關(guān)。
這種n路的迭代運算可以由多個處理器(DSP)的多處理器系統(tǒng)來并行執(zhí)行，例如在1998年九月發(fā)表在《光電工程》的一篇論文，題為《幀頻2900Hz的高速波前處理機》，王春鴻著。其中使用了4片TMS320C31用于并行的控制迭代運算。由于每片DSP都需要大量的控制電路，造成裝置集成度不高，不易于大規(guī)模集成化；且該方法基本上為由軟件進行的運算，因此高速化上有限制；另外計算只能在一幀數(shù)據(jù)的復(fù)原運算結(jié)束后開始，即復(fù)原運算和控制運算串行進行，因此計算延時較大。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問題克服現(xiàn)有技術(shù)的不足，提供一種計算延時小、集成度高、運算速度快的實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前處理機波前控制運算的脈動陣列處理電路。
本發(fā)明的技術(shù)解決方案用于自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路，其特點在于它由7個乘累加處理單元PE1-PE7、1個加法處理單元PE8、12個移位寄存器M1-M12組成，4個乘累加處理單元PE1-PE4線性排列組成卷積運算部，陣列中存在兩條相向數(shù)據(jù)流，每一幀的誤差向量E的各分量順序從第一乘累加處理單元PE1流入陣列，經(jīng)過第二乘累加處理單元PE2、第三乘累加處理單元PE3和第四乘累加處理單元PE4運算后流出陣列，卷積結(jié)果以初值0從第四乘累加處理單元PE4流入陣列，經(jīng)過PE2、PE3、PE1流出陣列；3個乘累加處理單元PE5-PE8線性排列組成遞歸運算部，陣列中存在兩條相向數(shù)據(jù)流，遞歸運算部分和以初值為0從第七乘累加處理單元PE7流入陣列，經(jīng)過第六乘累加處理單元PE6和第五乘累加處理單元PE5運算后在第八乘累加處理單元PE8與卷積運算部的陣列輸出結(jié)果相加后輸出控制電壓計算結(jié)果并向后反饋，經(jīng)PE5、PE6、PE7計算后流出陣列，各處理單元之間通過移位寄存器互連實現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，即一個處理單元的數(shù)據(jù)輸出端口接一個移位寄存器的數(shù)據(jù)輸入端，該移位寄存器的數(shù)據(jù)輸出端接下一個處理單元的數(shù)據(jù)輸入端。
本發(fā)明的原理本發(fā)明分為卷積運算部和遞歸運算部兩部分，各由4個乘累加處理單元線性排列，分別完成自適應(yīng)光學(xué)波前控制運算的卷積運算和遞歸運算。各個處理單元在時鐘的推動下同步工作，并通過一個加法單元將兩個陣列鏈接起來，實現(xiàn)兩個脈動陣列輸出結(jié)果相加并向外輸出電壓值。
陣列由如圖1中所示的8個處理單元PE1-PE8、12個深度為(n/2)的移位寄存器M1-M12組成，若n不為偶數(shù)，則深度為(n+1)/2。陣列分為兩個部分卷積運算部101和遞歸運算部102，分別完成如下(3)、(4)式的卷積和遞歸運算，最后將兩個部分通過一個加法單元鏈接起來以實現(xiàn)(5)式的控制運算。
yi＝b0ei+b1ei-1+b2ei-2+b3ei-3(3)則有vi＝a1vi-1+a2vi-2+a3vi-3(4)vi＝(a1vi-1+a2vi-2+a3vi-3)+(v0ei+b1ei-1+b2ei-2+b3ei-3)(5)其中PE1-PE7是帶有本地存儲器的乘累加計算單元，每個乘累加處理單元都由一個寄存器REG、一個乘法器MUL個加法器ADD組成。
圖2是乘累加處理單元的結(jié)構(gòu)示意圖。乘累加處理單元的端口說明MUL_in，MUL_out誤差值或電壓值的輸入輸出端口；MAD_in，MAD_out累加值的輸入輸出端口；乘累加處理單元的邏輯功能說明乘法器取MUL_in端口的輸入數(shù)據(jù)與寄存器REG中預(yù)存的系數(shù)相乘，加法器將乘法器輸出與MAD_in端口數(shù)據(jù)相加后，結(jié)果做為MAD_out端口輸出，它執(zhí)行的就是一個乘累加運算。
PE8是一個帶反饋的加法單元，其結(jié)構(gòu)示意圖如圖3所示，它由一個加法器ADD。端口說明Y_in卷積運算陣列101計算結(jié)果yi的輸入端口；MAD_in累加值的輸入端口；V_feedback電壓值反饋端口；
V_out電壓值向外輸出端口。
加法單元的邏輯功能說明加法器將端口Y_in和MAD_in輸入的數(shù)據(jù)相加，結(jié)果作為V_feedback和V_out進行輸出，它的作用就是將脈動陣列的兩個部分相互鏈接起來，并將結(jié)果向外輸出和向右反饋參與運算。
本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點在于(1)處理單元通過輸入隊列寄存器和輸出隊列寄存器來實現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，每個單元的乘法器直接從單元的輸入隊列最前端獲得數(shù)據(jù)進行操作，加法器將計算結(jié)果直接送入單元的輸出隊列最后端。以這種隊列的方法避免對存儲器的讀寫，本次計算中沒有用到的輸入數(shù)據(jù)和輸出數(shù)據(jù)不需要存入單元的存儲區(qū)中，使一個陣列在計算多路電壓值時能達到很高的效率。
(2)同時，由于在脈動陣列進行一路復(fù)原電壓的運算時有一半的處理單元處于空閑狀態(tài)，故可以在一個脈動陣列中以處理單元共享的方式同時進行兩路獨立的復(fù)原電壓的運算，使處理單元利用率達到100％，節(jié)省了硬件資源，故處理單元之間的輸入和輸出隊列深度為n/2(若n為奇數(shù)則深度為(n+1)/2)。
(3)每個PE單元的結(jié)構(gòu)簡單，只有局部數(shù)據(jù)通信，便于硬件實現(xiàn)。
(4)與復(fù)原運算模塊并行處理，計算延時為一個流水節(jié)拍，實時性好。
(5)本發(fā)明使每個處理部件的效能達到最大，從而促進裝置的小型化和低耗電化。根據(jù)波前處理機的工作流程和工作特點可得CCD為逐行逐像素順序輸出數(shù)據(jù)，一幀數(shù)據(jù)需要經(jīng)過圖像處理、斜率計算、波前復(fù)原、控制運算和D/A轉(zhuǎn)換五個模塊最后輸出電壓驅(qū)動變形鏡工作。由此可見第k-1幀誤差向量Ek-1和k幀誤差向量Ek輸入時間間隔很大(為CCD相機一幀像素輸出延時與斜率計算延時和波前復(fù)原延時之和)。而控制運算的輸入波面誤差向量E是波前復(fù)原模塊的輸出，各誤差分量e1k、e2k、e3k......順序輸出且輸出時間間隔較小。在下一幀的誤差向量進入陣列以前可以保證順序完成n路電壓值的計算。本發(fā)明根據(jù)以上特點組織合理的數(shù)據(jù)流和設(shè)計相應(yīng)的電路，通過將n路獨立的控制電壓運算以串行的方式分時使用一個脈動陣列來提高陣列處理單元的利用效率，合理并有效地減少處理單元的數(shù)目，減少資源占用。


圖1為本發(fā)明的原理框圖；圖2為本發(fā)明中的乘累加處理單元PE的結(jié)構(gòu)示意圖；圖3為本發(fā)明中的的加法單元的結(jié)構(gòu)示意圖。
具體實施例方式
下面結(jié)合圖1至圖3具體說明本實施方式。
如圖1所示，本發(fā)明由7個乘累加處理單元PE1-PE7、一個加法處理單元PE8、12個深度為n/2(若n為奇數(shù)則深度為(n+1)/2)的移位寄存器(M1-M12)組成。處理單元PE1-PE4和移位寄存器M1-M6、處理單元PE1-PE8和移位寄存器M7-M12分別排列成兩個線性陣列結(jié)構(gòu)，處理單元之間端口通過移位寄存器互連，位于左方的處理單元的腳MUL_out接移位寄存器的數(shù)據(jù)輸入端口，移位寄存器的數(shù)據(jù)輸出端口接右方的處理單元的腳MUL_in；位于左方的處理單元的腳MAD_in接移位寄存器的數(shù)據(jù)輸出端口，移位寄存器的數(shù)據(jù)輸入端口連接位于右方的處理單元的腳MAD_out；處理單元PE1的腳MUL_in接陣列的誤差數(shù)據(jù)輸入端口E。處理單元PE8的腳Y_in接處理單元PE1的腳MAD_out；腳V_out接陣列的電壓輸出端口V；腳V_feedback接移位寄存器M7的輸入端口，M7的輸出端口接處理單元PE5的腳MUL_in，；處理單元PE8的腳MAD_in接移位寄存器M10的輸出端口，M10的輸入端口接處理單元PE5的腳MAD_out。
如圖1、2所示，每個乘累加處理單元PE1-PE7都由一個寄存器REG、一個乘法器MUL個加法器ADD組成。寄存器REG接乘法器MUL的一個輸入端，乘法器MUL的另一個輸入端接乘累加處理單元的腳MUL_in，乘法器MUL的輸出端接加法器ADD的一個輸入端，加法器ADD的另一個輸入端接乘累加處理單元的腳MAD_in，加法器ADD的輸出端接乘累加處理單元的腳MAD_out，乘累加處理單元的腳MUL_in與腳MUL_out相連。
如圖1、3所示，加法處理單元PE8由一個加法器ADD構(gòu)成。加法器ADD的一個輸入端接加法處理單元PE8的腳Y_in，另一個輸入端接接加法處理單元PE8的腳MAD_in，加法器ADD的輸出端接加法處理單元PE8的腳V_out和腳V_feedback。
下面結(jié)合圖1說明該電路的工作原理(1)在電路開始工作前，系統(tǒng)的控制參數(shù)b0、b1、b2、b3、a1、a2、a3分別預(yù)存到PE1-PE7的寄存器REG中，且將每個移位寄存器的各個存儲單元都初始化為零。
(2)一路誤差向量的n個分量順序輸入陣列，當(dāng)一個誤差值ei從PE1的端口MUL_in輸入，啟動電路為時間節(jié)拍的零點。處理單元PE1-PE7在時鐘的推動下同步工作，在第1拍乘法器從端口MUL_in取移位寄存器M1-M6最右端單元數(shù)據(jù)的數(shù)據(jù)與寄存器REG中預(yù)存的系數(shù)相乘；第2拍加法器從MAD_in端口取移位寄存器M7-M12最左端單元的數(shù)據(jù)與乘法結(jié)果相加，結(jié)果做為MAD_out端口輸出；第3拍PE8的加法器從端口Y_in取PE1的MAD_out端口輸出數(shù)據(jù)與從端口MAD_in取M10最左端單元的數(shù)據(jù)相加，結(jié)果做為V_out和MUL_out端口輸出；第4拍移位寄存器M1-M6中數(shù)據(jù)從左向右移動一個存儲單元，移位寄存器M7-M12中數(shù)據(jù)從右向左移動一個存儲單元，這樣各個處理單元就完成了一次運算，并從陣列的輸入端口V_out得到vi，記為一個流水節(jié)拍。
(3)每當(dāng)一個誤差值輸入陣列，就啟動陣列運行一個流水節(jié)拍，數(shù)據(jù)向左或向右流動一個存儲單元，得到該路電壓值。每個流水節(jié)拍各個處理單元和移位寄存器重復(fù)相同的操作。這樣陣列中誤差值在卷積運算部101中從左向右流動，卷積結(jié)果從右向左流動。遞歸運算部102中電壓值以初值為零從右向左流動，完成遞歸運算后在PE8中與卷積部分結(jié)果相加，得到的電壓值向外輸出。
權(quán)利要求
1.一種用于實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路，其特征在于它由7個乘累加處理單元PE1-PE7、1個加法處理單元PE8、12個移位寄存器M1-M12組成，4個乘累加處理單元PE1-PE4線性排列組成卷積運算部，陣列中存在兩條相向數(shù)據(jù)流，每一幀的誤差向量E的各分量順序從第一乘累加處理單元PE1流入陣列，經(jīng)過第二乘累加處理單元PE2、第三乘累加處理單元PE3和第四乘累加處理單元PE4運算后流出陣列，卷積結(jié)果以初值0從第四乘累加處理單元PE4流入陣列，經(jīng)過PE2、PE3、PE1流出陣列；3個乘累加處理單元PE5-PE8線性排列組成遞歸運算部，陣列中存在兩條相向數(shù)據(jù)流，遞歸運算部分和以初值為0從第七乘累加處理單元PE7流入陣列，經(jīng)過第六乘累加處理單元PE6和第五乘累加處理單元PE5運算后在第八乘累加處理單元PE8與卷積運算部的陣列輸出結(jié)果相加后輸出控制電壓計算結(jié)果并向后反饋，經(jīng)PE5、PE6、PE7計算后流出陣列，各處理單元之間通過移位寄存器互連實現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，即一個處理單元的數(shù)據(jù)輸出端口接一個移位寄存器的數(shù)據(jù)輸入端，該移位寄存器的數(shù)據(jù)輸出端接下一個處理單元的數(shù)據(jù)輸入端。
2.根據(jù)權(quán)利要求1的一種用于實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路，其特征在于所述的每個乘累加處理單元PE1-PE7都由寄存器REG、乘法器MUL和加法器ADD組成，寄存器REG接乘法器MUL的一個輸入端，乘法器MUL的另一個輸入端接乘累加處理單元的腳MUL_in，乘法器MUL的輸出端接加法器ADD的一個輸入端，加法器ADD的另一個輸入端接乘累加處理單元的腳MAD_in，加法器ADD的輸出端接乘累加處理單元的腳MAD_out，乘累加處理單元的腳MUL_in與腳MUL_out相連。
3.根據(jù)權(quán)利要求1的一種用于實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路，其特征在于所述的加法處理單元PE8由一個加法器ADD構(gòu)成，加法器ADD的一個輸入端接加法處理單元PE8的腳Y_in，另一個輸入端接接加法處理單元PE8的腳MAD_in，加法器ADD的輸出端接加法處理單元PE8的腳V_out和腳V_feedback。
4.根據(jù)權(quán)利要求1的一種用于實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路，其特征在于所述的12個移位寄存器M1-M12的深度為n/2，其中n為偶數(shù)，n為奇數(shù)時，則12個移位寄存器M1-M12的深度為(n+1)/2。
全文摘要
本發(fā)明涉及一種用于實現(xiàn)自適應(yīng)光學(xué)系統(tǒng)波前控制運算的脈動陣列處理電路。電路由多個處理單元PE(processing element)排列成兩個線性結(jié)構(gòu)，分別完成卷積和遞歸運算，并通過一個加法處理單元將兩個陣列鏈接起來以實現(xiàn)波前控制運算。且n路電壓在一個陣列中以分時復(fù)用的方式串行計算，處理單元之間通過移位寄存器來實現(xiàn)相鄰單元間的數(shù)據(jù)傳遞，避免了存儲器讀寫操作。本發(fā)明的陣列具有數(shù)據(jù)通信局部化，數(shù)據(jù)流、控制流簡單的特點，節(jié)省資源，便于硬件實現(xiàn)。
文檔編號G06F17/10GK101067681SQ20071009910
公開日2007年11月7日 申請日期2007年5月11日 優(yōu)先權(quán)日2007年5月11日
發(fā)明者鄭文佳, 王春鴻, 姜文漢, 李梅, 唐端午 申請人:中國科學(xué)院光電技術(shù)研究所