專利名稱：主機板及其內存裝置的制作方法
技術領域：
本發(fā)明是關于一種桌上型計算機的主機板及其內存裝置，且特別是有關 于一種可以處理較為高頻的工作與提升桌上型計算機的單位時間內系統(tǒng)效能 的主機板及其內存裝置。
背景技術：
一般而言，現今的桌上型計算機的主機板上常配置內存插槽，以供使用
者將內存模塊(DIMM)插入使用，其實屬現今桌上型計算機的主機板所慣用的 標準架構，而如此的架構是經由工業(yè)標準制定協(xié)會(Joint Electron Device Engineering Council, JEDEC)所制定的。
而值得一提的是，JEDEC針對桌上型計算機的無緩沖存儲器模塊(PC unbuffered DI畫)制定了某些建議參考設計架構。其中，當上述無緩沖存儲 器模塊上的內存芯片為第二代雙通道同步動態(tài)隨機存儲器(Double Data Rate Two Synchronous Dynamic Random Access Memory, DDR2 SDRAM)時，JEDEC 是建議以T型支流的架構(T branch topology)來設計，而當上述無緩沖存儲 器模塊上的內存芯片為第三代雙通道同步動態(tài)隨機存儲器(Double Data.Rate Three Synchronous Dynamic Random Access Memory, DDR3 SDRAM)時,JEDEC 則是建議以fly-by總線的架構(f ly-by bus topology)來設計。
圖1所示為已知無緩沖存儲器模塊100采用JEDEC所制定的T型支流的 架構示意圖，其中終端器(terminator) T連接于第1層分支點A。理論上而 言，JEDEC所制定的T型支流架構是透過完全對稱式的分支走線及左右平衡 長度，以連接到無變沖存儲器模塊100上的每一個內存芯片DDR2 SDRAMO-DDR2 SDRAM7，故而內存控制器101所送出的地址線訊號和指令線訊號的反射 效應會相互抵銷，藉以達到無損訊號質量的目的。
另外，內存控制器101所送出的地址線訊號和指令線訊號并不會在其傳 遞路徑上產生延遲，所以所有內存芯片DDR2 SDRAM0 DDR2 SD.RAM7即可同時 接收到內存控制器101所送出的地址線訊號和指令線訊號，以使內存控制器101可以同時對內存芯片DDR2 SDRAM0 DDR2 SDRAM7完成讀取或寫入數據的 動作，藉以來提升桌上型計算機單位時間內的系統(tǒng)效能。
然而，在實際的狀況下，當無緩沖存儲器模塊100采用JEDEC所制定的 T型支流架構布線于印刷電路板(PCB)上時，其會因為分支結構過多而造成在 印刷電路板上布線時，很難達到完全對稱式的分支走線及左右平衡長度的拉 線，如此則會導致內存控制器101所送出的地址線訊號和指令線訊號的反射 效應并不會相互抵銷，且更會使得每一個內存芯片DDR2 SDRAM0 DDR2 SDRAM7 接收到已變形的地址線訊號和指令線訊號。
再者，當無緩沖存儲器模塊100的操作頻率超過JEDEC所制定的533MHz 80謹Hz時，此時內存控制器101所送出的地址線訊號和指令線訊號就有可能 會產生共振的現象，如此便會導致每一個內存芯片DDR2 SDRAMO ~ DDR2 SDRAM7所接收到的地址線訊號和指令線訊號衰減的很嚴重，而上述訊號的變 形及衰減，并不是從事計算機產業(yè)的設計者所欲見到的狀況。
圖2所示為已知無緩沖存儲器模塊200采用JEDEC所制定的f ly-by總線 的架構示意圖。理論上而言，JEDEC所制定的fly-by總線架構的訊號傳遞方 式是從內存芯片DDR3SDRAM0開始，并以串行的方式依序傳遞到內存芯片DDR3 SDRAM1 DDR3 SDRAM7,最后在訊號傳遞^4至的末端上連接一個終端器T,以 斷絕內存控制器201所送出的地址線訊號和指令線訊號產生反射的現象。因 此，在幾近沒有反射效應的干擾下，內存控制器201所送出的地址線訊號和 指令線訊號的質量會絕佳，且依循此架構下亦能處理較為高頻的工作，依 JEDEC所制定工作頻率為80畫Hz 1600MHz。另外，因JEDEC所制定的fly-by 總線架構的分支結構并不多，故其布線于印刷電路板的拉線方式便會相當簡 單。
然而，依據JEDEC所制定的fly-by總線架構下，其會因為內存控制器 201所送出的地址線訊號和指令線訊號是以串行的方式依序從內存芯片DDR3 SDRAMO傳遞到內存芯片DDR3 SDRAM7,所以會造成訊號傳遞的延遲現象。也 亦因如此，每一個內存芯片DDR3 SDRAMO DDR3 SDRAM7接收內存控制器201 所送出的地址線訊號和指令線訊號而開始工作的時間點就會不同，所以內存 控制器201就必須要多等待一段延遲時間后，才能對內存芯片DDR3 SDRAMO ~ DDR3 SDRAM7完成讀取或寫入數據的動作，故而桌上型計算機的單位時間內 的系統(tǒng)效能便會降低。此外，因為內存控制器201必須要多等待一段延遲時間后，才能對內存
芯片DDR3 SDRAM0 DDR3 SDRAM7完成讀取或寫入數據的動作，故而內存控制 器201就必須要有獨立控制每一個內存芯片DDR3 SDRAM0 DDR3 SDRAM7的讀 取或寫入數據的能力，所以內存控制器201的設計復雜度將會提升許多。

發(fā)明內容
有鑒于此，本發(fā)明的目的就是提供一種內存裝置與第三代雙通道同步動 態(tài)隨機存儲(DDR3 SDRAM)裝置，其藉由DDR3 SDRAM可處理較為高頻工作的優(yōu) 勢下，將JEDEC所制定的fly-by總線架構轉換為T型支流架構，如此即可同 時達到JEDEC所制定的fly-by總線架構與T型支流架構的優(yōu)點。
本發(fā)明的另一目的就是提供一種主機板，其藉由將上述本發(fā)明的內存裝 置直接植入在其中，藉以來同時達到JEDEC所制定的fly-by總線架枸與T型 支流架構的優(yōu)點。
基于上述及其他目的，本發(fā)明所提出的內存裝置包括多數個內存芯片、 第一指令/地址線、第二指令/地址線、第三指令/地址線、第一終端器，以及 第二終端器。其中，上述內存芯片分為兩個群組的內存芯片。第一指令/地址
線具有一個第一分支點與多數個第一分歧點，其中此第一分支點位于第一指 令/地址線的中心，且每一個第 一分歧點對應的連接至上述其中的一群組的內 存芯片的其一，而上述第一分歧點間的第一線段長度等長。
第二指令/地址線具有一個第二分支點與多數個第二分歧點，其中此第二 分支點位于第二指令/地址線的中心，且每一個第二分歧點對應的連接至上述 的另 一個群組的內存芯片的其一，而上述第二分歧點間的第二線段長度與上 述第一線段長度等長。第三指令/地址線具有一個第三分支點與兩個第三分歧 點，其中此第三分支點位于第三指令/地址線的中心，并距離這兩個第三分歧 點的第三線—R長度等長，且其中一個第三分歧點連接至上述第一分支點，而 另一個第三分歧點連接至上述第二分支點。此外，第一終端器與第二終端器 各別連接于上述第一分支點與第二分支點。
在本發(fā)明的一實施例中，內存裝置更包括內存控制器，其連接于上述第 三分支點，此內存控制器用以透過上述第三分支點而控制上述內存芯片的讀 寫狀態(tài)。
在本發(fā)明的一實施例中，內存裝置更包括多數條數據線，其中這些數據線是以點對點的方式對應的連接于上述的內存芯片。
在本發(fā)明的一實施例中，上述第一終端器與第二終端器包括多數個電阻
或排阻，而上述內存芯片包括DDR SDRAM、 DDR2 SDRAM或DDR3 SDRAM。
從另 一觀點來看，本發(fā)明提供一種第三代雙通道同步動態(tài)隨機存儲裝置，
其藉由將上述本發(fā)明之內存裝置中的內存芯片以DDR3 SDRAM來實現，而上述
第三代雙通道同步動態(tài)隨機存儲器的個數為4或8，且上述第一終端器與第
二終端器之電阻值各別約為68至75歐姆。
再從另一觀點來看，本發(fā)明提供一種主機板，其藉由將上述本發(fā)明的內
存裝置或第三代雙通道同步動態(tài)隨機存儲裝置直接植在現今任一可支持DDR3
SDRAM的主機板上。
本發(fā)明所提供的主機板因為直接將本發(fā)明所提出的內存裝置植在其中，
亦即不配置內存插槽在主機板上，且當內存芯片為DDR3 SDRAM時，在主機板
的布線方式并不是采取JEDEC所制定的fly-by總線架構，反倒是采取JEDE'C
所制定的T型支流架構，而終端器更由原先的1個增設為2個，并將其電阻
值加倍以各別連接于T型支流架構的兩個第2個分支點。
因此，本發(fā)明所提供的主機板不但可以達到fly-by總線架構的優(yōu)點，亦 即可以處理較為高頻的工作與布線于主機板的拉線方式相當簡單，且更可以 達到T型支流架構的優(yōu)點，亦即可以同時對所有內存芯片完成讀取或寫入數 據的動作與提升桌上型計算機的單位時間內的系統(tǒng)效能。
而為讓本發(fā)明的上述和其他目的、特征和優(yōu)點能更明顯易懂，下文特舉 本發(fā)明的一實施例，并配合所附圖式，來作詳細說明如下。


圖1所示為已知無緩沖存儲器模塊采用JEDEC所制定的T型支流的架構 示意圖。
圖2所示為已知無緩沖存儲器;f莫塊采用JEDEC所制定的free-by總線的 架構示意圖。
圖3所示為本發(fā)明一實施例所示的主機板示意圖。
圖4A所示為依據圖3的內存裝置的架構，且僅利用單一終端器連接于第 三分支點的仿真訊號眼圖。
圖4B是示為依據圖3的內存裝置的架構，且利用兩個終端器分別連接于第一分支點與第二分支點的仿真訊號眼圖。
具體實施例方式
圖3所示為本發(fā)明一實施例的主機板300，其具有一個內存裝置301,且 此內存裝置301直接植在主機板300上。在本實施例中，內存裝置301包括 多個內存芯片，例如為8個內存芯片DDR3 SDRAM0 DDR3 SDRAM7、第一指令 /地址線L1、第二指令/地址線L2、第三指令/地址線L3、第一終端器T1、第 二終端器T2，內存控制器303,以及由64條數據線[D0: 63]所構成的數據總 線305。其中，內存芯片DDR3 SDRAM0-DDR3 SDRAM7分為第一群組的內存芯 片DDR3 SDRAM0 DDR3 SDRAM3與第二群組的內存芯片DDR3 SDRAM4 DDR3 SDR雄7。
第一指令/地址線Ll具有1個第一分支點F與4個第一分歧點Fl ~ F4， 其中此第一分支點F位于第一指令/地址線Ll的中心，且每一個第一分歧點 F1 F4對應的連接至第一群組的內存芯片DDR3 SDRAM0 DDR3 SDRAM3的其 一，而這些第一分歧點Fl ~F4間的第一線段長度等長。
第二指令/地址線L2具有1個第二分支點S與4個第二分歧點SI ~ S4, 其中此第二分支點S位于第二指令/地址線L2的中心，且每一個第二分歧點 S1 S4對應的連接至第二群組的內存芯片DDR3 SDRAM4-DDR3 SDRAM7的其 一，而這些第二分歧點Sl - S4間的第二線段長度與上述第一線段長度等長。
第三指令/地址線L3具有1個第三分支點TR與2個第三分歧點TR1及 TR2，其中此第三分支點TR位于第三指令/地址線L3的中心，并距離第三分 歧點TR1及TR2的第三線段長度等長，且第三分歧點TR1連接至第一分支點 F,而第三分歧點TR2則連接至第二分支點S。
第 一終端器T1與第二終端器T2是由多數個電阻或排阻(圖未示)所構成， 且分別連接于第一分支點F與第二分支點S。內存控制器303連接于第三分 支點TR，用以透過第三分支點TR而控制內存芯片DDR3 SDRAM0 DDR3 SDRAM7 的讀寫狀態(tài)。資料線[DO: 63]是以點對點的方式而對應的連接于內存芯片DDR3 SDRAM0-DDR3 SDRAM7。
本實施例的內存裝置301是利用兩個終端器Tl及T2，且其電阻值約為 68至75歐姆，再分別連接于整個T型支流架構的第2層分支點F與S,而依 據圖3所揭露的內存裝置301的架構，內存控制器303所送出的地址線訊號和指令線訊號的反射效應，會相互抵銷，藉以達到無損訊號質量的目的，且
內存芯片DDR3 SDRAM0 DDR3 SDRAM7更可以同時接收到內存控制器303所送 出的地址線訊號和指令線訊號，以致使內存控制器303可以同時對內存芯片 DDR3 SDRAM0 DDR3 SDRAM7完成讀取或寫入數據的動作，藉以來4是升應用本 實施例的主機板300在其中的桌上型計算機的單位時間內的系統(tǒng)效能。
此外，更值得一提的是，本發(fā)明另一實施例的內存裝置301為直接植在 主機板300上，所以省略了已知經過內存插槽的連接方式，藉以減少布線的 路徑總長度，進而來提升內存芯片DDR3 SDRAM0 DDR3 SDRAM7工作在高頻下 的訊號質量。如此，內存芯片DDR3 SDRAM0 DDR3 SDRAM7的最高工作頻率即 可比JEDEC所制定的最高工作頻率還要高，所以更可以提升應用本實施例的 主機板300在其中的桌上型計算機的單位時間內的系統(tǒng)效能。
再者，因為本實施例的內存芯片DDR3 SDRAM0 DDR3 SDRAM7為第三代雙 通道同步動態(tài)隨機存儲器，故其工作頻率可高達800匪z- 1600固z,所以本 實施例的內存裝置301在采取T型支流架構下，搭配前段所述的雙終端電阻 架構，其同樣可以處理較為高頻的工作，而不易有訊號反射及共振的現象產 生，且此時內存控制器303因不需等待任何的延遲時間，即可同時對內存芯 片DDR3 SDRAM0 DDR3 SDRAM7完成讀取或寫入數據的動作，故本實施例的內 存控制器303的設計復雜度即可很簡易的設計出。
除此之外，本實施例的內存芯片并不限制于第三代雙通道同步動態(tài)隨機 存儲器(DDR3 SDRAM)。也就是說，依據本發(fā)明的精神，使用者可依實際設計 需求而替換為第二代雙通道同步動態(tài)隨機存儲器(DDR2 SDR崖)或雙通道同步 動態(tài)隨機存儲器(DDR SDRAM)。再者，以本發(fā)明所屬技術領域具有普通知識者 依據上述實施例的教示后，應當可以類推上述內存裝置301也可為4個第三 代雙通道同步動態(tài)隨機存儲器的實施例，故在此并不再加以贅述之。
故依據上述可知，本實施例的內存裝置301不僅舍棄JEDEC所制定的 fly-by總線架構，且更進一步改良JEDEC所制定的T型支流架構，以使第三 代雙通道同步動態(tài)隨機存儲器(DDR 3 SDRAM)可以工作的更快更穩(wěn)定。
圖4A所示為依據上述實施例的內存裝置301的架構，且僅利用單一終端 器T連接于第三分支點TR的仿真訊號眼圖。圖化所示為依據上述實施例的 內存裝置301的架構，且利用終端器Tl及T2分別連接于第一分支點F與第 二分支點S的仿真訊號眼圖。請合并參照圖4A及圖4B,由圖4A及圖4B所各別揭露的訊號眼圖可明顯看出，菱形區(qū)域的訊號眼圖的時間寬度分別為
2.4413納秒(nS)及2.5826納秒(nS),且其各別的訊號強度大小為0.55697 伏特(V)及0.47286伏特(V),故在訊號強度大小可辨識的條件下，所屬技術 領域中，具有通常知識者應當知道，圖4B所揭露的訊號眼圖比圖4A所揭露 的訊號眼圖穩(wěn)定。
綜上所述，本發(fā)明所提供的內存裝置可以直接植在現今任一可支持DDR3 SDRAM的主機板上，以將JEDEC所制定的fly-by總線架構及T型支流架構的 優(yōu)點整合，藉此來提升桌上型計算機單位時間內的系統(tǒng)效能。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 熟習此技藝者，在不脫離本發(fā)明的精神和范圍內，當可作些許的更動與潤飾， 因此本發(fā)明的保護范圍當視權利要求書所界定者為準。
權利要求
1.一種內存裝置，其特征是包括多數個內存芯片，上述這些內存芯片分為一第一群組的內存芯片及一第二群組的內存芯片；一第一指令/地址線，具有一第一分支點與多數個第一分歧點，其中上述第一分支點位于上述第一指令/地址線的中心，且每一個第一分歧點對應的連接至上述第一群組的內存芯片其中之一，而上述這些第一分歧點間的一第一線段長度等長；一第二指令/地址線，具有一第二分支點與多數個第二分歧點，其中上述第二分支點位于上述第二指令/地址線的中心，且每一個第二分歧點對應的連接至上述第二群組的內存芯片其中之一，而上述這些第二分歧點間的一第二線段長度與上述第一線段長度等長；一第三指令/地址線，具有一第三分支點與兩個第三分歧點，其中上述第三分支點位于上述第三指令/地址線的中心，并距離上述這些第三分歧點的一第三線段長度等長，且其中一個第三分歧點連接至上述第一分支點，而另一個第三分歧點連接至上述第二分支點；一第一終端器，連接于上述第一分支點；以及一第二終端器，連接于上述第二分支點。
2. 根據權利要求l所述的內存裝置，其特征是更包括一內存控制器，連 接于上述第三分支點，用以透過上述第三分支點而控制上述這些內存芯片的 讀寫狀態(tài)。
3. 根據權利要求1所述的內存裝置，其特征是更包括多數條數據線，上 述這些數據線以點對點的方式而對應的連接于上述這些內存芯片。
4. 根據權利要求1所述的內存裝置，其特征是上述第一終端器與上述第 二終端器包括多數個電阻或排阻。
5. 根據權利要求1所述的內存裝置，其特征是上述這些內存芯片包括一 雙通道同步動態(tài)隨機存儲器(DDR SDRAM)、 一第二代雙通道同步動態(tài)隨機存儲 器(DDR2 SDRAM)或一第三代雙通道同步動態(tài)隨機存儲器(DDR3 SDRAM)。
6. —種主機板，其特征是包括一內存裝置，直接植在上述主機板上，而上述內存裝置包括多數個內存芯片，上述這些內存芯片分為 一第 一群組的內存芯片及一第二群組的內存芯片；一第一指令/地址線，具有一第一分支點與多數個第一分歧點，其中對 調第一分支點位于對調第 一指令/地址線的中心，且每一個第一分歧點對應的 連接至對調第 一群組的內存芯片其中之一，而上述這些第 一分歧點間的 一第一線段長度等長；一第二指令/地址線，具有一第二分支點與多數個第二分歧點，其中對 調第二分支點位于上述第二指令/地址線的中心，且每一個第二分歧點對應的 連接至上述第二群組的內存芯片其中之一，而上述這些第二分歧點間的一第二線段長度與上述第一線段長度等長；一第三指令/地址線，具有一第三分支點與兩個第三分歧點，其中上述 第三分支點位于上述第三指令/地址線的中心，并距離上述這些第三分歧點的 一第三線段長度等長，且其中一個第三分歧點連接至上述第一分支點，而另 一個第三分歧點連接至上述第二分支點；一第一終端器，連接于上述第一分支點；以及一第二終端器，連接于上述第二分支點。
7. 根據權利要求6所述的主機板，其特征是上述這些內存芯片包括一雙 通道同步動態(tài)隨機存儲器(DDR SDRAM)、 一第二代雙通道同步動態(tài)隨機存儲器 (DDR2 SDRAM)或一第三代雙通道同步動態(tài)隨機存儲器(DDR3 SDRAM)。
8. —種第三代雙通道同步動態(tài)隨機存儲裝置，其特征是包括 多數個第三代雙通道同步動態(tài)隨機存儲器，上述這些第三代雙通道同步動態(tài)隨機存儲器分為一第一群組的第三代雙通道同步動態(tài)隨機存儲器及一第 二群組的第三代雙通道同步動態(tài)隨才幾存儲器；一第一指令/地址線，具有一第一分支點與多數個第一分歧點，其中上述 第一分支點位于上述第一指令/地址線的中心，且每一個第一分歧點對應的連 接至上述第一群組的第三代雙通道同步動態(tài)隨機存儲器其中之一，而上述這些第 一分歧點間的 一第 一線段長度等長；一第二指令/地址線，具有一第二分支點與多數個第二分歧點，其中上述第二分支點位于上述第二指令/地址線的中心，且每一個第二分歧點對應的連 接至上述第二群組的第三代雙通道同步動態(tài)隨機存儲器其中之一，而上述這 些第二分歧點間的 一第二線段長度與上述第 一線段長度等長；一第三指令/地址線，具有一第三分支點與兩個第三分歧點，其中上述第 三分支點位于上述第三指令/地址線的中心，并距離上述這些第三分歧點的一 第三線段長度等長，且其中一個第三分歧點連接至上述第一分支點，而另一 個第三分歧點連接至上述第二分支點；一第一終端器，連接于上述第一分支點；以及一第二終端器，連接于上述第二分支點。
9. 如申請專利范圍第8項所述之第三代雙通道同步動態(tài)隨機存儲裝置， 其中該第 一終端器與該第二終端器包括多數個電阻或排阻，且其各別的電阻 值約為68至75歐姆。
10. 如申請專利范圍第8項所述之第三代雙通道同步動態(tài)隨機存儲裝置， 其中該第三代雙通道同步動態(tài)隨機存儲器為4個或8個。
全文摘要
一種內存裝置，其可以直接植在現今任一可支持第三代雙通道同步動態(tài)隨機存儲器DDR3 SDRAM的主機板上，以將JEDEC所制定的fly-by總線架構及T型支流架構的優(yōu)點整合，藉此來提升桌上型計算機單位時間內的系統(tǒng)效能。
文檔編號G06F13/00GK101320589SQ20071011041
公開日2008年12月10日 申請日期2007年6月5日 優(yōu)先權日2007年6月5日
發(fā)明者陳約志 申請人:華碩電腦股份有限公司