專利名稱：一種可編程器件升級的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子設(shè)備領(lǐng)域，尤其涉及通訊領(lǐng)域的一種可編程器件升級的 方法及裝置。
背景技術(shù)：
隨著可編程邏輯芯片在數(shù)字電路中的廣泛應(yīng)用，越來越多的設(shè)計中采用
了復(fù)雜的可編程邏輯器件CPLD ( Complex Programmable Logic Device )和現(xiàn) 場可編程門陣列FPGA (Field Programmable Gate Array)等可編程器件。由 于需求變更或者設(shè)計失誤等原因，這些可編程器件中的代碼有時需要更新， 常常要求能對這些可編程器件進(jìn)行在線升級，以增強可維護能力。否則只能 帶上燒結(jié)電纜去現(xiàn)場升級，將大大增加維護成本。
現(xiàn)有技術(shù)解決這一問題采用的方案是采用帶通用1/0接口的CPU來實 現(xiàn)可編程器件的在線升級。但這種方案存在明顯不足，不帶通用I/0接口的 CPU就無法實現(xiàn)這個功能。
此外現(xiàn)有技術(shù)也有用小型CPLD來對不帶通用1/0接口的CPU進(jìn)行I/O 擴展，以解決這種CPU不帶通用1/0接口無法實現(xiàn)在線升級的問題。但是 這種方案存在如下不足小型CPLD本身需要代碼，需要使用燒結(jié)電纜來下 載，增加生產(chǎn)工序，成本也相對較高。
因此需要解決現(xiàn)有技術(shù)中不帶通用I/O接口的CPU無法在線升級可編 程器件的問題，或者當(dāng)前用小型CPLD在線升級可編程器件時成本相對較 高、工序復(fù)雜的問題。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種可編程器件升級的方法及裝置，
從而解決現(xiàn)有技術(shù)中不帶通用1/0接口的CPU無法在線升級可編程器件的
問題，同時降低成本、簡化工序。
為了解決上述技術(shù)問題，本發(fā)明提供了一種可編程器件升級的方法，包 括以下步驟，
a、 用門電路和鎖存器擴展出不帶通用1/0接口的CPU的I/0接口；
b、 通過CPLUIr入信息；
c、 所述鎖存器輸出使能時，通過所述I/O擴展構(gòu)成的聯(lián)合測試工作組 即JTAG鏈對所述可編程器件進(jìn)行升級。
進(jìn)一步地，上述方法還可提供JTAG插座，所述鎖存器輸出不使能時， 通過所述JTAG插座構(gòu)成的JTAG鏈對所述可編程器件進(jìn)行升級。
進(jìn)一步地，上述方法還可包括，利用所述可編程器件的JTAG電纜是否 插上所述汀AG插座所產(chǎn)生的信號變化來控制所述鎖存器的輸出使能信號， 當(dāng)所述可編程器件的JTAG電纜沒有插上所述JTAG插座時，所述鎖存器輸 出使能；當(dāng)所述可編程器件的JTAG電纜插上所述JTAG插座時，所述鎖存 器豐俞出不《吏能。
進(jìn)一步地，上述方法還可包括，所述鎖存器為8位鎖存器，或者為16 位鎖存器，或者為32位鎖存器。
進(jìn)一步地，上述方法還可包括，所述CPU的數(shù)據(jù)線與所述鎖存器相連， 用所述CPU的控制信號端與所述門電路輸入端相連，所述門電路輸出端與 所迷鎖存器的鎖存信號端相連，組合出所述鎖存器的鎖存信號；所述鎖存器 輸出信號端與所述可編程器件的JTAG接口連接，對所述可編程器件進(jìn)行升 級。
進(jìn)一步地，上述方法還可包括，所述CPU的控制信號包括片選信號和 讀寫信號。
進(jìn)一步地，上述方法還可包括，如果所述可編程器件的JTAG電纜有兩 根GND線時，則所述JTAG插座中一 GND管腳通過第 一 電阻連接VCC, 當(dāng)沒有插所述JTAG電纜時，所述GND管腳輸出的高電平經(jīng)過一個非門連 接所述鎖存器的輸出使能信號端，對所述可編程器件進(jìn)行升級；當(dāng)插上所述
JTAG電纜時，通過所述JTAG插座對所述可編程器件進(jìn)行燒結(jié)；
如果所述可編程器件的JTAG電纜有兩才艮VCC線時，則所述JTAG插 座中的一 VCC管腳通過第二電阻連接GND,當(dāng)沒有插所述JTAG電纜時， 所述VCC管腳輸出的低電平直接連接鎖存器的輸出使能信號端，對所述可 編程器件進(jìn)行升級；當(dāng)插上所述JTAG電纜時，通過所述JTAG插座對所述 可編程器件進(jìn)行燒結(jié)；
如果所述可編程器件的JTAG電纜有兩根GND線和兩根VCC線時，則 采取上述任意一種連接方式。
本發(fā)明還提供了一種可編程器件升級的裝置，包括不帶通用1/0接口的 CPU,還包括，
門電路，其輸入端與所述CPU的控制信號端相連，所述CPU的控制信 號通過門電路組合成所述鎖存器的鎖存信號用于控制所述鎖存器的鎖存；
鎖存器，其鎖存信號端與所述門電路的輸出端相連，其數(shù)據(jù)輸入端與所 述CPU的數(shù)據(jù)線相連，其輸出端與可編程器件的聯(lián)合測試工作組即JTAG 接口相連，當(dāng)鎖存器輸出使能時，通過所述鎖存器和門電路所構(gòu)成的JTAG 鏈對所述可編程器件進(jìn)行升級。
進(jìn)一步地，上述裝置還可包括，鎖存器輸出使能控制邏輯模塊，與所述 鎖存器的輸出使能即/OE信號端相連；
JTAG插座，與所述鎖存器輸出使能控制邏輯it塊和所述可編程器件的 JTAG接口相連，通過所述鎖存器輸出使能控制邏輯模塊控制所述鎖存器的 輸出是否使能，當(dāng)鎖存器輸出不使能時，通過所述JTAG插座構(gòu)成的JTAG 鏈對所述可編程器件進(jìn)行升級。
進(jìn)一步地，上述裝置還可包括，當(dāng)JTAG電纜插上所述JTAG插座時， 所述鎖存器輸出不使能；當(dāng)JTAG電纜沒有插上所述JTAG插座時，所述鎖 存器輸出使能。
進(jìn)一步地，上述裝置還可包括，所述鎖存器輸出使能控制邏輯模塊包括 一端與VCC相連，另一端與所述JTAG插座的GND管腳相連的第一電阻， 其中所述第一電阻與所述GND管腳相連的一端和一個非門的輸入端相連，
非門的輸出端與所述鎖存器的輸出使能信號端相連；或者包括一端與GND 相連，另一端與所述JTAG插座的VCC管腳相連的第二電阻，其中所述第 二電阻與所述VCC管腳相連的一端與所述鎖存器的輸出使能信號端相連。
與現(xiàn)有技術(shù)相比，由于本發(fā)明采用一種不帶通用1/0接口的CPU實現(xiàn) 可編程器件在線升級的方法，節(jié)省了成本，同時通過JTAG電纜是否插上 JTAG插座來自適應(yīng)的選取可編程器件的燒結(jié)方式，達(dá)到了方便調(diào)試和生產(chǎn) 效果，縮短了開發(fā)周期，大大提高了生產(chǎn)效率。


圖1是本發(fā)明具體實施方式
的不帶通用1/0接口的CPU實現(xiàn)可編程器 件在線升級的原理示意圖2是本發(fā)明具體實施方式
的不帶通用1/0接口的CPU實現(xiàn)可編程器 件在線升級的方法流程圖3是本發(fā)明具體實施方式
的JTAG電纜中有兩根GND線時鎖存器輸 出使能控制邏輯實現(xiàn)方式的示意圖4是本發(fā)明具體實施方式
的JTAG電纜中有兩根VCC線時鎖存器輸 出使能控制邏輯實現(xiàn)方式的示意圖。
具體實施例方式
下面結(jié)合附圖和具體實施方式
對本發(fā)明作詳細(xì)說明。
本發(fā)明具體實施方式
中可編程器件包括CPLD、 FPGA,還可包括GAL (Generic Array Logic,通用邏4辱陣歹'J ) 、 PAL ( Programmable Array Logic、
可編程邏輯陣列)等。
本發(fā)明具體實施方式
中通過門電路和鎖存器來擴展不帶通用1/0接口的 CPU的I/O接口 ，利用擴展的I/O和JTAG插座分別各自構(gòu)建一條JTAG( Joint Test Action Group,聯(lián)合測試工作組)鏈，同時通過JTAG電纜是否插上JTAG 插座所產(chǎn)生的信號變化來控制鎖存器的輸出使能信號，從而自適應(yīng)的選擇對 可編程器件通過JTAG電纜進(jìn)行燒結(jié)或者通過CPU的擴展I/O接口進(jìn)行調(diào)
試、生產(chǎn)階段的在線升級。
本發(fā)明提出的可編程器件在線升級的裝置如圖l所示，主要包括 一不帶通用1/0接口的CPU;
一門電路，其輸入端與所述CPU的控制信號端相連；
一鎖存器，其鎖存(LE)信號端與所述門電路的輸出端相連，CPU的 控制信號通過門電路組合成鎖存器的鎖存(LE)信號用于控制鎖存器的鎖 存；其數(shù)據(jù)輸入端與CPU的數(shù)據(jù)線相連，擴展出不帶通用1/0接口的CPU 的I/0接口；鎖存器輸出信號端與可編程器件的JTAG接口連接，鎖存器輸 出模擬JTAG信號；
一鎖存器輸出使能控制邏輯模塊，與鎖存器的輸出使能(/OE)信號端 相連；
所述輸出使能控制邏輯模塊具體如圖3和圖4所示，所述鎖存器輸出使 能控制邏輯模塊包括一端與VCC相連，另 一端與所述JTAG插座的GND管 腳相連的R1電阻，其中所述R1電阻與所述GND管腳相連的一端和一個非 門的輸入端相連，非門的輸出端與所述鎖存器的輸出使能信號端相連；或者 包括一端與GND相連，另一端與所述JTAG插座的VCC管腳相連的R2電 阻，其中所述R2電阻與所述VCC管腳相連的一端與所述鎖存器的輸出使 能信號端相連。
一JTAG插座，與可編程器件的JTAG接口連接，同時JTAG插座上的 信號通過鎖存器輸出使能控制邏輯模塊控制鎖存器的輸出使能(/OE )信號。
利用可編程器件的JTAG電纜是否插上JTAG插座所產(chǎn)生的信號變化來 控制鎖存器的輸出使能信號。JTAG電纜沒有插上JTAG插座時鎖存器輸出 使能，JTAG電纜插上JTAG插座時鎖存器輸出不使能。
當(dāng)可編程器件的JTAG電纜沒有插上JTAG插座時，鎖存器輸出使能， 輸出信息，通過I/O擴展構(gòu)成的JTAG鏈對可編程器件進(jìn)行升級；
當(dāng)可編程器件的JTAG電纜插上JTAG插座時，鎖存器輸出不使能，鎖 存器不輸出信息，通過JTAG插座構(gòu)成的JTAG鏈對可編程器件進(jìn)行升級(或 燒結(jié))。 如圖2所示，本發(fā)明具體實施方式
的不帶通用1/0接口的CPU實現(xiàn)可 編程器件在線升級的方法流程如下
步驟210、鎖存器擴展出不帶通用1/0接口的CPU的I/0接口；
所述鎖存器一般采用8位鎖存器，也可以如16位鎖存器，32位鎖存器等。
步驟220、將CPU的控制信號通過門電路組合成鎖存器的鎖存(LE). 信號；
所述控制信號包括片選信號，讀寫信號等。
所述CPU的lt據(jù)線與所述鎖存器相連，用所述CPU的控制信號端與所 述門電路輸入端相連，所述門電路輸出端與所述鎖存器的鎖存信號端相連， 組合出所述鎖存器的鎖存信號；所述鎖存器輸出信號端與所述可編程器件的 JTAG接口連接，對所述可編程器件進(jìn)行升級。
如圖3所示，如果所述可編程器件的JTAG電纜有兩4艮GND線時，則 所述JTAG插座中一 GND管腳通過Rl電阻接VCC,當(dāng)沒有插所述JTAG 電纜時，所述GND管腳輸出的高電平經(jīng)過一個非門接所述鎖存器的輸出使 能信號端，對所述可編程器件進(jìn)行升級；當(dāng)插上所述JTAG電纜時，通過所 述JTAG插座對所述可編程器件進(jìn)行燒結(jié)；
如圖4所示，如果所述可編程器件的JTAG電纜有兩才艮VCC線時，則 所述JTAG插座中的一 VCC管腳通過R2電阻接GND,當(dāng)沒有插所述JTAG 電纜時，所述VCC管腳輸出的低電平直接接鎖存器的輸出使能信號端，對 所述可編程器件進(jìn)行升級；當(dāng)插上所述JTAG電纜時，通過所述JTAG插座 對所述可編程器件進(jìn)行燒結(jié)；
如果所述可編程器件的JTAG電纜有兩根GND線和兩根VCC線時，則 采取圖3或圖4的任意一種連接方式，對所述可編程器件進(jìn)行升級(或燒結(jié))。
步驟230、通過CPU輸入信息；
步驟240、當(dāng)可編程器件的JTAG電纜沒有插上JTAG插座時，鎖存器 輸出使能，輸出信息，通過I/O擴展構(gòu)成的JTAG鏈對可編程器件進(jìn)行升級；
當(dāng)可編程器件的JTAG電纜插上JTAG插座時，鎖存器輸出不使能，鎖 存器不輸出信息，通過JTAG插座構(gòu)成的JTAG鏈對可編程器件進(jìn)行升級(或 燒結(jié))。
圖3是本發(fā)明具體實施方式
的JTAG電纜中有兩根GND線時鎖存器輸 出使能控制邏輯實現(xiàn)方式的示意圖。JTAG插座通過鎖存器輸出使能控制邏 輯與鎖存器的輸出使能信號相連；將JTAG插座中pinX2 (GND)管腳通過 Rl電阻接VCC，而在JTAG電纜中pinXl和pinX2所對應(yīng)的線是短接接地 的；這樣在沒有插汀AG電纜時pinX2輸出高電平，在插上JTAG電纜時 pinX2輸出低電平，將pinX2的輸出電平經(jīng)過一個非門接鎖存器的輸出使能 信號端就能實現(xiàn)JTAG下載方式的自適應(yīng)選擇，(本發(fā)明具體實施方式
的鎖 存器的信號輸出端在低電平時有效)，沒有插JTAG電纜時通過CPU對可 編程器件在線升級，插上JTAG電纜時通過JTAG插座對可編程器件進(jìn)行燒 結(jié)。
圖4是本發(fā)明具體實施方式
的JTAG電纜中有兩根VCC線時鎖存器輸 出使能控制邏輯實現(xiàn)方式的示意圖。JTAG插座通過鎖存器輸出使能控制邏 輯與鎖存器的輸出使能信號相連；將JTAG插座中的pinY2 (VCC)管腳通 過R2電阻接GND,而在JTAG電纜中pinYl和pinY2所對應(yīng)的線是短接接 VCC的，這樣在沒有插JTAG電纜時pinY2輸出低電平，在插上JTAG電纜 時pinY2輸出高電平，將pinY2輸出的電平直接接鎖存器的輸出使能信號端 就能實現(xiàn)JTAG下載方式的自適應(yīng)選擇，(本發(fā)明具體實施方式
的鎖存器的 信號輸出端在低電平時有效)，沒有插JTAG電纜時通過CPU對可編程器 件在線升級，插上JTAG電纜時通過JTAG插座對可編程器件進(jìn)行燒結(jié)。
以上所述，僅為本發(fā)明較佳的具體實施方式
，但本發(fā)明的保護范圍并術(shù) 局限于此，任何熟悉該技術(shù)的人在本發(fā)明所揭露的技術(shù)范圍內(nèi)，可輕易想到 的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范 圍應(yīng)該以權(quán)利要求的保護范圍為準(zhǔn)。
權(quán)利要求
1、一種可編程器件升級的方法，包括以下步驟，a、用門電路和鎖存器擴展出不帶通用I/O接口的CPU的I/O接口；b、通過CPU輸入信息；c、所述鎖存器輸出使能時，通過所述I/O擴展構(gòu)成的聯(lián)合測試工作組即JTAG鏈對所述可編程器件進(jìn)行升級。
8、 一種可編程器件升級的裝置，包括不帶通用1/0接口的CPU，其 特征在于，還包括，門電路，其輸入端與所述CPU的控制信號端相連，所述CPU的控制信 號通過門電路組合成所述鎖存器的鎖存信號用于控制所述鎖存器的鎖存；鎖存器，其鎖存信號端與所述門電路的輸出端相連，其數(shù)據(jù)輸入端與所 述CPU的數(shù)據(jù)線相連，其輸出端與可編程器件的聯(lián)合測試工作組即JTAG 接口相連，當(dāng)鎖存器輸出使能時，通過所述鎖存器和門電路所構(gòu)成的JTAG 鏈對所述可編程器件進(jìn)行升級。
9、 如權(quán)利要求8所述的裝置，其特征在于，還包括，鎖存器輸出使能控制邏輯模塊，與所述鎖存器的輸出使能即/OE信號端 相連；JTAG插座，與所述鎖存器輸出使能控制邏輯模塊和所述可編程器件的 JTAG接口相連，通過所述鎖存器輸出使能控制邏輯模塊控制所述鎖存器的 輸出是否使能，當(dāng)鎖存器輸出不使能時，通過所述JTAG插座構(gòu)成的JTAG 鏈對所述可編程器件進(jìn)行升級。
10、 如權(quán)利要求9所述的裝置，其特征在于，當(dāng)JTAG電纜插上所述 JTAG插座時，所述鎖存器輸出不使能；當(dāng)JTAG電纜沒有插上所述JTAG 插座時，所述鎖存器輸出使能。
11、 如權(quán)利要求9所述的裝置，其特征在于，所述鎖存器輸出使能控 制邏輯模塊包括一端與VCC相連，另一端與所述JTAG插座的GND管腳相 連的第一電阻，其中所述第一電阻與所述GND管腳相連的一端和一個非門 的輸入端相連，非門的輸出端與所述鎖存器的輸出使能信號端相連；或者包 括一端與GND相連，另 一端與所述JTAG插座的VCC管腳相連的第二電阻， 其中所述第二電阻與所述VCC管腳相連的一端與所述鎖存器的輸出使能信 號端相連。
全文摘要
本發(fā)明公開了一種可編程器件升級的方法及裝置，包括以下步驟，首先用門電路和鎖存器擴展出不帶通用I/O接口的CPU的I/O接口；然后通過CPU輸入信息；最后所述鎖存器輸出使能時，通過所述I/O擴展構(gòu)成的聯(lián)合測試工作組即JTAG鏈對所述可編程器件進(jìn)行升級。應(yīng)用本發(fā)明，可以使不帶通用I/O接口的CPU實現(xiàn)可編程器件在線升級，節(jié)省了成本，同時通過JTAG電纜是否插上JTAG插座來自適應(yīng)的選取可編程器件的燒結(jié)方式，達(dá)到了方便調(diào)試和生產(chǎn)效果，縮短了開發(fā)周期，大大提高了生產(chǎn)效率。
文檔編號G06F9/445GK101097524SQ20071011079
公開日2008年1月2日 申請日期2007年6月18日 優(yōu)先權(quán)日2007年6月18日
發(fā)明者施衛(wèi)豐, 曹曉建, 儆 李, 陳燕仙 申請人:中興通訊股份有限公司