專利名稱：一種cpci信號處理板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機體系結(jié)構(gòu)、并行運算和工業(yè)控制計算機領(lǐng)域，具體 地說，本發(fā)明涉及一種信號處理板。
背景技術(shù)：
Compact PCI總線是基于PCI電氣規(guī)范開發(fā)的高性能工業(yè)總線。外形完美結(jié)合在一起，具有高速、高可靠性:堅固耐用 可熱插拔、通用 性強等優(yōu)點，是專門針對工業(yè)環(huán)境而量身定制的，目前在雷達、聲納等諸 多領(lǐng)域得到了廣泛的推廣。陣列信號處理是現(xiàn)代信號處理的一個重要分支，其本質(zhì)是利用空間分 散排列的傳感器陣列和多通道接收機來獲取信號的時域和空域等多維信 息，以達到檢測信號和提取其參數(shù)的目的。迄今為止，陣列信號處理的應(yīng) 用范圍已經(jīng)涉及如雷達、聲納、導(dǎo)航、現(xiàn)代通信等諸多領(lǐng)域。陣列信號處 理的主要內(nèi)容可分為波束形成技術(shù)、零點技術(shù)及空間鐠估計技術(shù)等方面， 它們都是基于對信號進行空間采樣的數(shù)據(jù)進行處理的，而這些數(shù)據(jù)的處理 計算量是非常龐大的，而且系統(tǒng)還對實時性要求比較高，因此提高陣列信 號處理的能力和速度越來越重要。目前主流的陣列信號處理板多釆用DSP芯片或PowerPC處理器來實現(xiàn)。DSP芯片是專門為實現(xiàn)各種數(shù)字信號處理算法而設(shè)計的單片、可編程 的微處理器，帶有專門的硬件乘法器，完整的指令系統(tǒng)，配套的開發(fā)工具， 在信號處理領(lǐng)域得到了廣泛的應(yīng)用。雖然DSP芯片在信號處理領(lǐng)域具有明 顯的優(yōu)勢，但也存在一些不足，這些不足主要體現(xiàn)在軟件開發(fā)方面首先 DSP的軟件編程一般都是采樣匯編語言，因為大多數(shù)高級語言并不適合描 述典型的DSP算法，而且DSP結(jié)構(gòu)復(fù)雜，如多存儲器空間、多總線、不 規(guī)則指令集、高度專門化的硬件等，使得難于為其編寫高效率的編譯器，
因此大多釆用匯編語言，而匯編語言是一種比較低級的語言，冗長單調(diào)、 調(diào)試?yán)щy、代碼不易于維護，為軟件開發(fā)人員帶來了很多不便。其次采用DSP處理器對程序員的要求非常高，因為一個典型的DSP應(yīng)用具有大量 計算的要求，并有嚴(yán)格的開銷限制，使得程序的優(yōu)化必不可少，因此選用 DSP作為處理器的一個關(guān)鍵因素要看，是否存在足夠的能夠較好地適應(yīng) DSP處理器指令集的程序員。再次，DSP芯片之間的通信一般都是使用專 用數(shù)據(jù)傳輸和互聯(lián)技術(shù)，如Share系列的DSP使用LINK技術(shù)，這種非通 用的網(wǎng)絡(luò)通信機制使得網(wǎng)絡(luò)編程人員必須首先花時間熟悉其通信機制；第 四，DSP的開發(fā)工具鏈和開發(fā)環(huán)境一般都是DSP廠家或第三方廠商專門 開發(fā)的，對于開發(fā)者而言往往需要經(jīng)過專門的學(xué)習(xí)和訓(xùn)練才能逐漸掌握， 因此開發(fā)調(diào)試周期一般較長。PowerPC處理器是一種通用處理器，能夠為用戶提供良好的圖形化編 程、編譯、系統(tǒng)配置和調(diào)試環(huán)境；同時對底層實現(xiàn)了良好的模塊化和屏蔽 化的工作，使用戶在程序開發(fā)時完全不需要了解底層PowerPC處理器的內(nèi) 部結(jié)構(gòu)，從而能夠大大縮短用戶的開發(fā)周期。信號處理領(lǐng)域的PowerPC板 卡， 一般是采用多片PowerPC處理器的結(jié)構(gòu)。該結(jié)構(gòu)如圖2所示，包括四 個PowerPC處理器(在圖2中分別是第一 PowerPC處理器17、第二 PowerPC 處理器18、第三PowerPC處理器19、第四PowerPC處理器20 ),四個北橋芯 片(在圖2中分別是第一 PowerPC處理器的北橋芯片21、第二 PowerPC處理 器的北橋芯片22、第三PowerPC處理器的北橋芯片23、第四PowerPC處理 器的北橋芯片24)以及四片內(nèi)存(在圖2中分別是第一 PowerPC處理器的內(nèi) 存25、第二 PowerPC處理器的內(nèi)存26、第三PowerPC處理器的內(nèi)存27、第 四PowerPC處理器的內(nèi)存28 )。每片處理器通過局部總線與一片北橋芯片相 連，北橋芯片也是內(nèi)存控制器，內(nèi)存直接掛在北橋芯片上；多片北橋芯片 之間通過PCI-X/PCIE總線互聯(lián)，以實現(xiàn)處理器之間的通信。然而采用這 種結(jié)構(gòu)也存在一些缺點首先，由于每片處理器均連接一片北橋芯片，既 增加了系統(tǒng)成本，又浪費了板卡的PCB空間；其次，當(dāng)多片PowerPC之 間通信時，首先將把本地PowerPC處理器要處理的數(shù)據(jù)從北橋芯片上的內(nèi) 存中取出，再發(fā)送到與本處理器直接相連的北橋芯片，再經(jīng)過北橋芯片間 互聯(lián)的PCI-X/PCIE總線發(fā)送到與目的PowerPC相連的北橋芯片，然后發(fā) 送到目的PowerPC處理器，經(jīng)處理器后再發(fā)送到與目的PowerPC處理器 相連的北橋芯片所帶的內(nèi)存中，這樣無疑增加了數(shù)據(jù)傳輸?shù)难舆t，對于實 時性要求較高的陣列信號處理而言非常不利
發(fā)明內(nèi)容
本發(fā)明的目的是克服現(xiàn)有技術(shù)的不足，提供一款符合CPCI標(biāo)準(zhǔn)的具有多片通用處理器高效的信號處理板，該板主要用于實現(xiàn)并行數(shù)據(jù)運算功 能。本發(fā)明是采用共享前端總線的多片通用處理器來實現(xiàn)信號處理的板卡。首先，由于采用通用處理器來實現(xiàn)，克服了 DSP本身的一些不足，為 用戶提供了通用的軟件開發(fā)平臺，能夠大大縮短開發(fā)周期；其次，本發(fā)明 的結(jié)構(gòu)不同于PowerPC板卡，多片處理器之間通過共享前端總線的方式互 聯(lián)，并通過前端總線與北橋芯片相連，北橋芯片上帶有共享內(nèi)存，多片處 理器之間的通信效率大大提高，傳輸延時大大減小。該發(fā)明非常適用于陣 列信號處理系統(tǒng)，采用多塊信號處理板并在主控板的統(tǒng)一調(diào)度下完成大規(guī) 模的信號處理任務(wù)。為實現(xiàn)上述發(fā)明目的，本發(fā)明提供的CPCI信號處理板包括 至少2個通用處理器，所述通用處理器通過前端總線互聯(lián)； 一北橋芯片，通過前端總線與各所述處理器連接，該北橋芯片還連接一共享內(nèi)存；一CPCI總線，通過PCI橋與北橋芯片連接。 上述技術(shù)方案中，每個所述通用處理器分別連接一本地內(nèi)存。 上述技術(shù)方案中，所述北橋芯片具有讀寫鎖機制，以保證每一個處理器對所述共享內(nèi)存中的共享程序和共享數(shù)據(jù)的原子操作。上述技術(shù)方案中，所述北橋芯片實現(xiàn)了 DMA引擎，用于實現(xiàn)處理器與共享存儲區(qū)之間的DMA操作。上述技術(shù)方案中，所述北橋芯片可以指定一個所述通用處理器為主處理器，該主處理器對從處理器進行任務(wù)分配。上述技術(shù)方案中，所述北橋芯片還連接一個千兆網(wǎng)卡，該千兆網(wǎng)卡另一端與CPCI總線連才妻。上述技術(shù)方案中，所述PCI橋是PCI-to-PCI非透明橋接芯片。 上述技術(shù)方案中，所述通用處理器是Loongson 2E通用處理器。 上述技術(shù)方案中，北橋芯片還具有Local I/O接口，與所述信號處理板的BIOS芯片連接。上述技術(shù)方案中，所述信號處理板尺寸符合6U標(biāo)準(zhǔn)，所述通用處理
器為2至4個。
本發(fā)明的技術(shù)效果如下本發(fā)明是一款釆用多片通用處理器來實現(xiàn)的信號處理板，符合6U CPCI標(biāo)準(zhǔn)，可應(yīng)用于陣列信號處理領(lǐng)域。首先，采用多片通用處理器， 可以實現(xiàn)大規(guī)模的并行數(shù)據(jù)運算功能，同時能夠為開發(fā)人員提供通用的軟 件開發(fā)平臺。其次，多片通用處理器采用共享前端總線的方式與北橋芯片 連接，北橋芯片上連接一共享內(nèi)存，用于存儲多片通用處理器之間及處理 器與PCI設(shè)備之間通訊時所用的共享程序和共享數(shù)據(jù)，如當(dāng)任意兩片通用 處理器之間進行通訊時，發(fā)起端的通用處理器將本地內(nèi)存中的數(shù)據(jù)取出發(fā) 送到前端總線，再通過前端總線發(fā)送到北橋芯片，北橋芯片將通訊內(nèi)容存 儲到共享內(nèi)存，共享內(nèi)存再將通信信息通過北橋芯片發(fā)送到目的端通用處 理器，采用這種結(jié)構(gòu)與多片PowerPC處理器的通信機制相比，大大提高了 通訊效率，減少了通訊延遲。第三，本發(fā)明的北橋邏輯還實現(xiàn)了讀寫鎖的 機制，用于保證共享內(nèi)存中的共享程序和共享數(shù)據(jù)的原子操作。第四，北 橋芯片的邏輯還設(shè)計了 DMA引擎，用于實現(xiàn)處理器與共享存儲區(qū)之間的 DMA操作，以加速處理器對共享內(nèi)存的訪問。第四，本發(fā)明支持具有PCI 接口的千兆以太網(wǎng)卡，遵循TCP/IP協(xié)議，為程序員提供了通用的編程環(huán) 境和通用的編程協(xié)議。因此，本發(fā)明特別適用于大規(guī)模的陣列信號處理系 統(tǒng)，可采用多塊信號處理器板并在一主控板的統(tǒng)一調(diào)度下實現(xiàn)現(xiàn)代通信、 聲納、雷達等諸多領(lǐng)域中的海量數(shù)據(jù)處理。


圖1是基于四片Loongson 2E通用處理器的6U CPCI信號處理板硬件結(jié) 構(gòu)圖；圖2是基于四片PowerPC處理器的信號處理器板結(jié)構(gòu)框圖。圖面i兌明 1:第一處理器的本地內(nèi)存芯片 2:第二處理器的本地內(nèi)存芯片 3:第三處理器的本地內(nèi)存芯片 4:第四處理器的本地內(nèi)存芯片 5:第一處理器 6:第二處理器7:第三處理器8:第四處理器9:北橋芯片10:共享內(nèi)存11:PCI-to-PCI橋接芯片12:千兆以太網(wǎng)卡(支持PCI接口 )13:BIOS芯片14:CPCI Jl連接器15:CPCI J2連接器16:CPCI J3連接器17:第一 PowerPC處理器18:第二 PowerPC處理器19:第三PowerPC處理器20:第四PowerPC處理器21:第一 PowerPC處理器的北橋芯片22:第二 PowerPC處理器的北橋芯片23:第三PowerPC處理器的北橋芯片24:第四PowerPC處理器的北橋芯片25:第一 PowerPC處理器的內(nèi)存 26:第二 PowerPC處理器的內(nèi)存 27:第三PowerPC處理器的內(nèi)存 28:第四PowerPC處理器的內(nèi)存具體實施方式
本發(fā)明是采用多片通用處理器實現(xiàn)的信號處理板，為開發(fā)人員及進行 二次開發(fā)的用戶均提供了通用標(biāo)準(zhǔn)的軟件開發(fā)環(huán)境平臺，如該平臺可運 行Vxworks實時操作系統(tǒng)，開發(fā)人員在進行Vxworks的開發(fā)和調(diào)試過程中， 可使用嵌入式實時應(yīng)用程序的完整軟件開發(fā)平臺Tornado;編程環(huán)境為標(biāo) 準(zhǔn)的C語言；網(wǎng)絡(luò)通信遵循標(biāo)準(zhǔn)TCP/IP協(xié)議。在這樣通用的開發(fā)平臺上， 能夠大大縮短開發(fā)調(diào)試周期。同時本發(fā)明采用了共享前端總線的多處理器 結(jié)構(gòu)，可實現(xiàn)并行數(shù)據(jù)處理功能；多處理器通過共享前端總線與帶有共享 內(nèi)存的北橋芯片相連，為多片處理器之間的通訊提供了更為有效的機制； 北橋芯片上連接有千兆以太網(wǎng)卡，用于實現(xiàn)該信號處理器板與外界的通
訊；PCI-to-PCI非透明橋，用于實現(xiàn)少量的數(shù)據(jù)通訊及在大規(guī)模陣列信號 處理系統(tǒng)中起到隔離的作用。下面結(jié)合附圖和具體實施例對本發(fā)明硬件平臺的設(shè)計作進一步描述。實施例1本實施例是基于四片Loongson2E國產(chǎn)通用處理器開發(fā)的一款6U CPCI 陣列信號處理;f反，其結(jié)構(gòu)圖參見圖1。四片處理器(即圖1中的第一處理器 5、第二處理器6、第三處理器7、第四處理器8)通過共享SYSAD前端總 線的方式互聯(lián)，每片處理器帶有256MB本地內(nèi)存(即圖1中的第一處理 器的本地內(nèi)存芯片1、第二處理器的本地內(nèi)存芯片2、第三處理器的本地內(nèi) 存芯片3、第四處理器的本地內(nèi)存芯片4),當(dāng)處理器處理系統(tǒng)分配的任務(wù) 時可使用自己的本地內(nèi)存完成。北橋芯片9通過前端總線與四片處理器相 連，北橋芯片上帶有128MB共享內(nèi)存IO用于實現(xiàn)多處理器之間的通訊及 處理器與PCI設(shè)備之間的通訊；北橋芯片實現(xiàn)了讀寫鎖的機制，以保障共 享內(nèi)存中的共享數(shù)據(jù)/程序的原子操作；北橋芯片的邏輯還設(shè)計有DMA引 擎，用于加速處理器與PCI設(shè)備之間的通訊；北橋芯片上支持PCI接口用 于連接千兆以太網(wǎng)卡12和PCI-to-PCI橋接芯片11，千兆以太網(wǎng)卡12用于 實現(xiàn)板間大規(guī)模數(shù)量傳輸，PCI-to-PCI橋接芯片11是PCI-to-PCI非透明 橋，除起到隔離作用外，還可用于實現(xiàn)板間少量的數(shù)據(jù)傳輸。另外，北橋 芯片還具有Local 1/0接口，與所述信號處理板的BIOS芯片13連接。下 面對本實施例的硬件設(shè)計進行詳細(xì)說明。 多處理器本實施例采用Loongson 2E通用處理器作為核心處理器，Loongson 2E 是由中國科學(xué)院計算技術(shù)研究所研制的 一款國產(chǎn)高性能通用處理器，采用 4發(fā)射結(jié)構(gòu)，運算部件包括兩個定點運算單元，兩個浮點運算單元，可同 時執(zhí)行兩條定點指令和兩條浮點指令?；旌现噶钊賵?zhí)行時最高功率為10 瓦，峰值運算能力為每秒20億次64位定點運算并20億次雙精度浮點運 算(或40億次單精度浮點運算)；釆用90nm工藝；設(shè)計主頻lGHz;采 用片上DDR內(nèi)存接口，直接連接DDR內(nèi)存，訪存頻率最高達166MHz， 訪存峰值帶寬166 x 2 x 8 > 2GB/s;片內(nèi)帶64KB —級指令Cache和64KB 一級數(shù)據(jù)Cache,片內(nèi)512KB 二級Cache;且支持多處理器接口 。四片Loongson 2E處理器(圖1的1 4)通過共享SYSAD總線的方 式互聯(lián)，每片處理器帶有256MB DDR內(nèi)存，DDR內(nèi)存的頻率為118MHz。 在系統(tǒng)啟動時首先由北橋芯片指定其中的一片處理器作為主處理器，在主
處理器啟動之后，才艮據(jù)系統(tǒng)的任務(wù)狀況決定是否啟動從處理器，并對從處 理器進行任務(wù)分配。每片處理器均獨立地運行一個完整的操作系統(tǒng)VxWorks，完成各自的計算任務(wù)。 北橋芯片北橋芯片釆用Altera工業(yè)級的FPGA芯片EP2S30F67214(圖1的9 )， 北橋邏輯是由中國科學(xué)院計算技術(shù)研究所自主開發(fā)的。整個北橋芯片圍繞 Algorithmics公司的bonito64北橋芯片為藍圖進行設(shè)計，主要實現(xiàn)多處理 器接口、 64位/66MHz PCI接口、 Local I/O接口、 32位DDR接口。北橋芯片的多處理器接口直接與SYSAD總線相連，用于同處理器進 行交互，控制處理器的上電復(fù)位時序，并通過多處理器總線仲裁協(xié)議確定 處理器的主/從；北橋芯片的PCI模塊是64位PCI總線接口、符合PCI2.2 規(guī)范，主要實現(xiàn)PCI總線和wishbone總線的轉(zhuǎn)換，包括把wishbone master 的操作轉(zhuǎn)換為PCI總線才喿作和把PCI master總線的才喿作轉(zhuǎn)換為wishbone 操作，該接口用于連接千兆以太網(wǎng)卡與PCI-to-PCI橋；北橋芯片的Local I/O接口主要控制BIOS啟動，其中BIOS模塊支持8位和16位，快和慢 等多種ROM設(shè)備，支持BLOCK傳輸，支持最高100MHz訪問頻率；北 橋芯片的32位DDR接口 北橋芯片帶有128MB的DDR內(nèi)存被專門用做 系統(tǒng)的共享內(nèi)存，存放共享程序和共享數(shù)據(jù)塊，當(dāng)四片處理器之間進行數(shù) 據(jù)交互或者處理器與PCI設(shè)備進行數(shù)據(jù)交互時，可以通過該共享存儲區(qū)完 成；為實現(xiàn)共享內(nèi)存中共享數(shù)據(jù)/程序的原子操作，在北橋芯片的邏輯中提 供了讀寫鎖的機制，如其中一片通用處理器對共享程序或共享數(shù)據(jù)執(zhí)行寫 操作，而同時另一片通用處理器對其執(zhí)行讀操作時，如果沒有讀寫鎖機制 的保證，就會出現(xiàn)共享數(shù)據(jù)/共享程序正在被寫還沒有寫完時，同時又執(zhí)行 讀操作，導(dǎo)致數(shù)據(jù)錯誤；采用讀寫鎖后，某個處理器的讀進程或?qū)戇M程首 先需要檢測該程序/數(shù)據(jù)塊是否已被鎖保護，如果沒有則可以進行操作，并 申請一把鎖對它進行保護，如果該數(shù)據(jù)已經(jīng)上鎖，那么只有等待鎖被釋放 后才能訪問。此外該北橋芯片還設(shè)計了 DMA引擎，用于實現(xiàn)處理器與共 享存儲區(qū)之間的DMA操作，以加速處理器對共享存儲區(qū)的訪問。千兆以太網(wǎng)卡當(dāng)本板與其它信號處理板及主控板共同組成大規(guī)模陣列信號處理系 統(tǒng)時，往往系統(tǒng)中需要傳輸大量的數(shù)據(jù)，為保證數(shù)據(jù)傳輸?shù)膶崟r性，采用 千兆以太網(wǎng)實現(xiàn)。本系統(tǒng)采用Intel 82546EB千兆以太網(wǎng)卡，該網(wǎng)卡帶有兩
個千兆網(wǎng)口。如圖1所示，所述網(wǎng)卡的一端通過PCI總線與所述北橋芯片 9連接，另一端連接到CPCI J3連接器16上，J3的信號定義完全按照 PICMG2.16 Packet Switching Backplane規(guī)范。整個大規(guī)才莫陣列信號處理系 統(tǒng)中各板卡的千兆網(wǎng)口都連接到系統(tǒng)中的CPCI千兆以太網(wǎng)交換板上，且 均符合PICMG2.16 Packet Switching Backplane規(guī)范。 PCI-to-PCI非透明橋在多塊信號處理板及主控板組成的大規(guī)模陣列信號處理系統(tǒng)中，各信 號處理板往往都會采用一款非透明橋片。本發(fā)明采用的是一款PCI-to-PCI 的非透明橋，該PCI-to-PCI橋的一端與所述北橋芯片連接，另一端與CPCI Jl連接器14和CPCI J2連接器相連15, Jl/J2的信號定義完全按照 CompactPCI2.0R3.0規(guī)范設(shè)計。在大規(guī)模陣列信號處理系統(tǒng)中，信號處理 板只需完成主控板分配的任務(wù)，并將處理結(jié)果發(fā)給主控板即可，信號處理 板的處理器不應(yīng)主動搶占CPCI總線，與主控板爭奪控制權(quán)，從而保證整 個系統(tǒng)中主/從板各司其職，有條不紊地工作。此外，該橋片還可以實現(xiàn)板 間少量數(shù)據(jù)的傳輸。本實施例中雖然使用了 4片通用處理器，但也可使用2片或其它數(shù)目 的處理器，在符合6U標(biāo)準(zhǔn)尺寸的基板上， 一般可以集成2-4片通用處理 器。最后所應(yīng)說明的是，以上實施例僅用以說明本發(fā)明的技術(shù)方案而非限 制。盡管參照實施例對本發(fā)明進行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng) 當(dāng)理解，對本發(fā)明的技術(shù)方案進行修改或者等同替換，都不脫離本發(fā)明技 術(shù)方案的精神和范圍，其均應(yīng)涵蓋在本發(fā)明的權(quán)利要求范圍當(dāng)中。
權(quán)利要求
1、 一種CPCI信號處理板，包括至少2個通用處理器，所述通用處理器通過前端總線互聯(lián)； 一北橋芯片，通過前端總線與各所述處理器連接，該北橋芯片還連接 一共享內(nèi)存；一CPCI總線，通過PCI橋與北橋芯片連接。
2、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，每個所述通 用處理器分別連接一本地內(nèi)存。
3、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述北橋芯 片具有讀寫鎖機制，以保證每一個處理器對所述共享內(nèi)存中的共享程序和 共享數(shù)據(jù)的原子操作。
4、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述北橋芯 片實現(xiàn)了 DMA引擎，用于實現(xiàn)處理器與共享存儲區(qū)之間的DMA操作。
5、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述北橋芯 片可以指定一個所述通用處理器為主處理器，該主處理器對從處理器進行 任務(wù)分配。
6、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述北橋芯 片還連接一個千兆網(wǎng)卡，該千兆網(wǎng)卡另一端與CPCI總線連接。
7、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述PCI 橋是PCI-to-PCI非透明橋接芯片。
8、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述通用處 理器是Loongson 2E通用處理器。
9、 按權(quán)利要求1所述的CPCI信號處理板，其特征在于，所述北橋芯 片還具有Local I/O接口 ，與所述信號處理板的BIOS芯片連接。
10、 按權(quán)利要求1或8所述的CPCI信號處理板，其特征在于，所述 信號處理板尺寸符合6U標(biāo)準(zhǔn)，所述通用處理器為2至4個。
全文摘要
本發(fā)明提供一種CPCI信號處理板，包括至少2個通用處理器，所述通用處理器通過前端總線互聯(lián)；一北橋芯片，通過前端總線與各所述處理器連接，該北橋芯片還連接一共享內(nèi)存；一CPCI總線，通過PCI橋與北橋芯片連接。本發(fā)明具有如下技術(shù)效果采用多片通用處理器，可以實現(xiàn)大規(guī)模的并行數(shù)據(jù)運算功能，同時能夠為開發(fā)人員提供通用的軟件開發(fā)平臺；多片通用處理器采用共享前端總線的方式與北橋芯片連接，北橋芯片上連接一共享內(nèi)存，大大提高了通訊效率，減少了通訊延遲。
文檔編號G06F15/16GK101122892SQ200710120439
公開日2008年2月13日 申請日期2007年8月17日 優(yōu)先權(quán)日2007年8月17日
發(fā)明者明 劉, 汪福全, 褚越杰 申請人:中國科學(xué)院計算技術(shù)研究所