專(zhuān)利名稱(chēng)：數(shù)據(jù)解擾碼電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種數(shù)據(jù)解擾碼電路，特別是涉及一種可防止高誤碼率的數(shù) 據(jù)信道的符號(hào)失序的數(shù)據(jù)解擾碼電路。
背景技術(shù)：
隨著科技的發(fā)展，在個(gè)人計(jì)算機(jī)系統(tǒng)及周邊裝置中，互連接口所要求的 頻寬及速度越來(lái)越高，使得周邊組件互連(PCI)總線的負(fù)擔(dān)也隨之加重， 因此第三代輸入/輸出接口 (3rd generation輸入/輸出，3GI0),亦即快速 周邊組件互連(PCI Express )總線正不斷發(fā)展以取代現(xiàn)有周邊組件互連(PCI) 總線，從而提供所需的大頻寬。如業(yè)界所熟知，快速周邊組件互連(PCI Express)技術(shù)可利用更高的運(yùn)作時(shí)鐘以及應(yīng)用更多的數(shù)據(jù)信道(Lane)來(lái) 提升其效能，因此第一代快速周邊組件互連(PCI Express)技術(shù)可提供每 一方向每一數(shù)據(jù)信道每秒2. 5GB的原始頻寬，因而大大地改善了計(jì)算機(jī)系統(tǒng) 的效能，特別是在圖型處理方面。
因此，只要一快速周邊組件互連的數(shù)據(jù)信道可維持于足夠低的誤碼率 (Bit Error Rate, BER),就可提供相關(guān)裝置高速傳輸?shù)姆?wù)。然而，在實(shí) 際運(yùn)作上，無(wú)法保證快速周邊組件互連的信道能維持操作在理想(足夠低) 的誤碼率之下，而越高的誤碼率，越容易造成接收端所接收符號(hào)(Symbol ) 的失序(Disorder)的情形，更會(huì)造成系統(tǒng)效能的大幅下降。
請(qǐng)參考圖1及圖2，圖1及圖2為現(xiàn)有快速周邊組件互連傳輸端100 與接收端200的示意圖。傳輸端100包含一數(shù)據(jù)擾碼電路102、 一8B10B編 碼電路104及一傳輸器106。對(duì)應(yīng)于圖1的傳輸端100,在圖2中，快速周 邊組件互連接收端200包含有一數(shù)據(jù)解擾碼電路202、一8B10B譯碼電路204、 一去偏移電路206、 一彈性緩沖模塊208及一接收器210。在快速周邊組件
互連的實(shí)體層(Physical Layer)中，定義了 8B10B編碼/譯碼、數(shù)據(jù)擾碼 /解擾碼及去偏移的功能。8B10B編碼/譯碼可確保接收端能接收到正確的 符號(hào)，數(shù)據(jù)擾碼/解擾碼可消除通道中的干擾及電/P茲效應(yīng)。此外，由于傳輸 端100與接收端200的運(yùn)作時(shí)鐘不同，因此若傳輸端100的運(yùn)作時(shí)鐘高于接 收端200的運(yùn)作時(shí)鐘，則傳輸端100輸出數(shù)據(jù)流的傳輸率便快于接收端200 擷取數(shù)據(jù)流的接收率，因此便會(huì)造成數(shù)據(jù)上溢(overflow )的情況；相反地， 若傳輸端100的運(yùn)作時(shí)鐘低于接收端200的運(yùn)作時(shí)鐘，則傳輸端100輸出數(shù) 據(jù)流的傳輸率便慢于接收端200擷取數(shù)據(jù)流的接收率，因此便會(huì)造成數(shù)據(jù)下 溢(undernow)的情況，所以為了解決傳輸端100與接收端200的不同運(yùn) 作時(shí)鐘所帶來(lái)的問(wèn)題，接收端200便設(shè)置有彈性緩沖模塊208,其包含有多 個(gè)彈性緩沖器(elastic buffer),用以調(diào)節(jié)傳輸端100經(jīng)由數(shù)據(jù)信道所傳 遞的數(shù)據(jù)。依據(jù)PCI express的規(guī)范，傳輸端100會(huì)輸出有序符號(hào)集合 (Ordered Set)以供彈性緩沖器來(lái)平衡傳輸端100與接收端200的不同運(yùn) 作時(shí)鐘，舉例來(lái)說(shuō)，傳輸端IOO所輸出的每一有序符號(hào)集合包含有一起始符 號(hào)(COM symbol)以及三個(gè)調(diào)整符號(hào)(SKP symbol),所以當(dāng)接收端200上 一彈性緩沖器接收到多個(gè)有序符號(hào)集合時(shí)，若傳輸端IOO的運(yùn)作時(shí)鐘高于接 收端200的運(yùn)作時(shí)鐘，則該彈性緩沖器可經(jīng)由減少有序符號(hào)集合中的調(diào)整符 號(hào)來(lái)達(dá)到降低傳輸端100的數(shù)據(jù)傳輸率的目的，所以便可避免上述數(shù)據(jù)上溢 的問(wèn)題。另一方面，若傳輸端100的運(yùn)作時(shí)鐘低于接收端200的運(yùn)作時(shí)鐘， 則該彈性緩沖器可經(jīng)由增加有序符號(hào)集合中的調(diào)整符號(hào)來(lái)達(dá)到提升傳輸端 100的數(shù)據(jù)傳輸率的目的，所以便可避免上述數(shù)據(jù)下溢的問(wèn)題。
在快速周邊組件互連規(guī)范中，定義了五種有序符號(hào)集合。其中，為了節(jié) 省電源的消耗，當(dāng)快速周邊組件互連的數(shù)據(jù)信道中無(wú)凝:據(jù)包時(shí)，快速周邊組 件互連的傳輸端會(huì)傳送電氣閑置(Electrical Idle)符號(hào)集合至接收端。 電氣閑置符號(hào)集合是由一起始符號(hào)后接三個(gè)邏輯閑置符號(hào)所組成，邏輯閑置 符號(hào)的原始數(shù)據(jù)(在數(shù)據(jù)擾碼前)為一0字節(jié)(對(duì)應(yīng)于8B10B編碼)。因此， 若快速周邊組件互連的接收端的8B10B譯碼正確且數(shù)據(jù)解擾碼亦無(wú)誤，則接 收端可取得原始的0字節(jié)數(shù)據(jù)。然而，在實(shí)際制造快速周邊組件互連的芯片 組及裝置時(shí)，快速周邊組件互連的數(shù)據(jù)信道的誤碼率可能無(wú)法低于l(T。當(dāng) 數(shù)據(jù)信道的誤碼率超過(guò)10—12時(shí)，邏輯閑置符號(hào)會(huì)被錯(cuò)誤譯碼(即取成幀錯(cuò) 誤)，而使得解擾碼后的數(shù)據(jù)失真，更嚴(yán)重的是，邏輯閑置符號(hào)可能會(huì)被當(dāng)
作數(shù)據(jù)包成幀符號(hào)(Packet Framing Symbol)或有序符號(hào)集合。假若邏輯 閑置符號(hào)被當(dāng)作數(shù)據(jù)包成幀符號(hào)處理，則接收端會(huì)回報(bào)至上一層(如媒體存 取控制層)并執(zhí)行相關(guān)后續(xù)動(dòng)作，如此使得系統(tǒng)閑置而作白工(因?yàn)閷?shí)際上 并沒(méi)有數(shù)據(jù)包成幀符號(hào)需要處理)。此外，假若邏輯閑置符號(hào)被當(dāng)作有序符 號(hào)集合處理時(shí)，快速周邊組件互連的實(shí)體層聯(lián)機(jī)很容易會(huì)被切斷。因此，當(dāng) 快速周邊組件互連的數(shù)據(jù)信道的誤碼率過(guò)高時(shí)，會(huì)大大地減少系統(tǒng)效能。

發(fā)明內(nèi)容
因此，本發(fā)明提供一種快速周邊組件互連裝置的數(shù)據(jù)解擾碼裝置。 本發(fā)明一種數(shù)據(jù)接收系統(tǒng)包含有 一接收器，用以接收一數(shù)據(jù)訊號(hào)；一 8B10B譯碼電路，連接至該接收器，用以譯碼該數(shù)據(jù)訊號(hào)； 一去假數(shù)據(jù)包電 路，連結(jié)至該8B10B譯碼電路，接收譯碼后的該數(shù)據(jù)訊號(hào)用以判斷是否有同 位錯(cuò)誤；以及一解擾碼電路，連接至該去假數(shù)據(jù)包電路，用以解擾碼該數(shù)據(jù) 訊號(hào)。
本發(fā)明的一種去假數(shù)據(jù)包電路，用于一數(shù)據(jù)接收系統(tǒng)中，用以在數(shù)據(jù)進(jìn) 入一解擾碼電路前，用以判斷是否有同位錯(cuò)誤，其中該去假數(shù)據(jù)包電路包含 有 一第一輸入端，用以接收一輸入訊號(hào)； 一第二輸入端，用以接收一指令 訊號(hào)； 一第三輸入端，用以接收一符號(hào)；以及一輸出端，用以根據(jù)該指令訊 號(hào)，判斷是否有同位錯(cuò)誤發(fā)生，用以輸出對(duì)應(yīng)的一輸出訊號(hào)。
本發(fā)明的一種數(shù)據(jù)解擾碼電路，用以解擾碼一數(shù)據(jù)訊號(hào)，其中該數(shù)據(jù)解 擾碼電路包含有 一或門(mén)； 一觸發(fā)器；以及一線性回饋移位緩存器；其中該 線性回饋移位緩存器的輸入端連結(jié)至該觸發(fā)器的輸出端，輸出端連結(jié)至該觸 發(fā)器的一輸入端；其中該或門(mén)包含有2輸入端分別接收一第一指令以及一第 二指令；其中該觸發(fā)器分別接收該線性回饋移位緩存器的輸出，該或門(mén)的輸 出，以及一默認(rèn)值。


圖1及圖2為現(xiàn)有快速周邊組件互連傳輸端與接收端的示意圖。 圖3為本發(fā)明數(shù)據(jù)接收端的示意圖。 圖4為一數(shù)據(jù)解擾碼電路的示意圖。 圖5為一D型觸發(fā)器真值表。
圖6為本發(fā)明的一去假數(shù)據(jù)包電路的示意圖。 圖7為本發(fā)明的一解擾碼電路的示意圖。
附圖符號(hào)說(shuō)明100快速周邊組件互連傳輸端
200快速周邊組件互連接收端
102數(shù)據(jù)擾碼電路
1048B10B編碼電路
106傳輸器
202數(shù)據(jù)解擾碼電路
204、602 8B10Bi奪碼電路
206去偏移電路
208彈性緩沖模塊
210接收器
310接收器
3208B10B譯碼電3各
330去假數(shù)據(jù)包電路
340數(shù)據(jù)解扮碼電路
350彈性緩沖模塊
360去偏移電路
400數(shù)據(jù)解擾碼電路
402、7 02線性回饋移位緩存器邏輯模塊
404選擇器
406、704D型觸發(fā)器
600去假數(shù)據(jù)包電路
700解擾碼電路
706或門(mén)
ISCOM、 ISSKP、 LFSR畫(huà)OUT、 LFSR—IN、 RXD—IN、 RXD—OUT、 RDERR、 EDB、 INIT-VAL訊號(hào)
具體實(shí)施例方式
本發(fā)明可消除因取成幀錯(cuò)誤所造成的錯(cuò)誤數(shù)據(jù)包，并防止有序符號(hào)集合 噪聲所造成的符號(hào)失序及聯(lián)機(jī)中斷的問(wèn)題。更進(jìn)一步地，本發(fā)明可增進(jìn)去偏 移的功能。
為了解決上述問(wèn)題，如圖3所示，本發(fā)明的數(shù)據(jù)接收系統(tǒng)300包含有 一接收器310、 一 8B10B譯碼電路320、 一去假數(shù)據(jù)包電路330以及一數(shù)據(jù) 解擾碼電路340。接收器310用以接收一數(shù)據(jù)訊號(hào)；8B10B譯碼電路320用 以將接收器310所接收的數(shù)據(jù)訊號(hào)譯碼；去假數(shù)據(jù)包電路330電連于8B10B 譯碼電路320,用以接收譯碼后的數(shù)據(jù)訊號(hào)以判斷是否有同位錯(cuò)誤；數(shù)據(jù)解 擾碼電路340電連于去假數(shù)據(jù)包電路330，用以解擾碼數(shù)據(jù)訊號(hào)。此外，本 發(fā)明的數(shù)據(jù)接收系統(tǒng)還可包含 一彈性緩沖模塊350以及一去偏移電路360。 彈性緩沖模塊350電連于接收器310，用以接收各數(shù)據(jù)信道上的訊號(hào)；去偏 移電路360，電連于彈性緩沖模塊350與8B10B譯碼電路320間，用以補(bǔ)償 數(shù)據(jù)信道偏移的周期數(shù)。
圖4為一數(shù)據(jù)解擾碼電路400的示意圖。數(shù)據(jù)解擾碼電路400包含有一 線性回饋移位緩存器(Linear Feedback Shift Resister, LFSR )邏輯模塊 402、 一選擇器404及一D型觸發(fā)器406。
圖5所示為D型觸發(fā)器406的真值表。由于D型觸發(fā)器406及線性回饋 移位緩存器邏輯模塊402的操作為業(yè)界所熟知且非本發(fā)明的重點(diǎn)，在此不再 贅述。
當(dāng)數(shù)據(jù)解擾碼電路400接收到一起始符號(hào)時(shí)， 一指令I(lǐng)SCOM會(huì)被宣告， 使得邏輯門(mén)組406的輸出訊號(hào)tFSR—OUT會(huì)被重置為一啟始值INIT—VAL。當(dāng) 數(shù)據(jù)解擾碼電路400接收到的符號(hào)非起始符號(hào)時(shí)，線性回饋移位緩存器邏輯 模塊402就會(huì)根據(jù)邏輯門(mén)組406的輸出訊號(hào)LFSR-OUT而作用。當(dāng)數(shù)據(jù)解擾 碼電路400接收到調(diào)整符號(hào)時(shí)， 一指令I(lǐng)SSKP會(huì)被宣告，使得訊號(hào)LFSR-IN 被直接箝位在訊號(hào)LFSR-OUT;.而當(dāng)數(shù)據(jù)解擾碼電路400接收到符號(hào)非調(diào)整符 號(hào)時(shí)，則訊號(hào)LFSR-IN被直接箝位在線性回饋移位緩存器邏輯模塊402的輸 出訊號(hào)，此時(shí)線性回饋移位緩存器邏輯模塊402的輸入訊號(hào)為訊號(hào) LFSR隱OUT。
圖6為本發(fā)明用于一快速周邊組件互連裝置的一去布IJt據(jù)包電^各600 的示意圖。
去假數(shù)據(jù)包電路600可為一 D型觸發(fā)器，關(guān)于D型觸發(fā)器的運(yùn)作方式，
請(qǐng)參考圖5的D型觸發(fā)器真值表。去假數(shù)據(jù)包電路600的D端用以接收一 8B10B譯碼器602輸出的八位訊號(hào)，TE及TI端則分別用以接收指令RDERR 及符號(hào)EDB。 8B10B譯碼器602接收上一級(jí)電路輸出的訊號(hào)RXD-IN后，譯碼 為八位符號(hào)并輸出至去假數(shù)據(jù)包電路600的D端，若此時(shí)無(wú)同位錯(cuò)誤
(Disparity Error)發(fā)生，則指令RDERR不會(huì)被宣告，因此由去假數(shù)據(jù)包 電路600的輸出端Q端輸出的訊號(hào)RXD-OUT就會(huì)與去假數(shù)據(jù)包電路600的D 端所接收的訊號(hào)相等。相反，若發(fā)生同位錯(cuò)誤，亦即有假數(shù)據(jù)包產(chǎn)生，則指 令RDERR會(huì)被宣告，而去假數(shù)據(jù)包電路600的輸出訊號(hào)RXD-OUT就成為符號(hào) EDB,以警示快速周邊組件互連裝置的數(shù)據(jù)鏈路層模塊?？焖僦苓吔M件互連 裝置可根據(jù)符號(hào)EDB判斷有同位錯(cuò)誤產(chǎn)生，因此可避免將邏輯閑置符號(hào)判斷 為數(shù)據(jù)包成幀符號(hào)。
簡(jiǎn)而言之，本發(fā)明是將8B10B譯碼器602輸出的訊號(hào)于輸入至下一級(jí)電 路前，先通過(guò)去假數(shù)據(jù)包電路600判斷是否有同位錯(cuò)誤的發(fā)生，并根據(jù)去假 數(shù)據(jù)包電路6 00的判斷結(jié)果，提示快速周邊組件互連裝置的數(shù)據(jù)鏈路層模塊， 從而避免將邏輯閑置符號(hào)誤判而使系統(tǒng)閑置作白工。如前所述，當(dāng)數(shù)據(jù)信道 的誤碼率超過(guò)10—12時(shí)，邏輯閑置符號(hào)有可能會(huì)被當(dāng)作數(shù)據(jù)包成幀符號(hào)
(Packet Framing Symbol)或有序符號(hào)集合，而使得系統(tǒng)誤判，甚至造成 聯(lián)機(jī)中斷，大大地影響系統(tǒng)效能。本發(fā)明去假數(shù)據(jù)包電路600于訊號(hào)進(jìn)入下 一級(jí)解擾碼電路前，先進(jìn)行同位錯(cuò)誤的判斷，以解決前述問(wèn)題。其中，去假 數(shù)據(jù)包電路600并無(wú)固定的電路結(jié)構(gòu)，凡能實(shí)現(xiàn)如圖5的D型觸發(fā)器真值表 即可適用本發(fā)明的去假數(shù)據(jù)包電路600。
請(qǐng)參考圖7,圖7為本發(fā)明用于一快速周邊組件互連裝置的解擾碼電路 700的示意圖。解擾碼電路700包含有一線性回饋移位緩存器邏輯模塊702、 一D型觸發(fā)器704及一或門(mén)706。當(dāng)解擾碼電路700所接收的符號(hào)為一啟始 符號(hào)或一調(diào)整符號(hào)時(shí)，指令I(lǐng)SCOM或ISSKP會(huì)被宣告，使得D型觸發(fā)器704 的輸出訊號(hào)LFSR-OUT重置為啟始值INIT-VAL。當(dāng)解擾碼電路700所接收的 符號(hào)為非啟始符號(hào)或調(diào)整符號(hào)時(shí),則線性回饋移位緩存器邏輯模塊702會(huì)由 D型觸發(fā)器704的輸出訊號(hào)LFSR—OUT開(kāi)始后續(xù)的動(dòng)作。
因此，本發(fā)明解擾碼電路700于接收到啟始符號(hào)或調(diào)整符號(hào)時(shí)，將D 型觸發(fā)器704的輸出訊號(hào)重置為啟始值，而當(dāng)解擾碼電路700所接收的符號(hào) 為一般符號(hào)時(shí)，則線性回饋移位緩存器邏輯模塊702由訊號(hào)LFSR-OUT開(kāi)始
后續(xù)的動(dòng)作。其中，D型觸發(fā)器704并無(wú)固定的電路結(jié)構(gòu)，凡能實(shí)現(xiàn)如圖5 的D型觸發(fā)器真值表即可適用本發(fā)明的D型觸發(fā)器704。
如前所述，去偏移模塊內(nèi)建有多個(gè)計(jì)數(shù)器，每一計(jì)數(shù)器對(duì)應(yīng)于一數(shù)據(jù)信 道，用以計(jì)算每一數(shù)據(jù)信道的訊號(hào)偏移的周期數(shù)。根據(jù)每一計(jì)數(shù)器計(jì)數(shù)所得 的訊號(hào)偏移周期數(shù)，去偏移電路就可補(bǔ)嘗各數(shù)據(jù)信道的偏移現(xiàn)象，并將去偏 移后的訊號(hào)傳至下一級(jí)的譯碼電路。也就是說(shuō)，只要某一數(shù)據(jù)信道接收到啟 始符號(hào)后，去偏移模塊內(nèi)建的計(jì)數(shù)器就會(huì)開(kāi)始計(jì)數(shù)。因此，若有啟動(dòng)符號(hào)(因 噪聲)產(chǎn)生錯(cuò)誤時(shí)，數(shù)據(jù)信道的訊號(hào)偏移周期數(shù)就有可能是負(fù)的。在此情形 下，除非數(shù)據(jù)信道的訊號(hào)偏移周期數(shù)變成正或零時(shí)，數(shù)據(jù)信道的訊號(hào)偏移周 期數(shù)才會(huì)用來(lái)更新訊號(hào)。
綜上所述，由于在實(shí)際制造快速周邊組件互連的芯片組及裝置時(shí)，快速 周邊組件互連的數(shù)據(jù)信道的誤碼率可能無(wú)法低于10—12。當(dāng)數(shù)據(jù)信道的誤碼率 超過(guò)10—12時(shí)，邏輯閑置符號(hào)會(huì)被錯(cuò)誤譯碼(即取成幀錯(cuò)誤)，而使得解擾碼 后的數(shù)據(jù)失真，更嚴(yán)重的是，邏輯閑置符號(hào)可能會(huì)被當(dāng)作數(shù)據(jù)包成幀符號(hào)或 有序符號(hào)集合。假若邏輯閑置符號(hào)被當(dāng)作數(shù)據(jù)包成幀符號(hào)處理，則接收端會(huì) 回報(bào)至上一層(如媒體存取控制層)并執(zhí)行相關(guān)后續(xù)動(dòng)作，使得系統(tǒng)閑置而 作白工。此外，假若邏輯閑置符號(hào)被當(dāng)作有序符號(hào)集合處理時(shí)，快速周邊組 件互連的實(shí)體層聯(lián)機(jī)很容易會(huì)被切斷。因此，只要將本發(fā)明去假數(shù)據(jù)包電路 600與解擾碼電路700結(jié)合，則可通過(guò)去假數(shù)據(jù)包電路600判斷8B10B譯碼 器輸出的訊號(hào)是否有同位錯(cuò)誤的發(fā)生，并于無(wú)同位錯(cuò)誤時(shí)，將8B10B譯碼器 輸出的譯碼訊號(hào)輸入至下一級(jí)的解擾碼電路700，從而完成解擾碼的運(yùn)作。 如此一來(lái)，本發(fā)明可消除因取成幀錯(cuò)誤所造成的錯(cuò)誤數(shù)據(jù)包，并防止有序符 號(hào)集合雜迅所造成的符號(hào)失序及聯(lián)機(jī)中斷的問(wèn)題，更進(jìn)一步地，本發(fā)明可增 進(jìn)去偏移的功能。因此，本發(fā)明可防止數(shù)據(jù)信道的誤碼率較高時(shí)所造成符號(hào) 失序的問(wèn)題。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明的權(quán)利要求所做的均等 變化與修飾，皆應(yīng)屬本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種數(shù)據(jù)解擾碼電路，用以解擾碼一數(shù)據(jù)訊號(hào)，其中該數(shù)據(jù)解擾碼電路包含有一或門(mén)；一觸發(fā)器；以及一線性回饋移位緩存器；其中該線性回饋移位緩存器的輸入端連結(jié)至該觸發(fā)器的輸出端，輸出端連結(jié)至該觸發(fā)器的一輸入端；其中該或門(mén)包含有兩個(gè)輸入端分別接收一第一指令以及一第二指令；其中該觸發(fā)器分別接收該線性回饋移位緩存器的輸出，該或門(mén)的輸出，以及一默認(rèn)值。
2. 如權(quán)利要求1所述的數(shù)據(jù)解擾碼電路，其中該數(shù)據(jù)訊號(hào)包含一有序符 號(hào)集合，用以平衡運(yùn)作時(shí)鐘所造成該數(shù)據(jù)訊號(hào)的延遲或提早接收的問(wèn)題，該 有序符號(hào)包含有一個(gè)起始符號(hào)以及三個(gè)調(diào)整符號(hào)。
3. 如權(quán)利要求2所述的數(shù)據(jù)解擾碼電路，其中接收到該起始符號(hào)時(shí)，該 第一指令會(huì)被宣告，其中當(dāng)該解擾碼電路接收到該調(diào)整符號(hào)時(shí)，該第二指令 會(huì)被宣告，其中當(dāng)接收到該起始符號(hào)或調(diào)整符號(hào)時(shí)，該觸發(fā)器輸出該默認(rèn)值。
全文摘要
一種用于解擾碼一數(shù)據(jù)訊號(hào)的數(shù)據(jù)解擾碼電路，包含一或門(mén)、一觸發(fā)器、以及一線性回饋移位緩存器，其中，該線性回饋移位緩存器的輸入端連結(jié)至該觸發(fā)器的輸出端，輸出端連結(jié)至該觸發(fā)器的一輸入端，該或門(mén)包含有兩個(gè)輸入端分別接收一第一指令以及一第二指令，該觸發(fā)器分別接收該線性回饋移位緩存器的輸出、該或門(mén)的輸出、以及一默認(rèn)值。
文檔編號(hào)G06F13/40GK101105785SQ20071013735
公開(kāi)日2008年1月16日 申請(qǐng)日期2005年7月14日 優(yōu)先權(quán)日2004年11月9日
發(fā)明者曾紋郁 申請(qǐng)人:威盛電子股份有限公司