專利名稱：電子控制裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有將作為能方便地進(jìn)行高速讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)用作程序存儲(chǔ)器和數(shù)據(jù) 存儲(chǔ)器的微處理器的電子控制裝置的改進(jìn)。
背景技術(shù)：
在使用微處理器的電子控制裝置中，正在研究使用作為能方便地進(jìn)行高速 讀寫的非易失性存儲(chǔ)器的MRAM，以代替將掩模ROM或快速擦寫存儲(chǔ)器等非 易失性存儲(chǔ)器當(dāng)作程序存儲(chǔ)器、并將有后備電池的RAM當(dāng)作運(yùn)算處理用的數(shù) 據(jù)存儲(chǔ)器的已有存儲(chǔ)器結(jié)構(gòu)。然而，在能方便地進(jìn)行高速讀寫的反面，存放的數(shù)據(jù)因噪聲誤動(dòng)等而容易 變化的可能性大，需要慎重使用。例如，根據(jù)專利文獻(xiàn)1的"車載控制裝置"，構(gòu)成將MRAM的存儲(chǔ)區(qū)分為 RAM區(qū)和ROM區(qū)，設(shè)置對(duì)ROM區(qū)的寫入禁止單元，并在對(duì)RAM區(qū)連接維 護(hù)工具時(shí)，能根據(jù)來自控制端子的指令進(jìn)行禁止寫入，以免錯(cuò)刪保存數(shù)據(jù)，關(guān) 心避免進(jìn)行不小心的寫入、刪除。根據(jù)專利文獻(xiàn)2的"固體存儲(chǔ)裝置的糾錯(cuò)編碼和譯碼"，揭示使用固體存 儲(chǔ)裝置(MRAM)存放的糾錯(cuò)編碼數(shù)據(jù)取得糾錯(cuò)譯碼數(shù)據(jù)的MRAM，在有限位數(shù) 的復(fù)原發(fā)生誤碼的情況下，將讀出數(shù)據(jù)復(fù)原。此外，作為與本發(fā)明關(guān)聯(lián)的技術(shù)， 根據(jù)專利文獻(xiàn)3的"微計(jì)算機(jī)程序區(qū)數(shù)據(jù)維護(hù)方法"，其揭示的維護(hù)方法將存 儲(chǔ)器的程序區(qū)劃成適當(dāng)?shù)膮^(qū)，從而劃為多個(gè)數(shù)據(jù)塊，并在各數(shù)據(jù)塊分別將存放 的程序數(shù)據(jù)的和數(shù)校驗(yàn)數(shù)據(jù)和糾錯(cuò)碼一起存放，在啟動(dòng)微計(jì)算機(jī)時(shí)進(jìn)行程序數(shù) 據(jù)的和數(shù)校驗(yàn)，而且和數(shù)校驗(yàn)不一致的情況下啟動(dòng)修復(fù)程序，推斷出程序數(shù)據(jù) 異常部位，進(jìn)而算出該部位的正常數(shù)據(jù)，并修復(fù)程序數(shù)據(jù)。 專利文獻(xiàn)l:特開2003 — 104137號(hào)公報(bào)，圖3、說明書摘要專利文獻(xiàn)2:特開2003 — 115197號(hào)公報(bào)，圖1、說明書摘要 專利文獻(xiàn)3:特開2005 — 208958號(hào)公報(bào)，圖l、說明書摘要根據(jù)上述專利文獻(xiàn)l，重點(diǎn)在于不執(zhí)行錯(cuò)誤寫入用的寫入禁止功能，未談到 糾正發(fā)生的差錯(cuò)或檢測(cè)出不能糾正的差錯(cuò)和異常處理措施，存在僅進(jìn)行禁止寫 入不能得到安全性高的控制裝置的缺點(diǎn)。根據(jù)上述專利文獻(xiàn)2，可糾正的差錯(cuò) 位數(shù)有限，未談到對(duì)付超過該界限的位數(shù)的差錯(cuò)的處理。例如，對(duì)4位數(shù)據(jù)添加3位糾錯(cuò)碼時(shí)，能糾正l位范圍內(nèi)的差錯(cuò)，但存在 發(fā)生2位誤碼就不能糾正的問題，在該狀態(tài)下使微處理器工作是危險(xiǎn)的。然而，為了可作多位糾錯(cuò)而加長糾錯(cuò)碼位數(shù)，則存在存儲(chǔ)器大型且高價(jià)的 缺點(diǎn)。根據(jù)上述專利文獻(xiàn)3，即使1個(gè)數(shù)據(jù)中發(fā)生多位誤碼也能估算原來的正確數(shù) 據(jù)，但存在多個(gè)數(shù)據(jù)零星發(fā)生誤碼時(shí)不能恢復(fù)的問題。本發(fā)明的目的在于提供一種電子控制裝置，該電子控制裝置在帶有結(jié)構(gòu)上 做成在有限位數(shù)范圍復(fù)原并讀出誤碼的糾錯(cuò)碼的MRAM中，能預(yù)防對(duì)MRAM 誤寫入，并能修復(fù)寫入，還檢測(cè)出發(fā)生難修復(fù)的異常，提高安全性。發(fā)明內(nèi)容為了解決上述課題，本發(fā)明的電子控制裝置，.具有從外部電源供電并根據(jù) 輸入傳感器群的工作狀況對(duì)電負(fù)載群進(jìn)行驅(qū)動(dòng)控制的微處理器，從外部工具對(duì) 與該微處理器協(xié)同工作的非易失性程序存儲(chǔ)器傳送并寫入含控制常數(shù)的控制 程序，其中，所述微處理器根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)中存放的控制程序進(jìn)行 工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理 器運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和所述微處理 器運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放。所述MRAM還包含對(duì)來自所述微處理器的寫入指令信號(hào)作出響應(yīng)并對(duì)指定 地址的存儲(chǔ)單元寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路、對(duì)來自
所述微處理器的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元將所述保存 數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器、以及 成為設(shè)置在所述程序存儲(chǔ)區(qū)的確認(rèn)讀出單元和重復(fù)異常判斷單元的控制程序， 并且構(gòu)成將來自所述微處理器的寫入指令信號(hào)通過寫入禁止/解除單元供給 所述MRAM。所述差錯(cuò)寄存器是特定地址存儲(chǔ)器，在所述存儲(chǔ)單元保存的數(shù)據(jù) 有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò)數(shù)據(jù)是由 所述微處理器加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或通過依次讀出 所述存儲(chǔ)單元的各地址的內(nèi)容而在新地址有誤碼，則存放依次更新的差錯(cuò)數(shù)據(jù)。
所述確認(rèn)讀出單元是對(duì)所述差錯(cuò)寄存器存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)且將所述 差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并確認(rèn)所 述差錯(cuò)寄存器的內(nèi)容的單元。
所述重復(fù)異常判斷單元是在所述確認(rèn)讀出單元讀出的差錯(cuò)寄存器的內(nèi)容包 含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元對(duì)存放所述控制程序的所述MRAM的程序存儲(chǔ) 區(qū)，禁止將所述微處理器的寫入指令信號(hào)供給所述MRAM，并在處于連接外部 工具對(duì)所述MRAM寫入控制程序的狀態(tài)時(shí)，對(duì)所述微處理器解除所述寫入禁 止功能，在不連接外部工具、打算進(jìn)行所述控制程序的修復(fù)寫入時(shí)，將所述寫 入禁止功能作為例外加以解除，而且對(duì)所述重復(fù)異常判斷單元判斷為異常時(shí)或 進(jìn)行多次異常判斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少 一方的異常處理。
根據(jù)上述本發(fā)明的電子控制裝置，將具有糾錯(cuò)功能的磁隨機(jī)存取存儲(chǔ)器 (MRAM)用作對(duì)微處理器的程序存儲(chǔ)器，該MRAM添加差錯(cuò)寄存器，還具有基 于確認(rèn)讀出單元的重復(fù)異常判斷單元和寫入禁止/解除單元。
因此，除MRAM的自糾功能外，還進(jìn)行寫入禁止/解除單元的誤寫入預(yù) 防處理，更由重復(fù)異常判斷單元檢測(cè)出MRAM發(fā)生異常，并能不過度感應(yīng)瞬 時(shí)噪聲誤動(dòng)地進(jìn)行異常處理，因此控制裝置的安全性提高，避免過大的ECC(糾 錯(cuò)碼)數(shù)據(jù)造成的MRAM大型化，具有能有效應(yīng)用可方便地進(jìn)行讀寫的MRAM 的效果。


圖1是本發(fā)明實(shí)施例裝置1的電路框圖。圖2是說明圖1的裝置的第l異常判斷所涉及的動(dòng)作用的流程圖。 圖3是說明圖1的裝置的第2異常判斷所涉及的動(dòng)作用的流程圖。 圖4是說明圖1的裝置的檢査動(dòng)作所涉及的動(dòng)作的流程圖。圖5是本發(fā)明實(shí)施例裝置2的電路框圖。圖6是說明圖5的裝置的第1異常判斷所涉及的動(dòng)作用的流程圖。 圖7是說明圖5的裝置的第2異常判斷所涉及的動(dòng)作用的流程圖。 圖8是說明圖5的裝置的檢査動(dòng)作所涉及的動(dòng)作的流程圖。 圖9是本發(fā)明實(shí)施例裝置3的電路框圖。圖10是說明圖9的裝置的第1異常判斷所涉及的動(dòng)作用的流程圖。圖11是說明圖9的裝置的第2異常判斷所涉及的動(dòng)作用的流程圖。圖12是說明圖9的裝置的檢査動(dòng)作所涉及的前半動(dòng)作的流程圖。圖13是說明圖9的裝置的檢査動(dòng)作所涉及的后半動(dòng)作的流程圖。圖14是說明圖9的裝置的寫入禁止/解除動(dòng)作所涉及的動(dòng)作的流程圖。
具體實(shí)施方式
實(shí)施方式1 (l)組成詳細(xì)說明下面，說明示出本發(fā)明實(shí)施例裝置1的電路框圖的圖1。圖1中，電子控制裝置IOOA例如是車載發(fā)動(dòng)機(jī)的控制裝置。電子控制裝置 IOOA中，通過電源繼電器的輸出接點(diǎn)103b連接作為車載蓄電池的外部電源 101，并通過電源開關(guān)102將電源繼電器的勵(lì)磁線圈103a連接到外部電源101。將負(fù)載電源繼電器的勵(lì)磁線圈104a的正端通過電源開關(guān)102連接到外部電 源101，但負(fù)端由后面闡述的翻轉(zhuǎn)驅(qū)動(dòng)電路元件114控制其導(dǎo)通。從后面闡述的微處理器IOOA通過第1輸出接口電路115a供電并加以驅(qū)動(dòng) 的第1電負(fù)載群105a，具有例如燃料噴射閥的驅(qū)動(dòng)用電磁線圈、發(fā)動(dòng)機(jī)點(diǎn)火線 圈(發(fā)動(dòng)機(jī)的類型為汽油機(jī)時(shí))、排氣循環(huán)閥的驅(qū)動(dòng)用電機(jī)、空調(diào)用的電磁離合 器、告警顯示器等。通過第2輸出接口電路115b供電并加以驅(qū)動(dòng)的第2電負(fù)載群105b，包含例 如吸氣風(fēng)門的閥開度控制用電機(jī)。第1電負(fù)載群105a通過電源繼電器的輸出接點(diǎn)103c得到供電，而第2電 負(fù)載群105b通過負(fù)載電源繼電器的輸出接點(diǎn)104b得到供電。通過輸入接口電路116對(duì)后面闡述的微處理器IIOA進(jìn)行輸入的開關(guān)傳感器 群106，為例如發(fā)動(dòng)機(jī)曲軸轉(zhuǎn)角傳感器、測(cè)量車速用的脈沖傳感器等監(jiān)視發(fā)動(dòng) 機(jī)運(yùn)轉(zhuǎn)狀況的通斷動(dòng)作的各種傳感器。通過含多路AD(模一數(shù))變換器的模擬輸入接口電路117對(duì)后面闡述的微處 理器IIOA進(jìn)行輸入的模擬傳感器群107，為例如測(cè)量發(fā)動(dòng)機(jī)吸氣量的氣流傳感 器、檢測(cè)出加速踏板踩入程度的踏板位置傳感器、檢測(cè)出風(fēng)門閥開度的風(fēng)門位 置傳感器、發(fā)動(dòng)機(jī)冷卻水溫度傳感器等監(jiān)視發(fā)動(dòng)機(jī)運(yùn)轉(zhuǎn)狀況的各種傳感器。通過串行接口電路118，對(duì)后面闡述的微處理器IIOA連接的外部工具108 在進(jìn)行產(chǎn)品出廠檢查或維護(hù)檢査時(shí)，經(jīng)圖中未示出的裝卸連接器加以連接。告警顯示器109從作為后面闡述的異常發(fā)生存儲(chǔ)單元的計(jì)數(shù)器電路140A的 比較輸出端子OUT得到供電，通知計(jì)數(shù)器電路140A進(jìn)行計(jì)數(shù)的異常發(fā)生次數(shù) 超過規(guī)定次數(shù)的事件。作為電子控制裝置IOOA的內(nèi)部組成，構(gòu)成微處理器IIOA與作為非易失性 存儲(chǔ)器的MRAM120A和作為例如EEPROM或掩模ROM的非易失性后備存儲(chǔ) 器161A協(xié)同工作。微處理器IIOA利用從電源繼電器輸出接點(diǎn)103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進(jìn)行工作，產(chǎn)生供電保持指令輸出DR1，從而通過驅(qū)動(dòng)電路元 件113A對(duì)電源繼電器的勵(lì)磁線圈103持續(xù)激勵(lì)。復(fù)位脈沖產(chǎn)生電路112A在控制電源單元lll產(chǎn)生輸出電壓的時(shí)間點(diǎn)產(chǎn)生復(fù) 位脈沖信號(hào)，通過后面闡述的邏輯和元件131將微處理器IIOA初始化，或?qū)?作為后面闡述的異常發(fā)生存儲(chǔ)單元的計(jì)數(shù)器電路140A初始化。
將MRAM120A劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOA運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和微處理器 IIOA運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放。MRAM120A還包含對(duì)來自微處理器110A的寫入指令信號(hào)作出響應(yīng)并對(duì)指 定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路 122、對(duì)來自微處理器IIOA的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯(cuò)標(biāo)記產(chǎn)生電路 124a和124b、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的第1、第2差錯(cuò)寄存器125a和125b、 以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的后面闡述的確認(rèn)讀出單元和重復(fù)異常判斷 單元的控制程序，并且構(gòu)成將來自微處理器IIOA的寫入指令信號(hào)通過寫入禁 止/解除單元150，供給所述MRAM120A。第1差錯(cuò)標(biāo)記產(chǎn)生電路124a是在指定地址的存儲(chǔ)單元121的內(nèi)容可譯碼范 圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)為所述譯碼讀出電路123復(fù)原并糾正 的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記FL1的邏輯電路。第1差錯(cuò)寄存器125a是位于第1特定位置的差錯(cuò)寄存器，在指定地址的存 儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)為所述譯 碼讀出電路123復(fù)原并糾正的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第1差錯(cuò)數(shù) 據(jù)存放。有第1差錯(cuò)標(biāo)記產(chǎn)生電路124a則方便，但即使沒有該電路，也能通過 確認(rèn)第1差錯(cuò)寄存器125a的內(nèi)容知道發(fā)生第1差錯(cuò)。第1當(dāng)前值寄存器126a是后面闡述的第1累計(jì)單元中使用的存儲(chǔ)器，將第 1當(dāng)前值寄存器126a和第1差錯(cuò)寄存器125a設(shè)置在存儲(chǔ)單元121的數(shù)據(jù)存儲(chǔ) 區(qū)。第2差錯(cuò)標(biāo)記產(chǎn)生電路124b是在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生 超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)為不能保證與最初保存的數(shù) 據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記FL2的邏輯電路。第2差錯(cuò)寄存器125b是位于第2特定位置的差錯(cuò)寄存器，在指定地址的所 述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù) 為不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第2
差錯(cuò)數(shù)據(jù)存放。有第2差錯(cuò)標(biāo)記產(chǎn)生電路124b則方便，但即使沒有該電路，也能通過確認(rèn)第2差錯(cuò)寄存器125b的內(nèi)容知道發(fā)生第2差錯(cuò)。第2當(dāng)前值寄存器126b是后面闡述的第2累計(jì)單元中使用的存儲(chǔ)器，將第 2當(dāng)前值寄存器126b和第2差錯(cuò)寄存器125b設(shè)置在存儲(chǔ)單元121的數(shù)據(jù)存儲(chǔ) 區(qū)。監(jiān)視定時(shí)器130監(jiān)視微處理器110A產(chǎn)生的作為脈沖串信號(hào)的監(jiān)視清零信號(hào) WD1，并且監(jiān)視清零信號(hào)WD1的脈沖寬度超過閾值時(shí)產(chǎn)生復(fù)位脈沖信號(hào)RS1， 通過邏輯和元件131供給微處理器110A的復(fù)位輸入端子RST1，對(duì)微處理器 IIOA進(jìn)行初始化、重新啟動(dòng)。還將復(fù)位脈沖信號(hào)RS1通過邏輯和元件141A，供給作為后面闡述的異常發(fā) 生存儲(chǔ)單元的計(jì)數(shù)器電路140A的計(jì)數(shù)輸入端UP。監(jiān)視定時(shí)器130在監(jiān)視清零信號(hào)WD1的脈沖寬度正常時(shí)，產(chǎn)生輸出允許信 號(hào)OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出。成為異常發(fā)生存儲(chǔ)單元的計(jì)數(shù)器電路140A，對(duì)邏輯和元件141A的邏輯和 輸出信號(hào)的產(chǎn)生次數(shù)進(jìn)行計(jì)數(shù)，在邏輯和元件141A的輸入端子連接微處理器 IIOA產(chǎn)生的第1、第2異常檢測(cè)信號(hào)ER1、 ER2和監(jiān)視定時(shí)器130產(chǎn)生的復(fù)位 脈沖信號(hào)RS1。將成為驅(qū)動(dòng)停止單元的門電路142連接在微處理器110A產(chǎn)生的負(fù)載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動(dòng)電路元件141之間，負(fù)載供電指令輸出DR2為邏輯電 平"H"時(shí)，激勵(lì)負(fù)載電源繼電器的勵(lì)磁線圈104a，計(jì)數(shù)器電路140A的比較 輸出端子OUT的邏輯電平為"H"時(shí)，使勵(lì)磁線圈104去激勵(lì)。這種異常確定狀態(tài)下，將模式切換指令信號(hào)LPH供給微處理器IIOA。成為寫入禁止/解除單元的邏輯電路150，包含首級(jí)的邏輯積元件151和 邏輯和元件152、以及后級(jí)的邏輯積元件153和邏輯和元件154。輸入到首級(jí)邏輯積元件151的工具連接信號(hào)TOOL是檢測(cè)出連接外部工具 108并且邏輯電平為"H"的信號(hào)，地址信號(hào)A15是訪問存儲(chǔ)單元121的最高 端地址時(shí)邏輯電平為"H"的信號(hào)。此實(shí)施例中，將MRAM120A的半?yún)^(qū)(A15: "H")用作程序存儲(chǔ)區(qū)，其余半?yún)^(qū)(A15二"L")用作數(shù)據(jù)存儲(chǔ)區(qū)。 微處理器110A產(chǎn)生的寫入指令信號(hào)WR是對(duì)存儲(chǔ)單元121指定地址后將發(fā)送到地址總線的數(shù)據(jù)寫入存儲(chǔ)單元121時(shí)邏輯電平為"H"的信號(hào)，并連接到 后級(jí)邏輯積元件153的輸入端子。微處理器UOA產(chǎn)生的寫入糾錯(cuò)指令信號(hào)WRC是打算糾正存儲(chǔ)單元121內(nèi) 的誤碼時(shí)指定差錯(cuò)發(fā)生地址，并將校正數(shù)據(jù)發(fā)送到數(shù)據(jù)總線后使邏輯電平為 "H"的指令信號(hào)，將該指令信號(hào)連接到后級(jí)邏輯和元件154的輸入端子。對(duì)后級(jí)邏輯和元件154的輸入端子輸入后級(jí)邏輯積元件153的連接輸出和 寫入糾錯(cuò)指令信號(hào)WRC，將其邏輯和輸出作為寫入指令輸入WRM供給 MRAM120A。后備存儲(chǔ)器161A存放例如疏散運(yùn)轉(zhuǎn)程序，并在作為存儲(chǔ)單元121 中重要控制程序的疏散運(yùn)轉(zhuǎn)程序發(fā)生異常時(shí)，將后備存儲(chǔ)器161A的內(nèi)容傳送 到存儲(chǔ)單元121。(2)作用動(dòng)作詳細(xì)說明按圖1那樣構(gòu)成的本發(fā)明實(shí)施例裝置1中，將電源開關(guān)102閉路時(shí)，電源 繼電器的輸出接點(diǎn)103b閉路，控制電源單元lll受到外部供電，產(chǎn)生穩(wěn)定的 控制電源電壓Vcc，由復(fù)位脈沖產(chǎn)生電路112A產(chǎn)生的復(fù)位脈沖信號(hào)將微處理 器IIOA和計(jì)數(shù)器電路140A初始化后，微處理器IIOA開始動(dòng)作，使微處理器 110A產(chǎn)生監(jiān)視清零信號(hào)WD1 。對(duì)MRAM120A存放控制程序前的首次供電時(shí)，根據(jù)MRAM120A中預(yù)先存 放的引導(dǎo)程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120A。由外部工具108寫入控制程序時(shí)，工具連接信號(hào)TOOL和最高端 地址信號(hào)A15的邏輯電平均為"H";其結(jié)果，前級(jí)邏輯積元件151和前級(jí)邏 輯和元件152的輸出邏輯為"H"，將微處理器IIOA的寫入指令信號(hào)WR作 為寫入指令輸入WRM通過后級(jí)邏輯積元件153和后級(jí)邏輯和元件154原樣供 給MRAM120A。另一方面，對(duì)MRAM120A存放控制程序后將電源開關(guān)102閉路時(shí)，進(jìn)行微 處理器IIOA和計(jì)數(shù)器電路140A的初始化后，微處理器IIOA開始動(dòng)作，產(chǎn)生 監(jiān)視清零信號(hào)WD1，同時(shí)還產(chǎn)生供電保持指令輸出DR1和負(fù)載供電指令輸出 DR2，激勵(lì)負(fù)載電源繼電器的勵(lì)磁線圈104a。
此狀態(tài)下，工具連接信號(hào)TOOL為邏輯電平"L";其結(jié)果，對(duì)最高端地址信號(hào)A15的邏輯電平均為"H"的程序存儲(chǔ)區(qū)即使寫入指令信號(hào)WR的邏輯電平為"H"，后級(jí)邏輯積元件153的輸出邏輯也為"L"，不將寫入指令信號(hào)WR供給MRAM120A。但是，對(duì)高端地址信號(hào)A15的邏輯電平均為"L"的數(shù)據(jù)存儲(chǔ)區(qū)，首級(jí)邏輯和元件152的輸出邏輯為"H"，所以寫入指令信號(hào)WR有效。 后面闡述的改寫糾錯(cuò)指令信號(hào)WRC與存儲(chǔ)區(qū)無關(guān)，總是有效。 微處理器IIOA對(duì)從模擬傳感器群107得到的模擬信號(hào)的電壓電平、從開關(guān)傳感器群106得到的通斷信號(hào)的動(dòng)作狀態(tài)、以及存放在MRAM120A的存儲(chǔ)單元121的輸入輸出控制程序作出響應(yīng)，進(jìn)行驅(qū)動(dòng)第1、第2電負(fù)載群105a、 105b的控制。微處理器IIOA運(yùn)轉(zhuǎn)中因噪聲誤動(dòng)而第1、第2異常檢測(cè)信號(hào)ER1、 ER2產(chǎn) 生異常檢測(cè)脈沖信號(hào)，或監(jiān)視定時(shí)器130產(chǎn)生復(fù)位脈沖信號(hào)RS1時(shí)，通過邏輯 和元件141A對(duì)計(jì)數(shù)器電路140A的計(jì)數(shù)輸入端子UP供給計(jì)數(shù)輸入信號(hào)，使計(jì) 數(shù)器電路140A對(duì)異常發(fā)生次數(shù)進(jìn)行計(jì)數(shù)，在該次數(shù)超過規(guī)定值時(shí)，計(jì)數(shù)結(jié)束， 使比較輸出端子OUT的邏輯電平為"H"。其結(jié)果，告警顯示器109啟動(dòng)，并由門電路142切斷負(fù)載供電指令輸出DR2， 使負(fù)載電源繼電器的勵(lì)磁線圈104a去激勵(lì)，而且對(duì)微處理器IIOA供給模式切 換指令信號(hào)LPH。因而，微處理器IIOA轉(zhuǎn)移到抑制發(fā)動(dòng)機(jī)轉(zhuǎn)速的疏散運(yùn)轉(zhuǎn)模式。微處理器IIOA運(yùn)轉(zhuǎn)中電源開關(guān)102開路時(shí)，由供電保持指令輸出DR1和 驅(qū)動(dòng)電路元件113A對(duì)勵(lì)磁線圈103a、 104a持續(xù)激勵(lì)，并且微處理器110A執(zhí) 行學(xué)習(xí)存儲(chǔ)信息等的確認(rèn)保存后，自行停止供電保持指令輸出DR1，因而使勵(lì) 磁線圈103a去激勵(lì)。重新接通電源開關(guān)102時(shí)，微處理器IIOA和計(jì)數(shù)器電路140A由復(fù)位脈沖 產(chǎn)生電路112A加以初始化，因此計(jì)數(shù)器電路140A的計(jì)數(shù)結(jié)束為噪聲誤動(dòng)的計(jì) 數(shù)時(shí)，恢復(fù)正常狀態(tài)。但是，因MRAM120A或其它硬件異常而產(chǎn)生第1、第2異常檢測(cè)信號(hào)ER1、 ER2或監(jiān)視定時(shí)器130產(chǎn)生復(fù)位脈沖RS1時(shí)，計(jì)數(shù)器電路140A又對(duì)這些異常 信號(hào)計(jì)數(shù)，并迅速進(jìn)行異常通知、負(fù)載電源繼電器停止等。接著，說明用于說明圖1的裝置的第1異常判斷所涉及的動(dòng)作的流程圖的 圖2。圖2中，工序200是微處理器110A開始進(jìn)行MRAM120A的異常判斷動(dòng) 作的步驟，接著的工序201的步驟根據(jù)后面闡述的工序202中初始標(biāo)記是否置 位判斷是否首次動(dòng)作，如果是首次動(dòng)作，進(jìn)行"是"的判斷后轉(zhuǎn)移到工序202， 不是首次動(dòng)作則進(jìn)行"否"的判斷后，轉(zhuǎn)移到工序203。工序202的步驟將上 述第1、第2差錯(cuò)標(biāo)記產(chǎn)生電路124a、 124b或第1、第2差錯(cuò)寄存器125a、 125b 或第l、第2當(dāng)前值寄存器126a、 126b的內(nèi)容初始化，并使未圖示的初始標(biāo)記 置位。該初始標(biāo)記在接通電源開關(guān)102的時(shí)間點(diǎn)被復(fù)原。工序203的步驟判斷是否讀出第1差錯(cuò)標(biāo)記FL1或第1差錯(cuò)寄存器125a的 內(nèi)容的定時(shí)，如果是讀出時(shí)期，進(jìn)行"是"的判斷后，轉(zhuǎn)移到工序203a，不是 讀出時(shí)期則進(jìn)行"否"的判斷后通過中繼端子4A轉(zhuǎn)移到圖4的工序401。利用 未圖示的定時(shí)器進(jìn)行測(cè)量，判斷是否讀出時(shí)期，按例如約10毫秒(ms)中1次的 比率進(jìn)行"是"的判斷。工序203a的步驟讀出第1差錯(cuò)標(biāo)記FL1或第1差錯(cuò)寄存器125a的內(nèi)容， 蓋寫并保存在后面闡述的暫時(shí)寄存器(未圖示)，并將第l差錯(cuò)標(biāo)記產(chǎn)生電路 124a或第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。接著的工序204a的步驟根據(jù)工序203a讀出的暫對(duì)寄存器的內(nèi)容是否第1 差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第1差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序205a，非發(fā) 生第1差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序211。第1差錯(cuò)是可編碼糾錯(cuò)的差錯(cuò)，在第1差錯(cuò)標(biāo)記FL1的邏輯為正或第1差 錯(cuò)寄存器125a的內(nèi)容為存儲(chǔ)單元121的地址時(shí)，判斷為發(fā)生第1差錯(cuò)。工序205a的步驟對(duì)第1當(dāng)前值寄存器126a加上例如"2"，作為第2增量 值△ 2，接著的工序206a的步驟判斷第1當(dāng)前值寄存器126a的值是否超過正 常側(cè)臨界值(例如"11")，不超過則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序207a，如 果超過就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序209。工序207a的步驟指定發(fā)生差錯(cuò)的地址，并讀出其內(nèi)容，但如果為工序203a
中對(duì)第1差錯(cuò)寄存器125a進(jìn)行讀出的情況，指定并讀出該第1差錯(cuò)寄存器125a 存放的差錯(cuò)發(fā)生地址，如果為工序203a中讀出第1差錯(cuò)標(biāo)記FL1的情況，則 工序207a中首先讀出第l差錯(cuò)寄存器125a的內(nèi)容，接著指定并讀出存放在該 第1差錯(cuò)寄存器125a的差錯(cuò)發(fā)生地址。因而，工序203a中使用第1差錯(cuò)標(biāo)記FL1時(shí)，工序207a工作2次，但如 果是不發(fā)生差錯(cuò)的常規(guī)狀態(tài)，即使不進(jìn)行第1差錯(cuò)寄存器125a的內(nèi)容確認(rèn)，也 能迅速轉(zhuǎn)移到工序211。后續(xù)于工序207a執(zhí)行的工序203b的步驟，讀出第1差錯(cuò)標(biāo)記FL1或第1 差錯(cuò)寄存器125a的內(nèi)容，蓋寫在未圖示的暫時(shí)寄存器上，并使第l存儲(chǔ)標(biāo)記 FL1或第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。接著的工序204b的步驟，根據(jù)工序 203b讀出的暫時(shí)寄存器的內(nèi)容是否第l差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第l差錯(cuò)時(shí)進(jìn)行 "是"的判斷后轉(zhuǎn)移到工序205b，非發(fā)生第1差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移 到工序211。工序205b的步驟，對(duì)第1當(dāng)前值寄存器126a加上例如"4"，作 為第3增量值A(chǔ)3，接著的工序206b的步驟判斷第1當(dāng)前值寄存器126a的值 是否超過正常側(cè)臨界值(例如"11")，不超過則進(jìn)行"否"的判斷后轉(zhuǎn)移到工 序207b，如果超過就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序209。工序207b的步驟指定發(fā)生差錯(cuò)的地址，并讀出其內(nèi)容，但如果為工序203b 中對(duì)第1差錯(cuò)寄存器125a進(jìn)行讀出的情況，就指定并讀出該第1差錯(cuò)寄存器 125a存放的差錯(cuò)發(fā)生地址，如果為工序203b中讀出第1差錯(cuò)標(biāo)記FL1的情況， 則工序207b中首先讀出第1差錯(cuò)寄存器125a的內(nèi)容，接著指定并讀出存放在 該第1差錯(cuò)寄存器125a的差錯(cuò)發(fā)生地址。接著的工序208的步驟通過帶糾錯(cuò)碼的寫入電路122，修復(fù)工序207b讀出 的譯碼數(shù)據(jù)。接著的工序207c的步驟通過譯碼讀出電路123，讀出修復(fù)寫入數(shù)據(jù)。工序 207c后，返回工序203b，進(jìn)行是否發(fā)生差錯(cuò)的讀出。作為工序208的修復(fù)寫入結(jié)果，工序204b的判斷為"否"，并繼續(xù)發(fā)生差 錯(cuò)，則轉(zhuǎn)移到工序211，但如果仍然發(fā)生第1差錯(cuò)就重復(fù)工序205b的加增量值 △ 3，并利用后續(xù)的工序206b作超過判斷后，轉(zhuǎn)移到工序209。
工序206a、 206b的判斷為超過上限時(shí)執(zhí)行的工序209中，產(chǎn)生第1異常檢 測(cè)信號(hào)ER1，并使第1差錯(cuò)標(biāo)記FL1和第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原，將 第1當(dāng)前值寄存器126a的值初始化為例如"9"后，經(jīng)中繼端子3A轉(zhuǎn)移到圖3 的工序303a。工序塊210a是包含工序204a、 205a、 206a的成為第1零星發(fā)生異常判斷單 元的工序群，工序塊210b是包含工序204b、 205b、 206b的成為第1重復(fù)異常 判斷單元的工序群。再者，工序塊210a根據(jù)非特定多個(gè)地址中發(fā)生的第l差錯(cuò)，對(duì)第l當(dāng)前值 寄存器126a加上第2增量值A(chǔ)2，而工序塊210b根據(jù)對(duì)工序207a或工序207c 指定的正在發(fā)生異常的特定地址的重新確認(rèn)動(dòng)作，加上第3增量值A(chǔ)3。工序204a、 204b的判斷為"否"并且不發(fā)生第1差錯(cuò)時(shí)執(zhí)行的工序211的 步驟判斷第1當(dāng)前值寄存器126a的值是否為例如正常側(cè)臨界值"0"，如果不 為"0"就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序212，為"0"則進(jìn)行"是"的判斷 后，經(jīng)中繼端子3A轉(zhuǎn)移到圖3的工序303a。工序212的步驟從第1當(dāng)前值寄 存器126a減去例如"l"，當(dāng)作增量值A(chǔ)1。后續(xù)于工序212，通過中繼端子3A 轉(zhuǎn)移到圖3的工序303a。概括說明上述流程圖。工序205a、 212相當(dāng)于第1累計(jì)單元，該第1累計(jì) 單元205a、 212對(duì)發(fā)生第l差錯(cuò)作出響應(yīng)，對(duì)第1當(dāng)前值寄存器126a加上(或 減去)第2增量值A(chǔ)2，將第1差錯(cuò)寄存器125a和第1差錯(cuò)標(biāo)記FL1復(fù)原、并且 如果發(fā)生第1差錯(cuò)就進(jìn)行對(duì)第1當(dāng)前值寄存器126a的加減校正，以便減去(或 加上)第1增量值A(chǔ)1，使其相互抵消。所述第1差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，作 為使規(guī)定的正常側(cè)臨界值中所述第1增量值A(chǔ)1的加減校正停止的單元，附圖 的實(shí)施例當(dāng)作按發(fā)生差錯(cuò)進(jìn)行相加作說明。再者，作為實(shí)際狀態(tài)，第l差錯(cuò)寄存器125a和第l差錯(cuò)標(biāo)記FLl，在上述 暫時(shí)寄存器存放的工序203a中得到復(fù)原。也可使對(duì)第1當(dāng)前值寄存器126a的加減運(yùn)算方向相反，將當(dāng)前值的異常側(cè) 下限值取為"0"，正常側(cè)上限值取為"11"，并且發(fā)生第l差錯(cuò)時(shí)減去第2 增量值A(chǔ)2，正常時(shí)加上第1增量值A(chǔ)1。
工序206a相當(dāng)于第1零星發(fā)生異常檢測(cè)單元，該第l零星發(fā)生異常檢測(cè)單 元206a根據(jù)第l、第2增量值A(chǔ)1、 A2的累計(jì)，在第1當(dāng)前值寄存器126a的 值為規(guī)定的異常側(cè)臨界值的范疇外時(shí)，產(chǎn)生第1異常檢測(cè)信號(hào)ER1。第2增量 值A(chǔ)2的值大于第1增量值A(chǔ)1的值，而且將其設(shè)定成小于作為所述異常側(cè)臨 界值與正常側(cè)臨界值之差的容許累計(jì)值的值。所以，因噪聲誤動(dòng)而零星發(fā)生第1差錯(cuò)時(shí)，不使第1異常檢測(cè)信號(hào)ER1立 即產(chǎn)生，而在因硬件異常而連續(xù)發(fā)生第1差錯(cuò)時(shí)，迅速產(chǎn)生第1異常檢測(cè)信號(hào) ER1。工序塊210a為包含第1累計(jì)單元205a和第1零星發(fā)生異常檢測(cè)單元206a 的第l零星發(fā)生異常判斷單元。工序203b相當(dāng)于第1確認(rèn)讀出單元，該第1確認(rèn)讀出單元203b對(duì)第1差 錯(cuò)寄存器125a存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將該第1差錯(cuò)數(shù)據(jù)復(fù)原(利用工序 203a)后，再次訪問差錯(cuò)發(fā)生地址(利用工序207a)，再次讀出并確認(rèn)第1差錯(cuò)寄 存器125a的內(nèi)容。工序208相當(dāng)于糾錯(cuò)寫入單元，該糾錯(cuò)寫入單元208為修復(fù)寫入單元，對(duì) 作為第l確認(rèn)讀出單元203b的讀出結(jié)果，仍然在第l差錯(cuò)寄存器125a存放第 1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將通過譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保存數(shù) 據(jù)經(jīng)帶糾錯(cuò)碼的寫入電路122，蓋寫在MRAM120A的差錯(cuò)發(fā)生地址上加以保 存。工序205b、 212相當(dāng)于第1累計(jì)單元，該第1累計(jì)單元205b在第1確認(rèn)讀 出單元203b進(jìn)行讀出確認(rèn)時(shí)或糾錯(cuò)寫入單元208進(jìn)行糾錯(cuò)寫入后的讀出確認(rèn) 中，發(fā)生再次發(fā)生第1差錯(cuò)的重復(fù)異常時(shí)，對(duì)第1當(dāng)前值寄存器126a加上或減 去大于等于第2增量值A(chǔ)2的值，即第3增量值A(chǔ)3。工序206b相當(dāng)于第1重復(fù)異常檢測(cè)單元，該第1重復(fù)異常檢測(cè)單元206b 根據(jù)第1、第3增量值A(chǔ)1、 A3的累計(jì)，在第1當(dāng)前值寄存器126a的值為規(guī)定 的異常側(cè)臨界值的范疇外時(shí)，產(chǎn)生第1異常檢測(cè)信號(hào)ER1。將第3增量值A(chǔ)3 設(shè)定成小于作為所述異常側(cè)臨界值與正常側(cè)臨界值之差的容許累計(jì)值。結(jié)構(gòu)上做成包含第1累計(jì)單元205b和第1重復(fù)異常檢測(cè)單元206b的工序
塊210b相當(dāng)于第1重復(fù)異常判斷單元，該第l重復(fù)異常檢測(cè)單元210b在第1 確認(rèn)讀出單元203b進(jìn)行讀出確認(rèn)時(shí)或糾錯(cuò)寫入單元208進(jìn)行糾錯(cuò)寫入后的讀 出確認(rèn)中，第l差錯(cuò)寄存器125a的內(nèi)容再次包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同 一地址的存儲(chǔ)器內(nèi)容連續(xù)異常。但是，以上說明的實(shí)施例的情況下，設(shè)定成進(jìn)行多次確認(rèn)讀出和糾錯(cuò)寫入 時(shí)發(fā)生第1異常檢測(cè)信號(hào)ER1，倘若將第3增量值A(chǔ)3設(shè)定得大，則能立即產(chǎn) 生第1異常檢測(cè)信號(hào)ER1。接著，說明用于說明圖1的裝置的第2異常判斷所涉及的動(dòng)作的流程圖的 圖3。圖3中，后續(xù)于上述工序209、 211、 212執(zhí)行的工序303a的步驟讀出第2 差錯(cuò)標(biāo)記FL2或第2差錯(cuò)寄存器125b的內(nèi)容，存放到未圖示的暫時(shí)寄存器， 并使第2差錯(cuò)標(biāo)記FL2或第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。后續(xù)的工序304a 的步驟根據(jù)工序303a中讀出的暫時(shí)寄存器的內(nèi)容是否第2差錯(cuò)發(fā)生狀態(tài)，在發(fā) 生第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序305a，不發(fā)生第2差錯(cuò)時(shí)進(jìn)行"否" 的判斷后轉(zhuǎn)移到工序311。第2差錯(cuò)是不可編碼糾錯(cuò)的差錯(cuò)，在第2差錯(cuò)標(biāo)記FL2的邏輯為正或第2 差錯(cuò)寄存器125b的內(nèi)容為存儲(chǔ)單元121的地址時(shí)，判斷為發(fā)生第2差錯(cuò)。工序305a的步驟對(duì)第2當(dāng)前值寄存器126b加上例如"3"，作為第5增量 值A(chǔ)5，接著的工序306a的步驟判斷第2當(dāng)前值寄存器126b的值是—否超過正 常側(cè)臨界值(例如"11")，不超過則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序307a，如 果超過就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序309a。工序309a的步驟產(chǎn)生第2異常檢測(cè)信號(hào)ER2，并將第2差錯(cuò)標(biāo)記FL2和第 2差錯(cuò)寄存器125b的內(nèi)容復(fù)原，將第2當(dāng)前值寄存器126b的當(dāng)前值初始化為 "9"后，通過中繼端子4A轉(zhuǎn)移到圖4的工序塊401a。工序307a的步驟指定發(fā)生差錯(cuò)的地址，并讀出其內(nèi)容，但如果為工序303a 中對(duì)第2差錯(cuò)寄存器125b進(jìn)行讀出的情況，就指定并讀出該第2差錯(cuò)寄存器 125b存放的差錯(cuò)發(fā)生地址，如果為工序303a中讀出第2差錯(cuò)標(biāo)記FL2的情況， 則工序307a中首先讀出第2差錯(cuò)寄存器125b的內(nèi)容，接著指定并讀出存放在 該第2差錯(cuò)寄存器125b的差錯(cuò)發(fā)生地址。因而，工序303a中使用第2差錯(cuò)標(biāo)記FL2時(shí)，工序307a工作2次，但如 果是不發(fā)生差錯(cuò)的常規(guī)狀態(tài)，即使不進(jìn)行第2差錯(cuò)寄存器125b的內(nèi)容確認(rèn)， 也能迅速轉(zhuǎn)移到工序311。后續(xù)于工序307a執(zhí)行的工序303b的步驟讀出第2差錯(cuò)標(biāo)記FL2或第2差 錯(cuò)寄存器125b的內(nèi)容，存放到未圖示的暫時(shí)寄存器上，并使第2存儲(chǔ)標(biāo)記FL2 或第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。接著的工序304b的步驟根據(jù)工序303b 讀出的暫時(shí)寄存器的內(nèi)容是否第2差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是" 的判斷后轉(zhuǎn)移到工序305b，非發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序 311。工序305b的步驟對(duì)第2當(dāng)前值寄存器126b加上例如"6"，作為第6增量 值A(chǔ)6，接著的工序306b的步驟判斷第2當(dāng)前值寄存器126b的值是否超過正 常側(cè)臨界值、例如"11"，不超過則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序303b，如 果超過就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序209b。工序309b的步驟產(chǎn)生第2異常檢測(cè)信號(hào)ER2，并將第2差錯(cuò)標(biāo)記FL2和第 2差錯(cuò)寄存器125b的內(nèi)容復(fù)原，將第2當(dāng)前值寄存器126b的當(dāng)前值初始化為 "9"后，通過中繼端子4A轉(zhuǎn)移到圖4的工序塊401。工序塊320a是包含工序304a、 305a、 306a的成為第2零星發(fā)生異常判斷單 元的工序群，工序塊320b是包含工序304b、 305b、 306b的成為第2重復(fù)異常 判斷單元的工序群。再者，工序塊320a根據(jù)非特定多個(gè)地址中發(fā)生的第2差錯(cuò)，對(duì)第2當(dāng)前值 寄存器126b加上第5增量值A(chǔ)5，而工序塊320b利用對(duì)工序307a指定的正在 發(fā)生異常的特定地址的重新確認(rèn)動(dòng)作，加上第6增量值A(chǔ)6。工序304a、 304b的判斷為"否"并且不發(fā)生第2差錯(cuò)時(shí)執(zhí)行的工序311的 步驟判斷第2當(dāng)前值寄存器126b的值是否為例如正常側(cè)臨界值"0"，如果不 為"0"就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序312，為"0"則進(jìn)行"是"的判斷 后，經(jīng)中繼端子4A轉(zhuǎn)移到圖4的工序401。工序312的步驟從第2當(dāng)前值寄存器126b減去例如"1"，當(dāng)作增量值A(chǔ)4。
后續(xù)于工序312，通過中繼端子4A轉(zhuǎn)移到圖4的工序401。概括說明上述流程圖。工序305a、 312相當(dāng)于第2累計(jì)單元，該第2累計(jì) 單元305a、 312對(duì)發(fā)生第2差錯(cuò)作出響應(yīng)，對(duì)第2當(dāng)前值寄存器126b加上(或 減去)第5增量值A(chǔ)5，將第2差錯(cuò)寄存器125b和第2差錯(cuò)標(biāo)記FL2復(fù)原，并 且如果發(fā)生第2差錯(cuò)，就進(jìn)行對(duì)第2當(dāng)前值寄存器126b的加減校正，以便減 去(或加上)第4增量值A(chǔ)4，使其相互抵消。所述第2差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)， 作為使規(guī)定的正常側(cè)臨界值中所述第4增量值A(chǔ)4的加減校正停止的單元，附 圖的實(shí)施例當(dāng)作按發(fā)生差錯(cuò)進(jìn)行相加作說明。然而，可使對(duì)第2當(dāng)前值寄存器126b的加減運(yùn)算方向相反，將當(dāng)前值的異 常側(cè)下限值取為"0"，正常側(cè)上限值取為"11",并且發(fā)生第2差錯(cuò)時(shí)減去 第5增量值A(chǔ)5，正常時(shí)加上第4增量值A(chǔ)4。工序306a相當(dāng)于第2零星發(fā)生異常檢測(cè)單元，該第2零星發(fā)生異常檢測(cè)單 元306a根據(jù)第4、第5增量值A(chǔ)4、 A5的累計(jì)，在第2當(dāng)前值寄存器126b的 值為規(guī)定的異常側(cè)臨界值的范疇外時(shí)，產(chǎn)生第2異常檢測(cè)信號(hào)ER2。第5增量 值A(chǔ)5的值大于第4增量值A(chǔ)4的值，而且將其設(shè)定成小于作為所述異常側(cè)臨 界值與正常側(cè)臨界值之差的容許累計(jì)值。所以，因噪聲誤動(dòng)而零星發(fā)生第2差錯(cuò)時(shí)，不使第2異常檢測(cè)信號(hào)ER2立 即產(chǎn)生，而在因硬件異常而連續(xù)發(fā)生第2差錯(cuò)時(shí)，迅速產(chǎn)生第2異常檢測(cè)信號(hào) ER2。工序塊320a為包含第1累計(jì)單元305a和第1零星發(fā)生異常檢測(cè)單元306a 的第2零星發(fā)生異常判斷單元。工序303b相當(dāng)于第2確認(rèn)讀出單元，該第2確認(rèn)讀出單元303b對(duì)第2差 錯(cuò)寄存器125b存放第2差錯(cuò)數(shù)據(jù)作出響應(yīng)，將該第2差錯(cuò)數(shù)據(jù)復(fù)原(利用工序 303a)后，再次訪問差錯(cuò)發(fā)生地址(利用工序307a)，再次讀出并確認(rèn)第2差錯(cuò)寄 存器125b的內(nèi)容。工序305b、 312相當(dāng)于第2累計(jì)單元，該第2累計(jì)單元305b在第2確認(rèn)讀 出單元303b進(jìn)行讀出確認(rèn)時(shí)或發(fā)生再次發(fā)生第1差錯(cuò)的重復(fù)異常時(shí)，對(duì)第2 當(dāng)前值寄存器126b加上或減去大于等于第5增量值A(chǔ)5的值，即第6增量值△ 6。工序306b相當(dāng)于第2重復(fù)異常檢測(cè)單元，該第2重復(fù)異常檢測(cè)單元306b 根據(jù)第4、第6增量值A(chǔ)4、 A6的累計(jì)，在第2當(dāng)前值寄存器126b的值為規(guī) 定的異常側(cè)臨界值的范疇外時(shí)，產(chǎn)生第2異常檢測(cè)信號(hào)ER2。將第6增量值A(chǔ) 6設(shè)定為小于作為所述異常側(cè)臨界值與正常側(cè)臨界值之差的容許累計(jì)值。結(jié)構(gòu)上做成包含第2累計(jì)單元305b和第2重復(fù)異常檢測(cè)單元306b的工序 塊320b相當(dāng)于第2重復(fù)異常判斷單元，該第2重復(fù)異常檢測(cè)單元320b在第2 確認(rèn)讀出單元303b進(jìn)行讀出確認(rèn)時(shí)，第2差錯(cuò)寄存器125b的內(nèi)容再次包含相 同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的存儲(chǔ)器內(nèi)容連續(xù)異常。但是，以上說明的實(shí)施例的情況下，設(shè)定成進(jìn)行多次確認(rèn)讀出和糾錯(cuò)寫入 時(shí)發(fā)生第2異常檢測(cè)信號(hào)ER2，倘若將第6增量值A(chǔ)6設(shè)定得大，則能立即產(chǎn) 生第2異常檢測(cè)信號(hào)ER2。接著，說明用于說明圖1的裝置的檢查動(dòng)作所涉及的動(dòng)作的流程圖的圖4。圖4中，后續(xù)于上述工序203、 309a、 30%、 311、 312執(zhí)行的工序塊401 是工序群，其中判斷是否異常檢查時(shí)期，不是異常檢查時(shí)期則進(jìn)行"否"的判 斷后轉(zhuǎn)移到動(dòng)作結(jié)束工序420，是異常檢査時(shí)期就選擇異常檢查區(qū)后轉(zhuǎn)移到工 序402。工序塊401中，工序440的步驟判斷是否緊接在將電源開關(guān)102閉路之后， 如果是從斷變化到通之后，進(jìn)行"是"的判斷后轉(zhuǎn)移到工序411;如果已閉路 或已開路就轉(zhuǎn)移到工序442。工序441的步驟選擇成為檢查運(yùn)轉(zhuǎn)啟動(dòng)的對(duì)象的 特定檢査區(qū)。該特定檢查區(qū)選擇安全上重要的程序區(qū)，例如疏散運(yùn)轉(zhuǎn)控制程序。工序442的步驟判斷電源開關(guān)102是否閉路，閉路則進(jìn)行"是"的判斷后 轉(zhuǎn)移到工序443，非閉路就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序444。工序442進(jìn) 行"否"的判斷的狀態(tài)是將暫時(shí)閉路的電源開關(guān)103開路并由延遲恢復(fù)開關(guān)元 件103b持續(xù)供電的狀態(tài)。工序443的步驟判斷是否定期檢查時(shí)期，如果是定期檢査時(shí)期就進(jìn)行"是" 的判斷后轉(zhuǎn)移到工序444，不是定期檢査時(shí)期則進(jìn)行"否"的判斷后轉(zhuǎn)移到動(dòng) 作結(jié)束工序420。該工序443實(shí)質(zhì)上定期地進(jìn)行"是"的判斷。
工序444的步驟選擇并更新成為定期檢査或停止前檢查的對(duì)象的劃分檢查區(qū)，其中在定期檢査時(shí)，根據(jù)后面闡述的工序426進(jìn)行區(qū)域更新完的判斷，轉(zhuǎn) 移到動(dòng)作結(jié)束工序420 —下，并且在又激活動(dòng)作啟動(dòng)工序200后的工序444中， 更新并選擇劃分成多個(gè)的劃分檢査區(qū)。將電源開關(guān)102開路的停止前檢査的情況下，根據(jù)后面闡述的工序426進(jìn) 行區(qū)域更新未完的判斷，通過中繼端子4B返回工序444，繼續(xù)更新并選擇劃分 成多個(gè)的劃分檢查區(qū)。工序441或工序444后接著執(zhí)行的工序402的步驟，在成為檢査對(duì)象的 MRAM120A的地址區(qū)，指定存儲(chǔ)單元121的地址，試讀出存儲(chǔ)內(nèi)容。后續(xù)的工序403a的步驟讀出第2差錯(cuò)標(biāo)記FL2或第2差錯(cuò)寄存器125b的 內(nèi)容，存放到未圖示的暫時(shí)寄存器，并將第2差錯(cuò)標(biāo)記FL2或第2差錯(cuò)寄存器 125b的內(nèi)容復(fù)原。后續(xù)的工序404a的步驟根據(jù)工序403a讀出的暫時(shí)寄存器的 內(nèi)容是否發(fā)生第2差錯(cuò)的狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到 工序407a，如果未發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序413a。工序407a的步驟指定差錯(cuò)發(fā)生地址，并讀出其內(nèi)容；但工序403a中對(duì)第2 差錯(cuò)寄存器125b進(jìn)行讀出時(shí)，指定該第2差錯(cuò)寄存器125b存放的差錯(cuò)發(fā)生地 址并進(jìn)行讀出，而工序403a中讀出第2差錯(cuò)標(biāo)記FL2時(shí)，在工序407a首先讀 出第2差錯(cuò)寄存器125b的內(nèi)容，接著指定并讀出存放在該第2差錯(cuò)寄存器125b 的差錯(cuò)發(fā)生地址。因而，工序403a中使用第2差錯(cuò)標(biāo)記FL2時(shí)，工序407a工作2次，但如 果是不發(fā)生差錯(cuò)的常規(guī)狀態(tài)，即使不進(jìn)行第2差錯(cuò)寄存器125b的內(nèi)容確認(rèn)， 也能迅速轉(zhuǎn)移到工序413a。后續(xù)于工序407a執(zhí)行的工序403b的步驟讀出第2差錯(cuò)標(biāo)記FL2或第2差 錯(cuò)寄存器125b的內(nèi)容，存放到未圖示的暫時(shí)寄存器，并將第2存儲(chǔ)標(biāo)記FL2 或第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。接著的工序404b的步驟根據(jù)工序403b 讀出的暫時(shí)寄存器的內(nèi)容是否第2差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是" 的判斷后轉(zhuǎn)移到工序427，非發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序 413a。
工序413a的步驟讀出第1差錯(cuò)標(biāo)記FL1或第1差錯(cuò)寄存器125a的內(nèi)容， 蓋寫并保存在后寫優(yōu)先的暫時(shí)寄存器(未圖示)，并將第1差錯(cuò)標(biāo)記FL1或第1 差錯(cuò)寄存器125a的內(nèi)容復(fù)原。后續(xù)的工序414a的步驟根據(jù)工序413a讀出的暫時(shí)寄存器的內(nèi)容是否發(fā)生 第1差錯(cuò)的狀態(tài)，在發(fā)生第1差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序417a，如 果未發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序422。工序417a的步驟指定差錯(cuò)發(fā)生地址，并讀出其內(nèi)容；但工序413a中對(duì)第l 差錯(cuò)寄存器125a進(jìn)行讀出時(shí)，指定該第1差錯(cuò)寄存器125a存放的差錯(cuò)發(fā)生地 址并進(jìn)行讀出，而工序413a中讀出第1差錯(cuò)標(biāo)記FL1時(shí)，在工序417a首先讀 出第1差錯(cuò)寄存器125a的內(nèi)容，接著指定并讀出存放在該第1差錯(cuò)寄存器125a 的差錯(cuò)發(fā)生地址。后續(xù)的工序413b的步驟讀出第1差錯(cuò)標(biāo)記FL1或第1差錯(cuò)寄存器125a的 內(nèi)容，蓋寫并保存在未圖示的后寫優(yōu)先的暫時(shí)寄存器，并使第1差錯(cuò)標(biāo)記FL1 或第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。后續(xù)的工序414b的步驟根據(jù)工序413b讀出的暫時(shí)寄存器的內(nèi)容是否發(fā)生 第1差錯(cuò)的狀態(tài)，在發(fā)生第1差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序421，如 果未發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序422。工序421的步驟判斷下一工序418是否執(zhí)行正常數(shù)據(jù)的糾錯(cuò)寫入，如果未 糾錯(cuò)寫入就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序418，已糾錯(cuò)寫入則進(jìn)行"是"的 判斷后轉(zhuǎn)移到工序429。工序418的步驟將工序417a中讀出的譯碼數(shù)據(jù)通過帶糾錯(cuò)碼的寫入電路 122進(jìn)行修復(fù)寫入；該工序418后，接著返回工序423b，并由工序414b判斷 是否進(jìn)行正常寫入。工序422的步驟判斷成為這次的檢査對(duì)象的區(qū)域的檢査是否完成，如果未 完成就進(jìn)行"否"的判斷后返回工序402并更新檢查地址，如果檢査完則進(jìn)行 "是"的判斷后轉(zhuǎn)移到工序423。工序423的步驟對(duì)為和數(shù)校驗(yàn)、或CRC校驗(yàn)而分組的多個(gè)檢查區(qū)設(shè)定校驗(yàn) 哪個(gè)區(qū)；該檢査區(qū)可以是例如與工序441或工序444選擇的檢查區(qū)相同的區(qū)或 進(jìn)一步細(xì)分的區(qū)。后續(xù)的工序424的步驟對(duì)工序423中設(shè)定的檢查區(qū)進(jìn)行和數(shù)校驗(yàn)、或CRC 校驗(yàn)。后續(xù)的工序425的步驟根據(jù)該工序424的校驗(yàn)結(jié)果是否正常，如果正常 就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序426，不正常則進(jìn)行"否"的判斷后轉(zhuǎn)移到 工序429。工序426中，在將電源開關(guān)102閉路的定期檢查時(shí)進(jìn)行"是"的判斷，在 將電源開關(guān)102開路的停止前檢査時(shí)，首先進(jìn)行"否"的判斷，并返回工序444， 重復(fù)進(jìn)行多個(gè)檢査區(qū)的檢查后，如果完成全部劃分檢査區(qū)的檢查，則進(jìn)行"是" 的判斷并轉(zhuǎn)移到動(dòng)作結(jié)束工序420。在工序404b判斷為發(fā)生第2差錯(cuò)時(shí)執(zhí)行的工序427的步驟，從后備存儲(chǔ)器 161A與差錯(cuò)發(fā)生地址對(duì)應(yīng)地讀出數(shù)據(jù)，傳送并寫入到MRAM120A。后續(xù)的工序428的步驟判斷后續(xù)427的傳送寫入是否首次寫入，是首次寫 入時(shí)進(jìn)行"是"的判斷后返回工序404a，檢査是否正確進(jìn)行傳送寫入；不是首 次寫入時(shí)進(jìn)行"否"的判斷后轉(zhuǎn)移到工序429。工序429中，產(chǎn)生異常檢測(cè)信號(hào)ER1、 ER2，使圖2的工序202中置位的初 始標(biāo)記復(fù)原，而且使MRAM120A內(nèi)的差錯(cuò)寄存器或差錯(cuò)標(biāo)記復(fù)原后轉(zhuǎn)移到工 序426。動(dòng)作結(jié)束工序420中，微處理器110A執(zhí)行其它控制動(dòng)作后，實(shí)質(zhì)上定期地 轉(zhuǎn)移到圖2的動(dòng)作開始工序200，但將電源開關(guān)102開路時(shí)，將微處理器110A 停止，使電源繼電器103a去激勵(lì)，并切斷供電電路。概括說明上述流程圖。工序403b相當(dāng)于第2確認(rèn)讀出單元，該第2確認(rèn)讀 出單元403b對(duì)第2差錯(cuò)寄存器125b存放第2差錯(cuò)數(shù)據(jù)作出響應(yīng)(利用工序404a 的判斷)，將該第2差錯(cuò)數(shù)據(jù)復(fù)原(利用在工序403a讀出后復(fù)原)后，再次訪問差 錯(cuò)發(fā)生地址(利用工序407a)，再次讀出并確認(rèn)第2差錯(cuò)寄存器125b的內(nèi)容。包含工序407a、 403b、 404b的工序塊432相當(dāng)于第2重復(fù)異常判斷單元， 該第2重復(fù)異常判斷單元432在第2確認(rèn)讀出單元403b進(jìn)行確認(rèn)讀出時(shí)，第2 差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一地址的存 儲(chǔ)內(nèi)容連續(xù)異常。
工序413b相當(dāng)于第1確認(rèn)讀出單元，該第1確認(rèn)讀出單元413b對(duì)第1差 錯(cuò)寄存器125a存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)(利用工序414a的判斷)，將該第2 差錯(cuò)數(shù)據(jù)復(fù)原(利用在工序413a讀出后復(fù)原)后，再次訪問差錯(cuò)發(fā)生地址(利用工 序417a)，再次讀出并確認(rèn)第1差錯(cuò)寄存器125a的內(nèi)容。包含工序414a、 421的工序塊431相當(dāng)于第l重復(fù)異常判斷單元，該第1 重復(fù)異常判斷單元431在第l確認(rèn)讀出單元413b進(jìn)行確認(rèn)讀出時(shí)，第l差錯(cuò) 寄存器125a的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一地址的存儲(chǔ)內(nèi)容 連續(xù)異常。工序418相當(dāng)于糾錯(cuò)寫入單元，該糾錯(cuò)寫入單元418對(duì)作為第1確認(rèn)讀出 單元413b的讀出結(jié)果在第1差錯(cuò)寄存器125a仍然存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)， 將通過譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯(cuò)碼的寫 入電路122蓋寫并保存在MRAM120A的差錯(cuò)發(fā)生地址上。工序427相當(dāng)于糾錯(cuò)傳送單元，該糾錯(cuò)傳送單元427對(duì)重復(fù)異常判斷單元 432進(jìn)行異常判斷作出響應(yīng)，將后備存儲(chǔ)器161A存放的疏散運(yùn)轉(zhuǎn)程序通過所述 帶糾錯(cuò)碼的寫入電路122蓋寫并保存在MRAM120A的差錯(cuò)發(fā)生地址上。包含工序423、 424、 425的工序塊433相當(dāng)于第3異常判斷單元，該第3 異常判斷單元433依次讀出MRAM120A所特定區(qū)間區(qū)域的保存數(shù)據(jù)，利用涉 及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否有誤碼。包含工序440至工序444的工序塊401相當(dāng)于檢查時(shí)期判斷單元，該檢查 時(shí)期判斷單元401選擇運(yùn)轉(zhuǎn)啟動(dòng)檢査單元或定期檢査單元或停止前檢査單元。再者，運(yùn)轉(zhuǎn)啟動(dòng)校正單元是特定檢査單元，在接通電源開關(guān)102后，對(duì) MRAM120A保存的特定區(qū)域的主要數(shù)據(jù)利用重復(fù)異常判斷單元431、 432或第 3異常判斷單元433檢査是否有誤碼。定期檢査單元是劃分更新檢査單元，在連續(xù)接通電源開關(guān)102的狀態(tài)下， 將MRAM120A保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各劃分?jǐn)?shù)據(jù)利用重復(fù)異常判斷單 元431、 432或第3異常判斷單元433依次檢查是否有誤碼。停止前檢查單元是成批檢查單元，在切斷電源后的延遲恢復(fù)開關(guān)元件103b 閉路期間，對(duì)MRAM120A保存的全部數(shù)據(jù)利用重復(fù)異常判斷單元431、 432和
第3異常判斷單元433檢查是否有誤碼。 (3)其它實(shí)施方式的說明按圖l那樣構(gòu)成的本發(fā)明實(shí)施例裝置l中，將MRAM120A當(dāng)作具有第1、 第2差錯(cuò)寄存器125a、 125b和第l、第2差錯(cuò)標(biāo)記產(chǎn)生電路124a、 124b的存 儲(chǔ)器進(jìn)行了說明，但作為本發(fā)明的基本主旨，至少具有第l、第2差錯(cuò)寄存器 125a、 125b的任一方就可以。例如，第2差錯(cuò)標(biāo)記產(chǎn)生電路124b和第2差錯(cuò)寄存器125b非同時(shí)存在時(shí)， 可刪除整個(gè)圖3和圖4中的工序404a、 407a、 403b、 404b、 427、 428。反之，第1差錯(cuò)標(biāo)記產(chǎn)生電路124a和第1差錯(cuò)寄存器125a非同時(shí)存在時(shí)， 可刪除圖2的工序203a至工序212和圖4中的工序413a至工序418，并且在 工序404b的判斷為"否"時(shí)轉(zhuǎn)移到工序422。再者，第2差錯(cuò)標(biāo)記產(chǎn)生電路124b和第2差錯(cuò)寄存器125b非同時(shí)存在時(shí)， 產(chǎn)生不能檢測(cè)出不可糾錯(cuò)的差錯(cuò)的安全方面的問題，但其代替單元為第3異常 判斷單元。作為第3異常判斷單元采用和數(shù)校驗(yàn)方式時(shí)，MRAM120A的多個(gè)劃分區(qū)的 各區(qū)算出各地址存放的多個(gè)數(shù)據(jù)的總和值的補(bǔ)數(shù)值。預(yù)先存放在MRAM120A， 在檢查時(shí)間點(diǎn)如果包含所述補(bǔ)數(shù)值的多個(gè)數(shù)據(jù)的總和值為零，判斷為正常。作為第3異常判斷單元433采用稱為循環(huán)冗余檢查的CRC校驗(yàn)(Cyclic Redundancy Check)時(shí)，添加將檢查區(qū)的全部數(shù)據(jù)作為高次多項(xiàng)式除以規(guī)定的 生成多項(xiàng)式后得到的余數(shù)，檢查時(shí)間點(diǎn)上除以同樣的生成多項(xiàng)式后，余數(shù)為零， 則判斷為正常。倘若具有第2差錯(cuò)寄存器125b和第3異常判斷單元433兩者，則能設(shè)置圖 13中在后面闡述的異常糾錯(cuò)寫入單元1327。而且，能將第l、第2當(dāng)前值寄存器126a、 126b如圖5的實(shí)施例中說明的 那樣做成共用當(dāng)前值寄存器126。還可將計(jì)數(shù)器電路140A所示的異常發(fā)生存儲(chǔ)單元改成圖9所示的觸發(fā)器電 路140C?？扇鐖D5所示那樣使用監(jiān)視定時(shí)器130產(chǎn)生的輸出允許信號(hào)OUTE，以代替 用于電源繼電器103a自保持的供電保持指令輸出DR1。構(gòu)成將第l、第2差錯(cuò)標(biāo)記FL1、 FL2連接到微處理器110A的常規(guī)輸入端 子，并實(shí)質(zhì)上定期地監(jiān)視其工作狀態(tài)，但也能將各標(biāo)記信號(hào)連接到微處理器 110A的中斷輸入端子，按較高的頻度監(jiān)視各標(biāo)記信號(hào)，并至少進(jìn)行對(duì)第l、第 2當(dāng)前值寄存器126a、 126b的加法運(yùn)算或減法運(yùn)算。實(shí)施方式1和其它各實(shí)施方式中，可做成MRAM內(nèi)的差錯(cuò)寄存器包含多級(jí) 移位寄存器，并且每次發(fā)生新差錯(cuò)就使舊差錯(cuò)移動(dòng)并最終溢出后消失的形態(tài)。還可在微處理器讀出差錯(cuò)寄存器內(nèi)容的時(shí)間點(diǎn)，將該讀出的差錯(cuò)數(shù)據(jù)傳送 并保存到MRAM其它地址區(qū)作為用于產(chǎn)生發(fā)生異常的履歷信息有效使用。實(shí)施方式l和其它各實(shí)施例中，使用能自由進(jìn)行讀寫的數(shù)據(jù)存儲(chǔ)區(qū)，存放 第1差錯(cuò)或第2差錯(cuò)的類別或差錯(cuò)發(fā)生地址和差錯(cuò)發(fā)生次數(shù)累計(jì)值等發(fā)生異常 的履歷信息。但是，外部工具操作維修作業(yè)中必須輸入特定通行字才能使履歷信息初始 化，以免不小心丟失貴重的履歷信息。 (4)實(shí)施方式1的要點(diǎn)和特征本發(fā)明實(shí)施方式1的電子控制裝置100A，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對(duì)電負(fù)載群105a、 105b進(jìn)行驅(qū)動(dòng)控制的微 處理器IIOA，從外部工具108對(duì)與該微處理器協(xié)同工作的非易失性程序存儲(chǔ)器 120A傳送并寫入含控制常數(shù)的控制程序。所述微處理器110A根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)120A中存放的控制程 序進(jìn)行工作，并且將該MRAM劃分成在從所述外部工具108傳送并寫入后以 所述微處理器IIOA運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ) 區(qū)和所述微處理器IIOA運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行 存放。所述MRAM120A還包含對(duì)來自所述微處理器IIOA的寫入指令信號(hào)作 出響應(yīng)并對(duì)指定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼 的寫入電路122、對(duì)來自所述微處理器IIOA的讀出指令信號(hào)作出響應(yīng)并從指定 地址的存儲(chǔ)單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設(shè)置在 所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器125a、 125b、以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的 確認(rèn)讀出單元203b、 303b、 403b、 413b和重復(fù)異常判斷單元210b、 320b、 431、 432的控制程序，并且構(gòu)成將來自所述微處理器IIOA的寫入指令信號(hào)通過寫入 禁止/解除單元150供給所述MRAM120A。所述差錯(cuò)寄存器125a、 125b是特定地址存儲(chǔ)器，在所述存儲(chǔ)單元121保存 的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò)數(shù) 據(jù)是由所述微處理器IIOA加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或 通過依次讀出所述存儲(chǔ)單元121的各地址的內(nèi)容而在新地址有誤碼，則存放依 次更新的差錯(cuò)數(shù)據(jù)。所述確認(rèn)讀出單元203b、 303b、 403b、 413b是對(duì)所述差錯(cuò)寄存器125a、 125b 存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)、且將所述差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后再次訪問 差錯(cuò)發(fā)生地址以再次讀出并確認(rèn)所述差錯(cuò)寄存器125a、 125b的內(nèi)容的單元。所述重復(fù)異常判斷單元210b、 320b、 431、 432是在所述確認(rèn)讀出單元203b、 303b、 403b、 413b讀出的差錯(cuò)寄存器125a、 125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù) 時(shí)，判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元150對(duì)存放所述控制程序的所述MRAM120A的 程序存儲(chǔ)區(qū)禁止將所述微處理器110A的寫入指令信號(hào)供給所述MRAM120A， 并在處于連接外部工具108對(duì)所述MRAM120A寫入控制程序的狀態(tài)時(shí)，對(duì)所 述微處理器IIOA解除所述寫入禁止功能，在不連接外部工具108，打算進(jìn)行所 述控制程序的修復(fù)寫入時(shí)，將所述寫入禁止功能作為例外加以解除，而且對(duì)所 述重復(fù)異常判斷單元210b、 320b、 431、 432判斷為異常時(shí)或進(jìn)行多次異常判 斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處 理。所述MRAM120A還具有糾錯(cuò)寫入單元208、 418。所述差錯(cuò)寄存器是位于 第1特定地址的第1差錯(cuò)寄存器125a,在指定地址的所述存儲(chǔ)單元121的內(nèi)容 可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)是所述譯碼讀出電路123 譯碼并糾錯(cuò)后的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第l差錯(cuò)數(shù)據(jù)加以存放。所述確認(rèn)讀出單元是第1確認(rèn)讀出單元203b、 413b，對(duì)所述第1差錯(cuò)寄存 器125a存放的第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將該第1差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏 散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并確認(rèn)所述第1差錯(cuò)寄存器125a的內(nèi) 容。所述糾錯(cuò)寫入單元208、 418是修復(fù)寫入單元，對(duì)作為所述第l確認(rèn)讀出單 元203b、 413b的讀出結(jié)果，仍然在第l差錯(cuò)寄存器125a存放第l差錯(cuò)數(shù)據(jù)作 出響應(yīng)，將通過所述譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保存數(shù)據(jù)經(jīng)所述 帶糾錯(cuò)碼的寫入電路122對(duì)所述MRAM120A的差錯(cuò)發(fā)生地址進(jìn)行蓋寫并加以保存。所述重復(fù)異常判斷單元是第1重復(fù)異常判斷單元210b、 431，在所述第1確 認(rèn)讀出單元203b、 413b進(jìn)行讀出確認(rèn)時(shí)或所述糾錯(cuò)寫入單元208、 418進(jìn)行糾 錯(cuò)寫入后的讀出確認(rèn)中所述第l差錯(cuò)寄存器125a的內(nèi)容再次包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的內(nèi)容連續(xù)異常。所述寫入禁止/解除單元150在所述 糾錯(cuò)寫入單元208、 418的修復(fù)操作時(shí)，解除所述寫入禁止功能。因而，具有的特征為能通過暫時(shí)解除寫入功能，并使錯(cuò)誤的保存數(shù)據(jù)恢 復(fù)正常，抑制異常的波及和擴(kuò)大。所述MRAM120A除具有所述第1差錯(cuò)寄存器125a外，還具有第1差錯(cuò)標(biāo) 記產(chǎn)生電路124a。所述第1差錯(cuò)標(biāo)記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記 FL1。將所述第1差錯(cuò)標(biāo)記FL1連接到所述微處理器110A的中斷輸入端子，所述 第1確認(rèn)讀出單元203b、 413b和所述糾錯(cuò)寫入單元208、 418對(duì)發(fā)生該第1差 錯(cuò)標(biāo)記FL1作出響應(yīng)并加以執(zhí)行，進(jìn)行所述第1重復(fù)異常判斷單元210b、 431 的重復(fù)異常判斷，并在規(guī)定時(shí)間后自動(dòng)將該第1差錯(cuò)標(biāo)記FL1復(fù)原、或由所述 微處理器IIOA將其復(fù)原。因而，具有的特征為微處理器定期讀出第1差錯(cuò)寄存器的內(nèi)容，不必確 認(rèn)有沒有發(fā)生異常，并可隨著產(chǎn)生第1差錯(cuò)標(biāo)記確認(rèn)第1差錯(cuò)寄存器的內(nèi)容后，
進(jìn)行糾錯(cuò)寫入或異常處理，所以能不延遲地進(jìn)行異常處理，并能減輕正常狀態(tài) 的微處理器的控制負(fù)擔(dān)。所述MRAM120A具有所述第1差錯(cuò)寄存器125a或第1差錯(cuò)標(biāo)記產(chǎn)生電路 124a中的至少一方，并具有包含響應(yīng)第1差錯(cuò)的發(fā)生地進(jìn)行工作的第1累計(jì)單 元205a、212和第1零星發(fā)生異常檢測(cè)單元206a的第1零星發(fā)生異常判斷單元 210a和異常發(fā)生存儲(chǔ)單元140A。所述第1差錯(cuò)標(biāo)記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第l差錯(cuò)標(biāo)記 FL1。所述第1差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第1差錯(cuò)寄存器125a是否存放第1 差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第l差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息。所述第1累計(jì)單元205a、 212具有第1當(dāng)前值寄存器126a，并對(duì)所述第1 差錯(cuò)的發(fā)生作出響應(yīng)，對(duì)該第1當(dāng)前值寄存器126a加上或減去第2增量值A(chǔ)2， 所述第1差錯(cuò)寄存器125a或第1差錯(cuò)標(biāo)記FL1進(jìn)行復(fù)原或轉(zhuǎn)移疏散、并且如 果不發(fā)生第1差錯(cuò)，就進(jìn)行對(duì)第1當(dāng)前值寄存器126a的加減校正，以便減去或 加上第1增量值A(chǔ)1進(jìn)行相互抵消，所述第1差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī) 定的正常側(cè)臨界值，停止第1增量值A(chǔ)1的加減校正。所述第1零星發(fā)生異常檢測(cè)單元206a，在根據(jù)所述第1、第2增量值A(chǔ)1、 △ 2的累計(jì)、所述第1當(dāng)前值寄存器126a的值為所述規(guī)定異常側(cè)臨界值范疇外 時(shí)，產(chǎn)生第1異常檢測(cè)信號(hào)ER1，將所述第2增量值A(chǔ)2設(shè)定成大于所述第1 增量值A(chǔ)1而且小于作為所述異常側(cè)臨界值與所述正常側(cè)臨界值之差的容許臨 界值。所述異常發(fā)生存儲(chǔ)單元140A對(duì)所述第1重復(fù)異常判斷單元210b、431進(jìn)行 異常判斷和所述第1零星發(fā)生異常判斷單元210a進(jìn)行異常判斷作出響應(yīng)，執(zhí)行 包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。因而，具有的特征為能在MRAM的各地址上零星發(fā)生誤碼時(shí)，不感應(yīng)瞬 時(shí)噪聲誤動(dòng)，而一連續(xù)發(fā)生異常就迅速檢測(cè)出零星發(fā)生異常，進(jìn)行異常處理。
所述第1累計(jì)單元205b在所述第1確認(rèn)讀出單元203b進(jìn)行確認(rèn)讀出時(shí)、 或所述糾錯(cuò)寫入單元208進(jìn)行糾錯(cuò)寫入后的讀出確認(rèn)中，發(fā)生再次發(fā)生所述第 1差錯(cuò)的重復(fù)異常時(shí)，對(duì)所述第1當(dāng)前值寄存器126a加上或減去作為大于等于 所述第2增量值A(chǔ)2的值的第3增量值A(chǔ)3。因而，具有的特征為能通過監(jiān)視第1累計(jì)單元的當(dāng)前值， 一元化地判斷 零星發(fā)生異常和重復(fù)異常。所述差錯(cuò)寄存器是位于第2地址的第2差錯(cuò)寄存器125b，該第2差錯(cuò)寄存 器125b在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的差錯(cuò)、 且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò) 的地址號(hào)作為第2差錯(cuò)數(shù)據(jù)加以存放。所述確認(rèn)讀出單元是第2確認(rèn)讀出單元303b、 403b，對(duì)所述第2差錯(cuò)寄存 器125b存放的第2差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將該第2差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移 疏散后，再次訪問差錯(cuò)發(fā)生地址，讀出并確認(rèn)所述第2差錯(cuò)寄存器125b的內(nèi) 容。所述重復(fù)異常判斷單元是第2重復(fù)異常判斷單元320b、 432，該第2重復(fù)異 常判斷單元在所述第2確認(rèn)讀出單元303b、 403b進(jìn)行讀出確認(rèn)時(shí)，所述第2 差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一地址的內(nèi) 容連續(xù)異常。西而，具有的特征為讀出數(shù)據(jù)發(fā)生誤碼時(shí)，利用再確認(rèn)讀出確認(rèn)是否沒 有瞬時(shí)噪聲誤動(dòng)，并且作為確認(rèn)結(jié)果，能進(jìn)行正常讀出，則無事地繼續(xù)進(jìn)行控 制；如果再確認(rèn)異常，則迅速執(zhí)行異常處理。所述MRAM120A除具有所述第2差錯(cuò)寄存器125b外，還具有第2差錯(cuò)標(biāo) 記產(chǎn)生電路124b。所述第2差錯(cuò)標(biāo)記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2 差錯(cuò)標(biāo)記FL2。將所述第2差錯(cuò)標(biāo)記FL2連接到所述微處理器110A的中斷輸入端子，所述
第2確認(rèn)讀出單元303b、 403b對(duì)發(fā)生該第2差錯(cuò)標(biāo)記FL2作出響應(yīng)并加以執(zhí) 行，進(jìn)行所述第2重復(fù)異常判斷單元320b、 432的重復(fù)異常判斷，并在規(guī)定時(shí) 間后自動(dòng)將該第2差錯(cuò)標(biāo)記FL2復(fù)原、或由所述微處理器110A將其復(fù)原。因而，具有的特征為微處理器定期讀出第2差錯(cuò)寄存器的內(nèi)容，不必確 認(rèn)有沒有發(fā)生異常，并可隨著產(chǎn)生第2差錯(cuò)標(biāo)記確認(rèn)第2差錯(cuò)寄存器的內(nèi)容后， 進(jìn)行糾錯(cuò)寫入或異常處理，所以能不延遲地進(jìn)行異常處理，并能減輕正常狀態(tài) 的微處理器的控制負(fù)擔(dān)。所述MRAM120A具有所述第2差錯(cuò)寄存器125b或第2差錯(cuò)標(biāo)記產(chǎn)生電路 124b中的至少一方，并具有包含響應(yīng)第2差錯(cuò)的發(fā)生地進(jìn)行工作的第2累計(jì)單 元305a、 312和第2零星發(fā)生異常檢測(cè)單元306a的第2零星發(fā)生異常判斷單元 320a和異常發(fā)生存儲(chǔ)單元140A。所述第2差錯(cuò)標(biāo)記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2 差錯(cuò)標(biāo)記FL2。所述第2差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第2差錯(cuò)寄存器125b是否存放第2 差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第2差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息。所述第2累計(jì)單元305a、 312具有第2當(dāng)前值寄存器126b，并對(duì)所述第2 差錯(cuò)的發(fā)生作出響應(yīng)，對(duì)該第2當(dāng)前傻寄存器126b加上或減去第5增量值A(chǔ)5， 將所述第2差錯(cuò)寄存器125b或第2差錯(cuò)標(biāo)記FL2復(fù)原、并且如果不發(fā)生第2 差錯(cuò)就進(jìn)行對(duì)第2當(dāng)前值寄存器126b的加減校正，以便減去或加上第4增量 值A(chǔ)4進(jìn)行相互抵消，所述第2差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī)定的正常側(cè)臨 界值，停止第4增量值A(chǔ)4的加減校正。所述第2零星發(fā)生異常檢測(cè)單元306a在根據(jù)所述第4、第5增量值A(chǔ)4、 △ 5的累計(jì)、所述第2當(dāng)前值寄存器126b的值為所述規(guī)定異常側(cè)臨界值范疇外時(shí)， 產(chǎn)生第2異常檢測(cè)信號(hào)，將所述第5增量值A(chǔ)5設(shè)定成大于所述第4增量值A(chǔ)4 而且小于作為所述異常側(cè)臨界值與所述正常側(cè)臨界值之差的容許臨界值。所述異常發(fā)生存儲(chǔ)單元140A，對(duì)所述第2重復(fù)異常判斷單元320b、 432進(jìn)
行異常判斷和所述第2零星發(fā)生異常判斷單元306a進(jìn)行異常判斷作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。因而，具有的特征為能在MRAM的各地址上零星發(fā)生誤碼時(shí)，不感應(yīng)瞬時(shí)噪聲誤動(dòng)，而一連續(xù)發(fā)生異常就迅速檢測(cè)出零星發(fā)生異常，進(jìn)行異常處理。所述第2累計(jì)單元305b在所述第2確認(rèn)讀出單元303b進(jìn)行確認(rèn)讀出時(shí)， 發(fā)生再次發(fā)生所述第1差錯(cuò)的重復(fù)異常時(shí)，對(duì)所述第2當(dāng)前值寄存器126b加 上或減去作為大于等于所述第5增量值A(chǔ)5的值的第6增量值A(chǔ)6。因而，具有的特征為能通過監(jiān)視第2累計(jì)單元的當(dāng)前值， 一元化地判斷 零星發(fā)生異常和重復(fù)異常。所述MRAM120A還包含成為第3異常判斷單元433的控制程序，并具有異 常發(fā)生存儲(chǔ)單元140A。所述第3異常判斷單元433依次讀出所述MRAM120A的規(guī)定期間區(qū)域的保 存數(shù)據(jù)，利用涉及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否有 誤碼。所述異常發(fā)生存儲(chǔ)單元140A對(duì)所述重復(fù)異常判斷單元210b、 320b、 431、 432進(jìn)行異常判斷和所述第3異常判斷單元433進(jìn)行異常判斷作出響應(yīng)，至少 進(jìn)行異常通知。再者，MRAM中內(nèi)置的誤碼檢測(cè)糾錯(cuò)功能是能僅對(duì)為當(dāng)前時(shí)刻的控制動(dòng)作 而受到訪問的地址進(jìn)行異常判斷的功能，并非對(duì)與當(dāng)前控制無關(guān)的地址進(jìn)行檢 查。與此相反，第3異常檢査單元能檢查MRAM的特定地址區(qū)間的全部數(shù)據(jù)， 一面使此特定區(qū)間依次改變、 一面檢査MRAM的全部數(shù)據(jù)，與當(dāng)前的控制動(dòng) 作無關(guān)。因而，具有進(jìn)一步提高控制的安全性的特征。所述MRAM120A還包含成為選擇運(yùn)轉(zhuǎn)啟動(dòng)檢查單元或定期檢查單元或停 止前檢查單元中的l個(gè)單元的檢査時(shí)期判斷單元401的控制程序。所述運(yùn)轉(zhuǎn)啟 動(dòng)檢査單元是特定檢査單元，在接通電源開關(guān)102后，對(duì)所述MRAM120A保 存的特定區(qū)域的主要數(shù)據(jù)利用所述重復(fù)異常判斷單元431、 432或所述第3異 常判斷單元433檢查是否有誤碼。所述定期檢査單元是劃分更新檢查單元，在電源開關(guān)102連續(xù)接通的狀態(tài)下，將所述MRAM120A保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各劃分?jǐn)?shù)據(jù)利用所述重 復(fù)異常判斷單元431、 432或所述第3異常判斷單元433依次檢查是否有誤碼。 所述停止前檢査單元是成批檢查單元，在切斷電源開關(guān)102后的延遲恢復(fù) 開關(guān)元件103b閉路期間，對(duì)所述MRAM120A保存的全部數(shù)據(jù)利用所述重復(fù)異 常判斷單元431、 432和所述第3異常判斷單元433檢査是否有誤碼。因而， 具有能根據(jù)檢查時(shí)期進(jìn)行特定檢查、劃分更新檢査、成批檢査從而減輕微處理 器的負(fù)擔(dān)的特征。所述微處理器IIOA對(duì)檢測(cè)出車載發(fā)動(dòng)機(jī)的運(yùn)轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動(dòng)作狀態(tài)作出響應(yīng)，至少對(duì)吸氣量控制單元或燃料噴射控制單元進(jìn)行控 制。所述MRAM120A還包含成為常規(guī)運(yùn)轉(zhuǎn)單元的控制程序和成為疏散運(yùn)轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲(chǔ)單元140A。所述疏散運(yùn)轉(zhuǎn)單元是執(zhí)行利用 所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對(duì) 發(fā)動(dòng)機(jī)轉(zhuǎn)速進(jìn)行抑制的運(yùn)轉(zhuǎn)控制的單元。所述異常發(fā)生存儲(chǔ)單元140A至少對(duì)所述重復(fù)異常判斷單元210b、 320b、 431、 432進(jìn)行異常判斷作出響應(yīng)，進(jìn)行異常通知，并將所述常規(guī)運(yùn)轉(zhuǎn)單元的常 規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式。因而，具有的特征為即使MRAM發(fā)生異常，不能進(jìn)行高度運(yùn)轉(zhuǎn)控制，也 能進(jìn)行所限定功能的疏散運(yùn)轉(zhuǎn)，從而能維持車輛運(yùn)行的安全性。所述MRAM120A還包含成為糾錯(cuò)傳送單元427的控制程序，并且所述微處 理器IIOA具有存放成為疏散運(yùn)轉(zhuǎn)單元的控制程序的非易失性后備存儲(chǔ)器 161A。所述糾錯(cuò)傳送單元427是修復(fù)寫入單元，對(duì)所述重復(fù)異常判斷單元432作 異常判斷作出響應(yīng)，將所述后備存儲(chǔ)器存放的疏散運(yùn)轉(zhuǎn)程序通過所述帶糾錯(cuò)碼 的寫入電路122對(duì)所述MARM120A的差錯(cuò)發(fā)生地址進(jìn)行蓋寫并加以保存。所述寫入禁止/解除單元150在所述糾錯(cuò)傳送單元427作修復(fù)操作時(shí)，解 除所述寫入禁止功能。因而，具有的特征為能在MRAM的特定區(qū)域存放的疏散運(yùn)轉(zhuǎn)控制程序發(fā) 生異常時(shí)，將后備存儲(chǔ)器的內(nèi)容傳送并寫入到所述MRAM，進(jìn)行疏散運(yùn)轉(zhuǎn)。所述微處理器110A同時(shí)使用監(jiān)視定時(shí)器130和異常發(fā)生存儲(chǔ)單元140A。該監(jiān)視定時(shí)器130是隨著所述微處理器IIOA產(chǎn)生的監(jiān)視清零信號(hào)WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復(fù)位脈沖信號(hào)RS1并對(duì)該微處理器IIOA進(jìn)行初始 化，重新啟動(dòng)的定時(shí)器電路。所述異常發(fā)生存儲(chǔ)單元140A對(duì)所述重復(fù)異常判斷單元210b、 320b、 431、 432判斷發(fā)生異常帶來的異常檢測(cè)信號(hào)ER1、 ER2和所述監(jiān)視定時(shí)器130的復(fù) 位脈沖信號(hào)RS1的發(fā)生作出響應(yīng)，隨著產(chǎn)生1次脈沖信號(hào)或多次脈沖信號(hào)，至 少進(jìn)行異常通知，而且是由從所述常規(guī)運(yùn)轉(zhuǎn)單元的常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到 所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式用的由觸發(fā)器電路或計(jì)數(shù)器電路構(gòu)成的邏 輯電路，該邏輯電路中添加驅(qū)動(dòng)停止單元142和存儲(chǔ)解除單元112A。所述驅(qū)動(dòng)停止單元142是在確定發(fā)生異常且加以存儲(chǔ)時(shí)起作用，并禁止驅(qū) 動(dòng)所述電負(fù)載中的一部分特定電負(fù)載的門電路。所述存儲(chǔ)解除單元112A是利用對(duì)電源開關(guān)102重新接通等人為操作作出響 應(yīng)的復(fù)位脈沖信號(hào)，使所述異常發(fā)生存儲(chǔ)單元140A的異常存儲(chǔ)信號(hào)復(fù)原的單 元。因而，具有的特征為能在發(fā)生異常的原因是噪聲誤動(dòng)造成的瞬時(shí)誤動(dòng)的 情況下，利用重新接通電源開關(guān)恢復(fù)正常。實(shí)施方式2 (l)組成詳細(xì)說明下面，以與圖l的不同處為中心，說明示出本發(fā)明實(shí)施例裝置2的電路框 圖的圖5。各圖中相同的標(biāo)號(hào)表示相同或相當(dāng)?shù)牟糠帧D5中，在電子控制裝置100B的外部，設(shè)置外部電源IOI、電源繼電器和 負(fù)載繼電器，并從后面闡述的微處理器IIOB連接通過第1輸出接口電路115a 進(jìn)行供電驅(qū)動(dòng)的第1電負(fù)載群105a、通過第2輸出接口電路115b進(jìn)行供電驅(qū) 動(dòng)的第2電負(fù)載群105b、通過輸入接口電路116輸入的開關(guān)傳感器群106、通 過模擬輸入接口電路117輸入的模擬傳感器群107、通過串行接口電路118連 接的外部工具108、以及作為異常發(fā)生存儲(chǔ)單元的從計(jì)數(shù)器電路140B的比較輸出端子OUT驅(qū)動(dòng)的告警顯示器109。作為電子控制裝置100B的內(nèi)部組成，微處理器110B用總線與作為非易失 性存儲(chǔ)器的MRAM120B連接、且串聯(lián)協(xié)同工作的輔助CPU160。該CPU160 具有基于掩模ROM等的輔助程序存儲(chǔ)器161B。微處理器110B利用從電源繼電器輸出接點(diǎn)103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進(jìn)行工作，利用后面闡述的輸出允許信號(hào)OUTE，通過驅(qū)動(dòng)電 路元件U3B對(duì)電源繼電器的勵(lì)磁線圈103a持續(xù)激勵(lì)。復(fù)位脈沖產(chǎn)生電路112B在接通電源開關(guān)102的時(shí)間點(diǎn)產(chǎn)生復(fù)位脈沖信號(hào)， 通過后面闡述的邏輯和元件131將微處理器110B初始化，或?qū)⒆鳛楹竺骊U述 的異常發(fā)生存儲(chǔ)單元的計(jì)數(shù)器電路140B初始化。將MRAM120B劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOB運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和微處理器 IIOB運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放。MRAM120B還包含對(duì)來自微處理器110B的寫入指令信號(hào)作出響應(yīng)并對(duì)指 定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路 122、對(duì)來自微處理器110B的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯(cuò)標(biāo)記產(chǎn)生電路 124a和124b、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的第1、第2差錯(cuò)寄存器125a和125b、 以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的后面闡述的確認(rèn)讀出單元和重復(fù)異常判斷 單元的控制程序，并且構(gòu)成將來自微處理器UOB的寫入指令信號(hào)通過寫入禁 止/解除單元150，供給所述MRAM120B。再者，有第l差錯(cuò)標(biāo)記產(chǎn)生電路124a方便，但即使沒有該電路，通過確認(rèn) 第1差錯(cuò)寄存器125a的內(nèi)容也能知道是否發(fā)生第1差錯(cuò)。同樣，有第2差錯(cuò)標(biāo)記產(chǎn)生電路124b方便，但即使沒有該電路，通過確認(rèn) 第2差錯(cuò)寄存器125b的內(nèi)容也能知道是否發(fā)生第2差錯(cuò)。然而，實(shí)施方式2中，設(shè)置第l差錯(cuò)標(biāo)記產(chǎn)生電路124a或第l差錯(cuò)寄存器 125a中的至少一方、第2差錯(cuò)標(biāo)記產(chǎn)生電路124b或第2差錯(cuò)寄存器125b中的 至少一方、以及第1差錯(cuò)寄存器125a或第2差錯(cuò)寄存器125b中的至少一方， 并且共用當(dāng)前值寄存器126將實(shí)施方式1中的第1、第2當(dāng)前值寄存器126a、 126b集中為1個(gè)當(dāng)前值寄存器。監(jiān)視定時(shí)器130監(jiān)視微處理器110A產(chǎn)生的作為脈沖串信號(hào)的監(jiān)視清零信號(hào) WD1，并且監(jiān)視清零信號(hào)WD1的脈沖寬度超過閾值時(shí)產(chǎn)生復(fù)位脈沖信號(hào)RS1， 通過邏輯和元件131供給微處理器110A的復(fù)位輸入端子RST1，對(duì)微處理器 110A進(jìn)行初始化、重新啟動(dòng)。還將復(fù)位脈沖信號(hào)RS1通過邏輯和元件141A供給作為后面闡述的異常發(fā) 生存儲(chǔ)單元的計(jì)數(shù)器電路140A的計(jì)數(shù)輸入端UP。監(jiān)視定時(shí)器130在監(jiān)視清零信號(hào)WD1的脈沖寬度正常時(shí)，產(chǎn)生輸出允許信 號(hào)OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出，并通過驅(qū)動(dòng)電 路元件113B對(duì)電源繼電器的勵(lì)磁線圈103b進(jìn)行自保持驅(qū)動(dòng)。成為異常發(fā)生存儲(chǔ)單元的計(jì)數(shù)器電路140B對(duì)邏輯和元件141B的邏輯和輸 出信號(hào)的產(chǎn)生次數(shù)進(jìn)行計(jì)數(shù)，在邏輯和元件141B的輸入端子連接微處理器 110B產(chǎn)生的第l、第2異常檢測(cè)信號(hào)ER1、 ER2和后面闡述的置位脈沖信號(hào) RS2、監(jiān)視定時(shí)器130產(chǎn)生的復(fù)位脈沖信號(hào)RS1、以及輔助CPU160產(chǎn)生的異 常檢測(cè)信號(hào)ERS。將成為驅(qū)動(dòng)停止單元的門電路142連接在微處理器UOB產(chǎn)生的負(fù)載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動(dòng)電路元件141之間，負(fù)載供電指^^輸出DR2為邏輯電 平"H"時(shí)，激勵(lì)負(fù)載電源繼電器的勵(lì)磁線圈104a，計(jì)數(shù)器電路140B的比較 輸出端子OUT的邏輯電平為"H"時(shí)，使勵(lì)磁線圈104a去激勵(lì)。這種異常確定狀態(tài)下，將模式切換指令信號(hào)LPH供給微處理器IIOB。輔助CPU160與成為主CPU的微處理器110B串聯(lián)，監(jiān)視微處理器110B的 工作狀態(tài)，在發(fā)生異常時(shí)產(chǎn)生異常檢測(cè)信號(hào)。關(guān)于作為輸入傳感器群的的部分開關(guān)傳感器106和部分模擬傳感器107，則 輸入到輔助CPU160側(cè)后，從輔助CPU160對(duì)微處理器110B串行發(fā)送。微處理器110B監(jiān)視輔助CPU160產(chǎn)生的脈沖串(即監(jiān)視清零信號(hào)WD2)的脈 沖寬度，該脈沖寬度超過閾值時(shí)，產(chǎn)生復(fù)位脈沖信號(hào)RS2，對(duì)輔助CPU160進(jìn)
行初始化、重新啟動(dòng)。在存放輔助CPU160的控制程序的輔助程序存儲(chǔ)器161B設(shè)置后備存儲(chǔ)區(qū)， 在該后備存儲(chǔ)區(qū)存放微處理器110B用的疏散運(yùn)轉(zhuǎn)程序，并且作為存儲(chǔ)單元121 中重要的控制程序的疏散運(yùn)轉(zhuǎn)程序發(fā)生異常時(shí)，將后備存儲(chǔ)區(qū)的內(nèi)容傳送到存 儲(chǔ)單元121。(2)作用動(dòng)作詳細(xì)說明按圖5那樣構(gòu)成的本發(fā)明實(shí)施例裝置2中，將電源開關(guān)102閉路時(shí)，電源 繼電器的輸出接點(diǎn)103b閉路，控制電源單元111受到外部電源101供電，產(chǎn) 生穩(wěn)定的控制電源電壓Vcc，由復(fù)位脈沖產(chǎn)生電路112B產(chǎn)生的復(fù)位脈沖信號(hào) 將微處理器IIOB和計(jì)數(shù)器電路140B初始化后，微處理器IIOB開始動(dòng)作，使 微處理器IIOB產(chǎn)生監(jiān)視清零信號(hào)WD1。對(duì)MRAM120B存放控制程序前的首次供電時(shí)，根據(jù)MRAM120B中預(yù)先存 放的引導(dǎo)程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120B。由外部工具108寫入控制程序時(shí)，工具連接信號(hào)TOOL和最高端地址信號(hào) A15的邏輯電平均為"H"，因而將微處理器110B的寫入指令信號(hào)WR作為寫 入指令輸入WRM原樣供給MRAM120B。另一方面，對(duì)MRAM120B存放控制程序后將電源開關(guān)102閉路時(shí)，進(jìn)行微 處理器110B和計(jì)數(shù)器龜路140B的初始化后，微處理器110B開始動(dòng)作，產(chǎn)生 監(jiān)視清零信號(hào)WD1，同時(shí)還產(chǎn)生負(fù)載供電指令輸出DR2，激勵(lì)負(fù)載電源繼電 器的勵(lì)磁線圈104a。此狀態(tài)下，工具連接信號(hào)TOOL為邏輯電平"L"，因而對(duì)最高端地址信號(hào) A15的邏輯電平均為"H"的程序存儲(chǔ)區(qū)，即使寫入指令信號(hào)WR的邏輯電平 為"H"，也不將寫入指令信號(hào)WR供給MRAM120B。但是，對(duì)高端地址信號(hào)A15的邏輯電平均為"L"的數(shù)據(jù)存儲(chǔ)區(qū)，寫入指令 信號(hào)WR有效。后面闡述的改寫糾錯(cuò)指令信號(hào)WRC與存儲(chǔ)區(qū)無關(guān)，總是有效。微處理器IIOB對(duì)從模擬傳感器群107得到的模擬信號(hào)的電壓電平、從開關(guān) 傳感器群106得到的通斷信號(hào)的動(dòng)作狀態(tài)、輔助CPU160發(fā)送的部分輸入信號(hào)、
以及存放在MRAM120B的存儲(chǔ)單元121的輸入輸出控制程序作出響應(yīng)，進(jìn)行 驅(qū)動(dòng)第l、第2電負(fù)載群105a、 105b的控制。微處理器IIOB運(yùn)轉(zhuǎn)中因噪聲誤動(dòng)而第1、第2異常檢測(cè)信號(hào)ER1、 ER2產(chǎn) 生異常檢測(cè)脈沖信號(hào)，或產(chǎn)生對(duì)輔助CPU的復(fù)位脈沖信號(hào)RS2，或監(jiān)視定時(shí)器 130產(chǎn)生復(fù)位脈沖信號(hào)RS1時(shí)，通過邏輯和元件141B對(duì)計(jì)數(shù)器電路140B的計(jì) 數(shù)輸入端子UP供給計(jì)數(shù)輸入信號(hào)，使計(jì)數(shù)器電路140B對(duì)異常發(fā)生次數(shù)進(jìn)行計(jì) 數(shù)，在該次數(shù)超過規(guī)定值時(shí)，計(jì)數(shù)結(jié)束，使比較輸出端子OUT的邏輯電平為其結(jié)果，告警顯示器109啟動(dòng)，并由門電路142切斷負(fù)載供電指令輸出DR2， 使負(fù)載電源繼電器的勵(lì)磁線圈104a去激勵(lì)，而且對(duì)微處理器IIOB供給模式切 換指令信號(hào)LPH。其結(jié)果，微處理器IIOB轉(zhuǎn)移到抑制發(fā)動(dòng)機(jī)轉(zhuǎn)速的疏散運(yùn)轉(zhuǎn)模式。 微處理器IIOB運(yùn)轉(zhuǎn)中電源開關(guān)102開路時(shí)，由輸出允許信號(hào)OUTE和驅(qū)動(dòng) 電路元件113B對(duì)勵(lì)磁線圈103a、 104a持續(xù)激勵(lì)，并且微處理器110B執(zhí)行學(xué) 習(xí)存儲(chǔ)信息等的確認(rèn)保存后，自行停止監(jiān)視清零信號(hào)WD1，因而使勵(lì)磁線圈 103a去激勵(lì)。重新接通電源開關(guān)102時(shí)，微處理器110B和計(jì)數(shù)器電路140B由復(fù)位脈沖 產(chǎn)生電路112B加以初始化，所以計(jì)數(shù)器電路140B的計(jì)數(shù)結(jié)束為噪聲誤動(dòng)的計(jì) 數(shù)時(shí)，恢復(fù)正常狀態(tài)。但是，因MRAM120B或其它硬件異常而產(chǎn)生第1、第2異常檢測(cè)信號(hào)ER1、 ER2或復(fù)位脈沖信號(hào)RS2或監(jiān)視定時(shí)器130的復(fù)位脈沖信號(hào)RS1或輔助 CPU160的異常檢測(cè)信號(hào)ERS時(shí)，計(jì)數(shù)器電路140B又對(duì)這些異常信號(hào)計(jì)數(shù)， 并迅速進(jìn)行異常通知、負(fù)載電源繼電器停止等。接著，以與圖2、圖3、圖4的不同處為中心，說明用于說明圖5的裝置的 第1異常判斷所涉及的動(dòng)作的流程圖(圖6)、用于說明其第2異常判斷所涉及的 動(dòng)作的流程圖(圖7)、以及用于說明其檢查動(dòng)作所涉及的動(dòng)作的流程圖(圖8)。 圖6、圖7、圖8的動(dòng)作除下文闡述的特定工序外，與圖2、圖3、圖4的動(dòng)作 相同的工序僅將標(biāo)號(hào)的200號(hào)段、300號(hào)段和400號(hào)段分別改為6號(hào)段、700 號(hào)段和800號(hào)段。圖6的工序605a、 605b、 612和圖7的工序705a、 705b、 712是共用累計(jì) 單元，在該共用累計(jì)單元605a、 605b、 612、 705a、 705b、 712進(jìn)行對(duì)共用當(dāng)前 值寄存器126的加減校正。因而，圖6的工序606a、 606b和圖7的工序706a、 706b中，判斷共用當(dāng) 前值寄存器126的當(dāng)前值是否超過規(guī)定閾值；圖6的工序609和圖7的工序 709a、 709b中，對(duì)共用當(dāng)前值寄存器126傳送初始值。第1異常檢測(cè)信號(hào)ER1和第2異常檢測(cè)信號(hào)ER2不必特別加以區(qū)別，但為 了方便，分別表示。圖8的工序827相當(dāng)于糾錯(cuò)傳送單元，該糾錯(cuò)傳送單元827是修復(fù)寫入單 元，對(duì)重復(fù)異常判斷單元832進(jìn)行異常判斷作出響應(yīng)，將存放在輔助程序存儲(chǔ) 器161B的后備存儲(chǔ)區(qū)的疏散運(yùn)轉(zhuǎn)程序通過帶糾錯(cuò)碼的寫入電路122蓋寫并保 存在MRAM120B的差錯(cuò)發(fā)生地址。再者，具有輔助CPU160的實(shí)施方式2中， 可如實(shí)施方式1那樣分成第1、第2累計(jì)單元。作為異常發(fā)生存儲(chǔ)單元的計(jì)數(shù) 器電路140B可做成圖9所示那樣的觸發(fā)器電路140C。(3)其它實(shí)施方式說明按圖l、圖5那樣構(gòu)成的本發(fā)明實(shí)施例裝置1、 2中，差錯(cuò)發(fā)生狀態(tài)的累計(jì) 單元根據(jù)與是否有差錯(cuò)發(fā)生無關(guān)的定期信息進(jìn)行當(dāng)前值寄存器的加法運(yùn)算或 減法運(yùn)算，但也可簡(jiǎn)略地作由微處理器計(jì)數(shù)的加法計(jì)數(shù)器或減法計(jì)數(shù)器。例如，可隨著發(fā)生差錯(cuò)使當(dāng)前值寄存器作加法運(yùn)算，并且計(jì)數(shù)的當(dāng)前值一 超過規(guī)定的設(shè)定閾值就產(chǎn)生異常檢測(cè)輸出，利用對(duì)MRAM的讀出指令信號(hào)的 分頻信號(hào)或規(guī)定周期的時(shí)鐘信號(hào)將當(dāng)前值初始化為零。也可隨著發(fā)生差錯(cuò)使當(dāng)前值寄存器作減法運(yùn)算，并且計(jì)數(shù)的當(dāng)前值一達(dá)到 零就產(chǎn)生異常檢測(cè)輸出，利用對(duì)MRAM的讀出指令信號(hào)的分頻信號(hào)或規(guī)定周 期的時(shí)鐘信號(hào)將當(dāng)前值置零。實(shí)施方式l、 2的情況下，在MRAM產(chǎn)生的差錯(cuò)標(biāo)記被微處理器讀出的時(shí) 間點(diǎn)，被微處理器復(fù)原，但也可在規(guī)定時(shí)間后自動(dòng)將其復(fù)原。實(shí)施方式l、 2中，可將第l、第2差錯(cuò)標(biāo)記FL1、 FL2連接到微處理器的 中斷輸入端子，并對(duì)發(fā)生差錯(cuò)標(biāo)記作出響應(yīng)，進(jìn)行第l、第2累計(jì)單元的累計(jì) 相加(或相減)，或進(jìn)行初始化。實(shí)施方式l、 2的情況下，也可根據(jù)第3異常判斷對(duì)是否有誤碼作判斷的結(jié) 果，對(duì)差錯(cuò)發(fā)生累計(jì)單元進(jìn)行加法或減法處理。因而，能通過第3異常判斷單 元作異常判斷，立即通知異常，并利用再確認(rèn)通知異常，避免導(dǎo)致混亂。(4)實(shí)施方式2的要點(diǎn)和特征本發(fā)明實(shí)施方式2的電子控制裝置100B，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對(duì)電負(fù)載群105a、 105b進(jìn)行驅(qū)動(dòng)控制的微 處理器IIOB，從外部工具108對(duì)與該微處理器協(xié)同工作的非易失性程序存儲(chǔ)器 傳送并寫入含控制常數(shù)的控制程序。所述微處理器IIOB根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)120B中存放的控制程 序進(jìn)行工作、并且將該MRAM劃分成在從所述外部工具108傳送并寫入后， 以所述微處理器110B運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存 儲(chǔ)區(qū)和所述微處理器110B運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn) 行存放。所述MRAM120B還包含對(duì)來自所述微處理器110B的寫入指令信號(hào)作 出響應(yīng)并對(duì)指定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼 的寫入電路122、對(duì)來自所述微處理器110B的讀出指令信號(hào)作出響應(yīng)并從指定 地址的存儲(chǔ)單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設(shè)置在 所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器125a、 125b、以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的 確認(rèn)讀出單元603b、 703b、 803b、 813b和重復(fù)異常判斷單元610b、 720b、 831、 832的控制程序，并且構(gòu)成將來自所述微處理器110B的寫入指令信號(hào)通過寫入 禁止/解除單元150供給所述MRAM120B。所述差錯(cuò)寄存器125a、 125b是特定地址存儲(chǔ)器，在所述存儲(chǔ)單元121保存 的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò)數(shù) 據(jù)是由所述微處理器IIOB加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或 通過依次讀出所述存儲(chǔ)單元121的各地址的內(nèi)容而在新地址有誤碼則存放依次 更新的差錯(cuò)數(shù)據(jù)。
所述確認(rèn)讀出單元603b、 703b、 803b、 813b是對(duì)所述差錯(cuò)寄存器125a、 125b 存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)、且將所述差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后再次訪問 差錯(cuò)發(fā)生地址以再次讀出并確認(rèn)所述差錯(cuò)寄存器125a、 125b的內(nèi)容的單元。所述重復(fù)異常判斷單元610b、 720b、 831、 832是在所述確認(rèn)讀出單元603b、 703b、 803b、 813b讀出的差錯(cuò)寄存器125a、 125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù) 時(shí)判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元150對(duì)存放所述控制程序的所述MRAM120B的 程序存儲(chǔ)區(qū)禁止將所述微處理器110B的寫入指令信號(hào)供給所述MRAM120B， 并在處于連接外部工具108對(duì)所述MRAM120B寫入控制程序的狀態(tài)時(shí)，對(duì)所 述微處理器IIOB解除所述寫入禁止功能，在不連接外部工具108，打算進(jìn)行所 述控制程序的修復(fù)寫入時(shí)，將所述寫入禁止功能作為例外加以解除。而且，對(duì)所述重復(fù)異常判斷單元610b、 720b、 831、 832判斷為異常時(shí)或進(jìn) 行多次異常判斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一 方的異常處理。所述MRAM120B還具有糾錯(cuò)寫入單元608、 818。所述差錯(cuò)寄存器是位于 第1特定地址的第1差錯(cuò)寄存器125a，該第1差錯(cuò)寄存器125a在指定地址的 所述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù) 是所述譯碼讀出電路123譯碼并糾錯(cuò)后的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為 第1差錯(cuò)數(shù)據(jù)加以存放。所述確認(rèn)讀出單元是第1確認(rèn)讀出單元603b、 813b，該第l確認(rèn)讀出單元 603b、 813b對(duì)所述第1差錯(cuò)寄存器125a存放的第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將 該第l差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并 確認(rèn)所述第1差錯(cuò)寄存器125a的內(nèi)容。所述糾錯(cuò)寫入單元608、 818是修復(fù)寫入單元，該修復(fù)寫入單元對(duì)作為所述 第1確認(rèn)讀出單元603b、 813b的讀出結(jié)果仍然在第1差錯(cuò)寄存器125a存放第 1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將通過所述譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保 存數(shù)據(jù)經(jīng)所述帶糾錯(cuò)碼的寫入電路122對(duì)所述MRAM120B的差錯(cuò)發(fā)生地址進(jìn) 行蓋寫并加以保存。
所述重復(fù)異常判斷單元是第1重復(fù)異常判斷單元610b、 831，該第1重復(fù)異常判斷單元610b、 831在所述第1確認(rèn)讀出單元603b、 813b進(jìn)行讀出確認(rèn)時(shí) 或所述糾錯(cuò)寫入單元608、 818進(jìn)行糾錯(cuò)寫入后的讀出確認(rèn)中所述第l差錯(cuò)寄 存器125a的內(nèi)容再次包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的內(nèi)容連續(xù)異 常。所述寫入禁止/解除單元150在所述糾錯(cuò)寫入單元608、818的修復(fù)操作時(shí)， 解除所述寫入禁止功能。所述MRAM120B除具有所述第1差錯(cuò)寄存器125a外，還具有第1差錯(cuò)標(biāo) 記產(chǎn)生電路124a。所述第1差錯(cuò)標(biāo)記產(chǎn)生電路124a是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所 述譯碼讀出電路123譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第l差錯(cuò)標(biāo)記 FL1。將所述第1差錯(cuò)標(biāo)記FL1連接到所述微處理器110B的中斷輸入端子，所述 第1確認(rèn)讀出單元603b、 813b和所述糾錯(cuò)寫入單元608、 818對(duì)發(fā)生該第1差 錯(cuò)標(biāo)記FL1作出響應(yīng)并加以執(zhí)行，進(jìn)行所述第1重復(fù)異常判斷單元610b、 831 的重復(fù)異常判斷，并在規(guī)定時(shí)間后自動(dòng)將該第1差錯(cuò)標(biāo)記FL1復(fù)原、或由所述 微處理器IIOB將其復(fù)原。所述差錯(cuò)寄存器是位于第2特定地址的第2差錯(cuò)寄存器125b，該第2差錯(cuò) 寄存器125b在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該 差錯(cuò)的地址號(hào)作為第2差錯(cuò)數(shù)據(jù)加以存放。所述確認(rèn)讀出單元是第2確認(rèn)讀出單元703b、 803b，該第2確認(rèn)讀出單元 703b、 803b對(duì)所述第2差錯(cuò)寄存器125b存放的第2差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將 該第2差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，讀出并確認(rèn) 所述第2差錯(cuò)寄存器125b的內(nèi)容。所述重復(fù)異常判斷單元是第2重復(fù)異常判斷單元720b、 832，該第2重復(fù)異 常判斷單元720b、 832在所述第2確認(rèn)讀出單元703b、 803b進(jìn)行讀出確認(rèn)時(shí)，
所述第2差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一 地址的內(nèi)容連續(xù)異常。所述MRAM120B除具有所述第2差錯(cuò)寄存器125b外，還具有第2差錯(cuò)標(biāo) 記產(chǎn)生電路124b。所述第2差錯(cuò)標(biāo)記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所 述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2 差錯(cuò)標(biāo)記FL2。將所述第2差錯(cuò)標(biāo)記FL2連接到所述微處理器110B的中斷輸入端子，所述 第2確認(rèn)讀出單元703b、 803b對(duì)發(fā)生該第2差錯(cuò)標(biāo)記FL2作出響應(yīng)并加以執(zhí) 行，進(jìn)行所述第2重復(fù)異常判斷單元720b、 832的重復(fù)異常判斷，并在規(guī)定時(shí) 間后自動(dòng)將該第2差錯(cuò)標(biāo)記FL2復(fù)原、或由所述微處理器110B將其復(fù)原。所述MRAM120B具有所述第1差錯(cuò)寄存器125a或第1差錯(cuò)標(biāo)記產(chǎn)生單元 124a的至少一方和所述第2差錯(cuò)寄存器125b或第2差錯(cuò)標(biāo)記產(chǎn)生電路124b中 的至少一方，并具有包含響應(yīng)第l差錯(cuò)、第2差錯(cuò)的發(fā)生地進(jìn)行工作的第1、 第2零星發(fā)生異常判斷單元610a、 720a和異常發(fā)生存儲(chǔ)單元140B。所述差錯(cuò)寄存器是位于第1特定地址的第1差錯(cuò)寄存器125a，該第1差錯(cuò) 寄存器125a在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該 差錯(cuò)的地址號(hào)作為第1差錯(cuò)數(shù)據(jù)加以存放。所述第1差錯(cuò)標(biāo)記產(chǎn)生電路124a 是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的 位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路123譯碼并糾錯(cuò)時(shí)， 產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記FL1。所述第1差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第1差錯(cuò)寄存器125a是否存放第1 差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第l差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息。所述第2差錯(cuò)寄存器125b是位于第2特定地址的寄存器，該第2特定地址 的寄存器在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的差錯(cuò)、 且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò) 的地址號(hào)作為第2差錯(cuò)數(shù)據(jù)加以存放。所述第2差錯(cuò)標(biāo)記產(chǎn)生電路124b是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù) 是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2 差錯(cuò)標(biāo)記FL2。所述第2差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第2差錯(cuò)寄存器125b是否存放第2 差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第2差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息。所述第l、第2零星發(fā)生異常判斷單元610a、 720a是在所述第1差錯(cuò)和第 2差錯(cuò)的發(fā)生頻度超過規(guī)定的閾值時(shí)產(chǎn)生第1、第2異常檢測(cè)信號(hào)ER1、 ER2的單元。所述異常發(fā)生存儲(chǔ)單元140B是對(duì)所述重復(fù)異常判斷單元610a、 720a進(jìn)行 異常判斷作出響應(yīng)并至少進(jìn)行異常通知的單元。因而，具有能一起監(jiān)視混合發(fā)生的差錯(cuò)從而提高控制的安全性的特征。所述第1、第2零星發(fā)生異常判斷單元610a、 720a包含共用累計(jì)單元605a、 612、 705a、 712和第1、第2零星發(fā)生異常檢測(cè)單元606a、 706a。所述共用累計(jì)單元605a、 612、 705a、 712具有共用當(dāng)前值寄存器126，如 果發(fā)生所述第1差錯(cuò)，就對(duì)該共用當(dāng)前值寄存器126加上或減去第2增量值A(chǔ) 2，將所述第l差錯(cuò)寄存器125a或所述差錯(cuò)標(biāo)記FLl復(fù)原或轉(zhuǎn)移疏散、并且如 果不發(fā)生第l差錯(cuò)，則進(jìn)行對(duì)共用當(dāng)前值寄存器126的加減校正，以便減去或 加上第1增量值A(chǔ)1進(jìn)行相互抵消；如果發(fā)生所述第2差錯(cuò)就對(duì)該共用當(dāng)前值 寄存器126加上或減去第5增量值A(chǔ)5，將所述第2差錯(cuò)寄存器125b或所述第 2差錯(cuò)標(biāo)記FL復(fù)原或轉(zhuǎn)移疏散，并且如果不發(fā)生第2差錯(cuò)，則進(jìn)行對(duì)共用當(dāng)前 值寄存器126的加減校正，以便減去或加上第4增量值A(chǔ)4進(jìn)行相互抵消；所 述第l或第2差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī)定的正常側(cè)臨界值，停止所述第 1或第4增量值A(chǔ)1、 A4的加減校正。所述第l、第2零星發(fā)生異常檢測(cè)單元610a、 720a根據(jù)所述第l、第2、第 4、第5增量值的累計(jì)，在所述共用當(dāng)前值寄存器126的值為規(guī)定異常側(cè)臨界 值的范疇外時(shí)，產(chǎn)生第1或第2異常檢測(cè)信號(hào)ER1、 ER2。所述第2增量值A(chǔ)2
大于第1增量值A(chǔ)1，所述第5增量值A(chǔ)5大于第4增量值A(chǔ)4，而且將第2增 量值A(chǔ)2和第5增量值A(chǔ)5設(shè)定成作為小于所述異常側(cè)臨界值與正常側(cè)臨界值 之差的容許累計(jì)值的值。因而，具有的特征為能改變第l差錯(cuò)和第2差錯(cuò)的加權(quán)后，進(jìn)行綜合計(jì) 算并單一地檢測(cè)出零星發(fā)生的異常。所述MRAM120B還包含成為第3異常判斷單元833的控制程序，并具有異 常發(fā)生存儲(chǔ)單元140B。所述第3異常判斷單元833依次讀出所述MRAM120B的規(guī)定期間區(qū)域的保 存數(shù)據(jù)，利用涉及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否有 誤碼。所述異常發(fā)生存儲(chǔ)單元140B對(duì)所述重復(fù)異常判斷單元610b、 720b、 831、 832進(jìn)行異常判斷和所述第3異常判斷單元833進(jìn)行異常判斷作出響應(yīng)，至少 進(jìn)行異常通知。所述MRAM120B還包含成為選擇運(yùn)轉(zhuǎn)啟動(dòng)檢查單元或定期檢查單元或停 止前檢査單元中的1個(gè)單元的檢查時(shí)期判斷單元801的控制程序。所述運(yùn)轉(zhuǎn)啟 動(dòng)檢查單元是特定檢査單元，在接通電源開關(guān)102后，對(duì)所述MRAM120B保 存的特定區(qū)域的主要數(shù)據(jù)利用所述重復(fù)異常判斷單元831、 832或所述第3異 常判斷單元833檢查是否有誤碼。所述定期檢查單元是劃分更新檢查單元，該劃分更新檢査單元在電源開關(guān) 102連續(xù)接通的狀態(tài)下，將所述MRAM120B保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各 劃分?jǐn)?shù)據(jù)利用所述重復(fù)異常判斷單元831、 832或所述第3異常判斷單元833 依次檢査是否有誤碼。所述停止前檢查單元是成批檢查單元，該成批檢査單元在切斷電源開關(guān)102 后的延遲恢復(fù)開關(guān)元件103b閉路期間，對(duì)所述MRAM120B保存的全部數(shù)據(jù)利 用所述重復(fù)異常判斷單元831、 832或所述第3異常判斷單元833檢査是否有 誤碼。所述微處理器120B對(duì)檢測(cè)出車載發(fā)動(dòng)機(jī)的運(yùn)轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動(dòng)作狀態(tài)作出響應(yīng)，至少對(duì)吸氣量控制單元或燃料噴射控制單元進(jìn)行控制。所述MRAM120B還包含成為常規(guī)運(yùn)轉(zhuǎn)單元的控制程序和成為疏散運(yùn)轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲(chǔ)單元140B。所述疏散運(yùn)轉(zhuǎn)單元是執(zhí)行利用 所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對(duì) 發(fā)動(dòng)機(jī)轉(zhuǎn)速進(jìn)行抑制的運(yùn)轉(zhuǎn)控制的單元。所述異常發(fā)生存儲(chǔ)單元140B至少對(duì)所述重復(fù)異常判斷單元610b、 720b、 831、 832進(jìn)行異常判斷作出響應(yīng)，進(jìn)行異常通知，并將所述常規(guī)運(yùn)轉(zhuǎn)單元的常 規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式。所述MRAM120B還包含成為糾錯(cuò)傳送單元827的控制程序，并且所述微處 理器110B具有存放成為疏散運(yùn)轉(zhuǎn)單元的控制程序的非易失性后備存儲(chǔ)器 161B。所述糾錯(cuò)傳送單元827是修復(fù)寫入單元，該修復(fù)寫入單元對(duì)所述重復(fù)異常 判斷單元832作異常判斷作出響應(yīng)，將所述后備存儲(chǔ)器161B存放的疏散運(yùn)轉(zhuǎn) 程序通過所述帶糾錯(cuò)碼的寫入電路122對(duì)所述MARM120B的差錯(cuò)發(fā)生地址進(jìn) 行蓋寫并加以保存。所述寫入禁止/解除單元150在所述糾錯(cuò)傳送單元827作修復(fù)操作時(shí)，解 除所述寫入禁止功能。將所述微處理器120B與輔助CPU160串聯(lián)。該輔助CPU160是與非易失性 輔助程序存儲(chǔ)器161協(xié)同工作并與所述微處理器120B之間進(jìn)行監(jiān)控信號(hào)聯(lián)絡(luò) 的后備存儲(chǔ)器。所述輔助程序存儲(chǔ)器161包含存放成為所述疏散運(yùn)轉(zhuǎn)單元的控制程序的非 易失性后備存儲(chǔ)器。因而，具有的特征為能用輔助程序存儲(chǔ)器的部分區(qū)域保存疏散運(yùn)轉(zhuǎn)用的 控制程序，不需要額外的后備存儲(chǔ)器。所述微處理器110B同時(shí)使用監(jiān)視定時(shí)器130和異常發(fā)生存儲(chǔ)單元140B。該監(jiān)視定時(shí)器130是隨著所述微處理器110B產(chǎn)生的監(jiān)視清零信號(hào)WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復(fù)位脈沖信號(hào)RS1，并對(duì)該微處理器IIOB進(jìn)行初 始化、重新啟動(dòng)的定時(shí)器電路。
所述異常發(fā)生存儲(chǔ)單元140B對(duì)所述重復(fù)異常判斷單元610b、 720b、 831、 832判斷發(fā)生異常帶來的異常檢測(cè)信號(hào)ER1、 ER2和所述監(jiān)視定時(shí)器130的復(fù) 位脈沖信號(hào)RS1的發(fā)生作出響應(yīng)，隨著產(chǎn)生1次脈沖信號(hào)或多次脈沖信號(hào)，至 少進(jìn)行異常通知，而且是由從所述常規(guī)運(yùn)轉(zhuǎn)單元的常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到 所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式用的由觸發(fā)器電路或計(jì)數(shù)器電路構(gòu)成的邏 輯電路，該邏輯電路中添加驅(qū)動(dòng)停止單元142和存儲(chǔ)解除單元112B。所述驅(qū)動(dòng)停止單元142是在確定發(fā)生異常且加以存儲(chǔ)時(shí)起作用，并禁止驅(qū) 動(dòng)所述電負(fù)載中的一部分特定電負(fù)載的門電路。所述存儲(chǔ)解除單元112B是利用對(duì)電源開關(guān)102重新接通等人為操作作出響 應(yīng)的復(fù)位脈沖信號(hào)，使所述異常發(fā)生存儲(chǔ)單元140B的異常存儲(chǔ)信號(hào)復(fù)原的單 元。實(shí)施方式3 (l)組成詳細(xì)說明下面，以與圖l的不同處為中心，說明示出本發(fā)明實(shí)施例裝置3的電路框 圖的圖9。各圖中相同的標(biāo)號(hào)表示相同的部分。圖5中，在電子控制裝置IOOC的外部，設(shè)置外部電源IOI、電源繼電器和 負(fù)載繼電器，并從后面闡述的微處理器IIOC連接通過第1輸出接口電路115a 進(jìn)行供電驅(qū)動(dòng)的第1電負(fù)載群105a、通過第2輸出接口電路115b進(jìn)行供電驅(qū) 動(dòng)的第2電負(fù)載群105b、通過輸入接口電路116輸入的開關(guān)傳感器群106、通 過模擬輸入接口電路117輸入的模擬傳感器群107、通過串行接口電路118連 接的外部工具108、以及作為異常發(fā)生存儲(chǔ)單元的從觸發(fā)器電路140C的置位輸 出端子驅(qū)動(dòng)的告警顯示器109。作為電子控制裝置IOOC的內(nèi)部組成，微處理器IIOC用總線與作為非易失 性存儲(chǔ)器的MRAM120C連接。微處理器110C利用從電源繼電器輸出接點(diǎn)103b供電的控制電源單元111 產(chǎn)生的穩(wěn)定電壓進(jìn)行工作，利用供電保持指令輸出DR1，通過驅(qū)動(dòng)電路元件 113A對(duì)電源繼電器的勵(lì)磁線圈103a持續(xù)激勵(lì)。復(fù)位脈沖產(chǎn)生電路112C在接
通電源開關(guān)102的時(shí)間點(diǎn)產(chǎn)生復(fù)位脈沖信號(hào)，通過后面闡述的邏輯和元件131將微處理器110C初始化，或?qū)⒆鳛楹竺骊U述的異常發(fā)生存儲(chǔ)單元的觸發(fā)器電 路140C復(fù)位。將MRAM120C劃分成在從外部工具108傳送并寫入后以所述微處理器 IIOB運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和微處理器 IIOB運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放。MRAM120C還包含對(duì)來自微處理器110C的寫入指令信號(hào)作出響應(yīng)并對(duì)指 定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路 122、對(duì)來自微處理器IIOC的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元 121將保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、第l、第2差錯(cuò)標(biāo)記產(chǎn)生電路 124aa和124bb、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的第1、第2差錯(cuò)寄存器125aa和125bb、 以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的后面闡述的確認(rèn)讀出單元和重復(fù)異常判斷 單元的控制程序，并且構(gòu)成將來自微處理器IIOC的寫入指令信號(hào)通過寫入禁 止/解除單元1410供給所述MRAM120C。第1差錯(cuò)標(biāo)記產(chǎn)生電路124aa是邏輯電路，該邏輯電路在指定地址的所述 存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述 譯碼讀出電路譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記FLll。 但是，第2差錯(cuò)標(biāo)記FL11根據(jù)MRAM120C的每一訪問地址是否發(fā)生差錯(cuò)，其 工作狀態(tài)變化。第2差錯(cuò)標(biāo)記產(chǎn)生電路124bb是邏輯電路，該邏輯電路在指定地址的所述 存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述 譯碼讀出電路譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記FL22。 但是，第2差錯(cuò)標(biāo)記FL22根據(jù)每次訪問MRAM120C是否發(fā)生差錯(cuò)，其工作狀 態(tài)變化。監(jiān)視定時(shí)器130監(jiān)視微處理器110C產(chǎn)生的作為脈沖串信號(hào)的監(jiān)視清零信號(hào) WD1，并且監(jiān)視清零信號(hào)WD1的脈沖寬度超過閾值時(shí)產(chǎn)生復(fù)位脈沖信號(hào)RS1， 通過邏輯和元件131供給微處理器110C的復(fù)位輸入端子RST1，對(duì)微處理器 IIOC進(jìn)行初始化、重新啟動(dòng)。
還將復(fù)位脈沖信號(hào)RS1通過邏輯和元件141C，供給作為后面闡述的異常發(fā)生存儲(chǔ)單元的觸發(fā)器電路140C的置位輸入端。監(jiān)視定時(shí)器130在監(jiān)視清零信號(hào)WD1的脈沖寬度正常時(shí)，產(chǎn)生輸出允許信 號(hào)OUTE，可產(chǎn)生第l、第2輸出接口電路115a、 115b的輸出。成為異常發(fā)生存儲(chǔ)單元的觸發(fā)器電路140C被邏輯和元件141C的邏輯和輸 出信號(hào)置位，在邏輯和元件141C的輸入端子連接微處理器110C產(chǎn)生的第1、 第2異常檢測(cè)信號(hào)ER1、 ER2和監(jiān)視定時(shí)器130產(chǎn)生的復(fù)位脈沖信號(hào)RS1。將成為驅(qū)動(dòng)停止單元的門電路142連接在微處理器UOC產(chǎn)生的負(fù)載供電指 令輸出DR2與翻轉(zhuǎn)驅(qū)動(dòng)電路元件141之間，負(fù)載供電指令輸出DR2為邏輯電 平"H"時(shí)，激勵(lì)負(fù)載電源繼電器的勵(lì)磁線圈104a，觸發(fā)器電路140C的置位 輸出端子的邏輯電平為"H"時(shí)，使勵(lì)磁線圈104a去激勵(lì)。這種異常確定狀態(tài)下，將模式切換指令信號(hào)LPH供給微處理器IIOC。由硬件構(gòu)成的異常計(jì)數(shù)電路170對(duì)第1差錯(cuò)標(biāo)記FLll的發(fā)生次數(shù)進(jìn)行加法 運(yùn)算或減法運(yùn)算，利用微處理器IIOC供給的讀出指令信號(hào)的分頻信號(hào)DNP進(jìn) 行該運(yùn)算。該異常計(jì)數(shù)電路170在接通電源時(shí)，利用復(fù)位脈沖產(chǎn)生電路112C 產(chǎn)生的復(fù)位脈沖信號(hào)或微處理器110C產(chǎn)生的清零信號(hào)CL1初始化成例如當(dāng)前 值為零，并且異常計(jì)數(shù)電路170的當(dāng)前值達(dá)到規(guī)定極限閾值時(shí)，產(chǎn)生計(jì)數(shù)結(jié)束 輸出EP1，輸入到微處理器110C。由硬件構(gòu)成的異常計(jì)數(shù)電路180對(duì)第2差錯(cuò)標(biāo)記FL22的發(fā)生次數(shù)進(jìn)行加法 運(yùn)算或減法運(yùn)算，利用微處理器110C供給的讀出指令信號(hào)的分頻信號(hào)DNP進(jìn) 行該運(yùn)算。該異常計(jì)數(shù)電路180在接通電源時(shí)，利用復(fù)位脈沖產(chǎn)生電路112C 產(chǎn)生的復(fù)位脈沖信號(hào)或微處理器110C產(chǎn)生的清零信號(hào)CL2初始化成例如當(dāng)前 值為零，并且異常計(jì)數(shù)電路180的當(dāng)前值達(dá)到規(guī)定極限閾值時(shí)，產(chǎn)生計(jì)數(shù)結(jié)束 輸出EP2，輸入到微處理器110C。微處理器IIOC對(duì)輸入計(jì)數(shù)結(jié)束輸出EP1、 EP2作出響應(yīng)，產(chǎn)生第l、第2 異常檢測(cè)信號(hào)ER1、 ER2，并產(chǎn)生第l、第2清零信號(hào)CL1、 CL2，將異常計(jì)數(shù) 電路170、 180初始化。(2)作用動(dòng)作詳細(xì)說明 按圖9那樣構(gòu)成的本發(fā)明實(shí)施例裝置3中，將電源開關(guān)102閉路時(shí)，電源繼電器的輸出接點(diǎn)103b閉路，控制電源單元111受到外部電源101供電，產(chǎn) 生穩(wěn)定的控制電源電壓Vcc，由復(fù)位脈沖產(chǎn)生電路112B產(chǎn)生的復(fù)位脈沖信號(hào) 將微處理器IIOC和計(jì)數(shù)器電路140C初始化后，微處理器IIOC開始動(dòng)作，使 微處理器IIOB產(chǎn)生監(jiān)視清零信號(hào)WD1。對(duì)MRAM120C存放控制程序前的首次供電時(shí)，根據(jù)MRAM120C中預(yù)先存 放的引導(dǎo)程序，從外部工具108通過串行接口電路118將控制程序傳送到 MRAM120C。由外部工具108寫入控制程序時(shí)，工具連接信號(hào)TOOL和最高端 地址信號(hào)A15的邏輯電平均為"H"，因而將微處理器110C的寫入指令信號(hào) WR作為寫入指令輸入WRM原樣供給MRAM120C。另一方面，對(duì)MRAM120C存放控制程序后將電源開關(guān)102閉路時(shí)，進(jìn)行微 處理器110C、觸發(fā)器電路140C和異常計(jì)數(shù)電路170、 180的初始化后，微處 理器110C開始動(dòng)作，產(chǎn)生監(jiān)視清零信號(hào)WD1，同時(shí)還產(chǎn)生供電保持指令輸出 DR1和負(fù)載供電指令輸出DR2，激勵(lì)負(fù)載電源繼電器的勵(lì)磁線圈104a。此狀態(tài)下，工具連接信號(hào)TOOL為邏輯電平"L"，因而對(duì)最高端地址信號(hào) A15的邏輯電平均為"H"的程序存儲(chǔ)區(qū)，即使寫入指令信號(hào)WR的邏輯電平 為"H"，也不將寫入指令信號(hào)WR供給MRAM120C。但是，對(duì)高端地址信號(hào)A15的邏輯電平均為"L"的數(shù)據(jù)存儲(chǔ)區(qū)，寫入指令 信號(hào)WR有效。后面闡述的改寫糾錯(cuò)指令信號(hào)WRC與存儲(chǔ)區(qū)無關(guān)，總是有效。 微處理器IIOC對(duì)從模擬傳感器群107得到的模擬信號(hào)的電壓電平、從開關(guān) 傳感器群106得到的通斷信號(hào)的動(dòng)作狀態(tài)、以及存放在MRAM120C的存儲(chǔ)單 元121的輸入輸出控制程序作出響應(yīng)，進(jìn)行驅(qū)動(dòng)第1、第2電負(fù)載群105a、 105b 的控制。微處理器IIOC運(yùn)轉(zhuǎn)中因噪聲誤動(dòng)而第1、第2異常檢測(cè)信號(hào)ER1、 ER2產(chǎn) 生異常檢測(cè)脈沖信號(hào)，或監(jiān)視定時(shí)器130產(chǎn)生復(fù)位脈沖信號(hào)RS1時(shí)，通過邏輯 和元件141C對(duì)觸發(fā)器電路140C的置位輸入端子供給計(jì)數(shù)輸入信號(hào)，使觸發(fā)器 電路140C存儲(chǔ)異常發(fā)生狀態(tài)，并使置位輸出端子的邏輯電平為"H"。
其結(jié)果，告警顯示器109啟動(dòng)，并由門電路142切斷負(fù)載供電指令輸出DR2， 使負(fù)載電源繼電器的勵(lì)磁線圈104a去激勵(lì)，而且對(duì)微處理器IIOC供給模式切 換指令信號(hào)LPH。因而，微處理器IIOC轉(zhuǎn)移到抑制發(fā)動(dòng)機(jī)轉(zhuǎn)速的疏散運(yùn)轉(zhuǎn)模 式。
微處理器110C運(yùn)轉(zhuǎn)中電源開關(guān)102開路時(shí)，由供電保持指令輸出DR1和 驅(qū)動(dòng)電路元件113A對(duì)勵(lì)磁線圈103a、 104a持續(xù)激勵(lì)，并且微處理器110C執(zhí) 行學(xué)習(xí)存儲(chǔ)信息等的確認(rèn)保存后，自行停止監(jiān)視清零信號(hào)WD1，因而使勵(lì)磁線 圈103a去激勵(lì)。
重新接通電源開關(guān)102時(shí)，微處理器IIOC和觸發(fā)器電路140C由復(fù)位脈沖 產(chǎn)生電路112C加以初始化，所以觸發(fā)器電路140C的異常存儲(chǔ)為噪聲誤動(dòng)時(shí)， 恢復(fù)正常運(yùn)轉(zhuǎn)狀態(tài)。
但是，因MRAM120C或其它硬件異常而產(chǎn)生第1、第2異常檢測(cè)信號(hào)ER1、 ER2或監(jiān)視定時(shí)器130的復(fù)位脈沖信號(hào)RS1時(shí)，觸發(fā)器電路140C又對(duì)這些異 常信號(hào)計(jì)數(shù)，并迅速進(jìn)行異常通知、負(fù)載電源繼電器停止等。
異常計(jì)數(shù)電路170、 180對(duì)每一MRAM120C的讀出定時(shí)，如果發(fā)生第1或 第2差錯(cuò)則進(jìn)行1位計(jì)數(shù)的遞增，并且例如每100次讀出指令信號(hào)進(jìn)行1次減 法處理，將當(dāng)前值限制成大于零。
異常計(jì)數(shù)電路170、180的當(dāng)前值為例如10或4時(shí)，產(chǎn)生計(jì)數(shù)結(jié)束輸出EP1、 EP2。
因而，異常計(jì)數(shù)電路170對(duì)IOO次讀出產(chǎn)生IO次零星發(fā)生的異常時(shí)，產(chǎn)生 計(jì)數(shù)結(jié)束輸出EP1，并且異常計(jì)數(shù)電路180對(duì)100次讀出產(chǎn)生4次零星發(fā)生的 異常時(shí)，產(chǎn)生計(jì)數(shù)結(jié)束輸出EP2。
接著，說明用于說明圖9的裝置的第1異常判斷所涉及的動(dòng)作的流程圖的 圖10。
說明微處理器110C的動(dòng)作的流程圖的圖IOA中，工序1000是微處理器 110C開始進(jìn)行MRAM120C的異常判斷動(dòng)作的步驟，接著的工序1001的步驟 根據(jù)后面闡述的工序1002中初始標(biāo)記是否置位判斷是否首次動(dòng)作，如果是首 次動(dòng)作，進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1002，不是首次動(dòng)作則進(jìn)行"否"的
判斷后，轉(zhuǎn)移到工序1003。工序1002的步驟將上述第1、第2差錯(cuò)標(biāo)記產(chǎn)生電路124aa、 124bb或第1、 第2差錯(cuò)寄存器125a、 125b或第l、第2異常計(jì)數(shù)電路170、 180的當(dāng)前值初 始化，并使未圖示的初始標(biāo)記置位。該初始標(biāo)記在接通電源開關(guān)102的時(shí)間點(diǎn) 被復(fù)原。工序1003的步驟判斷是否讀出第1差錯(cuò)寄存器125a的內(nèi)容的定時(shí)，如果 是讀出時(shí)期，進(jìn)行"是"的判斷后，轉(zhuǎn)移到工序1003a，不是讀出時(shí)期則進(jìn)行"否"的判斷后通過中繼端子4A轉(zhuǎn)移到圖ll(A)的工序lllla。利用未圖示的 定時(shí)器進(jìn)行測(cè)量，判斷是否讀出時(shí)期，按例如約10毫秒(ms)中1次的比率進(jìn)行"是"的判斷。工序1003a的步驟讀出第1差錯(cuò)寄存器125a的內(nèi)容，蓋寫并保存在后面闡 述的暫時(shí)寄存器(未圖示)，并將第l差錯(cuò)寄存器125a的內(nèi)容復(fù)原。接著的工序1004a的步驟根據(jù)工序1003a讀出的暫時(shí)寄存器的內(nèi)容是否第1 差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第l差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1007a，非 發(fā)生第1差錯(cuò)則進(jìn)行"否"的判斷后通過中繼端子IIB轉(zhuǎn)移到圖ll(A)的工序 lllla。第1差錯(cuò)是可編碼糾錯(cuò)的差錯(cuò)，在第1差錯(cuò)寄存器125a的內(nèi)容為存儲(chǔ)單元 121的地址時(shí)，判斷為發(fā)生第1差錯(cuò)。工序1007a的步驟指定差錯(cuò)發(fā)生地址并讀出其內(nèi)容，但差錯(cuò)發(fā)生地址是步 驟1003a中檢測(cè)出的地址。工序1007a后接著執(zhí)行的工序1003b的步驟讀出第1差錯(cuò)寄存器125a的內(nèi) 容，蓋寫在未圖示的暫時(shí)寄存器上，并使第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。接著的工序1004b的步驟根據(jù)工序1003b讀出的暫時(shí)寄存器的內(nèi)容是否第1 差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第l差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1007b，非 發(fā)生第l差錯(cuò)則進(jìn)行"否"的判斷后通過中繼端子IIB轉(zhuǎn)移到圖ll(A)的工序 lllla。工序1007b的步驟指定差錯(cuò)發(fā)生地址并讀出其內(nèi)容，但差錯(cuò)發(fā)生地址是步 驟1003b中檢測(cè)出的地址。
后續(xù)的工序1008的步驟將工序1007b中讀出的譯碼數(shù)據(jù)通過帶糾錯(cuò)碼的寫 入電路122進(jìn)行修復(fù)寫入。工序1008后接著執(zhí)行的工序1009a中，產(chǎn)生第1異常檢測(cè)信號(hào)ER1的脈沖， 并將第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原，產(chǎn)生清零信號(hào)CL1，使異常計(jì)數(shù)電路 170復(fù)原后，經(jīng)中繼端子IIA轉(zhuǎn)移到圖ll(A)的工序H03a。用于說明等效表現(xiàn)異常計(jì)數(shù)電路170的計(jì)數(shù)動(dòng)作的動(dòng)作的流程圖的圖10(B) 中，工序1010是開始進(jìn)行異常計(jì)數(shù)電路170的動(dòng)作的步驟。后續(xù)的工序1011 的步驟判斷清零信號(hào)CL1的邏輯電平，如果是邏輯電平"H"就進(jìn)行"是"的 判斷后轉(zhuǎn)移到工序1012，是"L"電平則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1013。 工序1012的步驟將異常計(jì)數(shù)電路170的當(dāng)前值置零后，轉(zhuǎn)移到工序1013。后 續(xù)的工序1013的步驟判斷第1差錯(cuò)標(biāo)記FLll的邏輯電平，如果是邏輯電平"H" 就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1015a，是邏輯電平"L"則進(jìn)行"否"的判 斷后轉(zhuǎn)移到工序1014。工序1014的步驟判斷微處理器110C產(chǎn)生的分頻信號(hào)DNP的邏輯電平，如 果是邏輯電平"H"就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1015b，是邏輯電平"L" 則進(jìn)行"否"的判斷后返回工序1011。工序1015a的步驟對(duì)異常計(jì)數(shù)電路170的當(dāng)前值加1。工序1015b的步驟從 異常計(jì)數(shù)電路170的當(dāng)前值減去1。由工序1015a和工序1015b構(gòu)成的工序塊1015為第1累計(jì)單元。工序1015a或工序1015b后接著執(zhí)行的工序1016判斷異常計(jì)數(shù)電路170的 當(dāng)前值是否超過"10"，如果未超過就進(jìn)行"否"的判斷后返回工序1011，超 過則進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1017。工序1017中，產(chǎn)生計(jì)數(shù)結(jié)束輸出EP1后，返回工序1011。工序塊1010a是成為由工序1011至工序1017構(gòu)成的第1零星發(fā)生異常判 斷單元的工序群，工序塊1010b是成為由工序1003b、 1004b構(gòu)成的第l重復(fù) 異常判斷單元工序群。工序塊1010a中，檢測(cè)出在非特定的多個(gè)地址發(fā)生的第1差錯(cuò)的發(fā)生頻度， 并判斷為發(fā)生第1零星發(fā)生異常，而工序塊1010b中，根據(jù)對(duì)工序1007a指定 的正在發(fā)生異常的特定地址的再確認(rèn)動(dòng)作，判斷發(fā)生第l重復(fù)異常。概括說明上述流程圖。工序1015相當(dāng)于第1加減運(yùn)算電路，該第l加減運(yùn)算電路1015是由硬件構(gòu)成的異常計(jì)數(shù)電路170，對(duì)MRAM120C產(chǎn)生的第1差 錯(cuò)標(biāo)記FLll的發(fā)生次數(shù)進(jìn)行加法(或減法)運(yùn)算，并根據(jù)微處理器IIOC供給的 讀出指令信號(hào)的分頻信號(hào)DNP進(jìn)行減法(或加法)運(yùn)算。工序1016相當(dāng)于第1零星發(fā)生異常檢測(cè)單元，該第1零星發(fā)生異常檢測(cè)單 元1016根據(jù)異常計(jì)數(shù)電路170的當(dāng)前值超過規(guī)定的設(shè)定閾值，產(chǎn)生成為第1 異常檢測(cè)信號(hào)的計(jì)數(shù)結(jié)束輸出EP1。因而，由于噪聲誤動(dòng)等而零星發(fā)生第1差錯(cuò)時(shí)，不立即產(chǎn)生計(jì)數(shù)結(jié)束輸出 EP1;由于硬件異常而連續(xù)發(fā)生第1差錯(cuò)時(shí)，迅速產(chǎn)生計(jì)數(shù)結(jié)束輸出EP1。工序1010a是包含第1累計(jì)單元1015和第1零星發(fā)生異常檢測(cè)單元1016 的第l零星發(fā)生異常判斷單元。工序1003b相當(dāng)于第1確認(rèn)讀出單元，該第1確認(rèn)讀出單元1003b對(duì)第1 差錯(cuò)寄存器125a存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將該第1差錯(cuò)數(shù)據(jù)復(fù)原(利用工 序1003a)后，再次訪問差錯(cuò)發(fā)生地址(利用工序1007a)，再次讀出并確認(rèn)第1 差錯(cuò)寄存器125a的內(nèi)容。工序1008相當(dāng)于糾錯(cuò)寫入單元，該糾錯(cuò)寫入單元1008為修復(fù)寫入單元， 對(duì)作為第1確認(rèn)讀出單元1003b的讀出結(jié)果仍然在第1差錯(cuò)寄存器125a存放第 1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將通過譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保存數(shù) 據(jù)經(jīng)帶糾錯(cuò)碼的寫入電路122，蓋寫在MRAM120C的差錯(cuò)發(fā)生地址上加以保 存。工序塊1010b相當(dāng)于第1重復(fù)異常判斷單元，該第1重復(fù)異常判斷單元1010b 在確認(rèn)讀出單元1003b讀出的第l差錯(cuò)寄存器125a的內(nèi)容包含相同的差錯(cuò)標(biāo)記 時(shí)，判斷為同一地址的存儲(chǔ)器內(nèi)容連續(xù)異常。接著說明用于說明圖9的裝置的第2異常判斷所涉及的流程圖的圖11。 說明微處理器110C的動(dòng)作的流程圖的圖ll(A)中，后續(xù)于圖IO(A)的中繼 端子IIA執(zhí)行的工序1103a的步驟讀出第2差錯(cuò)寄存器125b的內(nèi)容，蓋寫并 保存在后寫優(yōu)先的暫時(shí)寄存器(未圖示)，并使第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。
后續(xù)的工序1004a的步驟根據(jù)工序1103a中讀出的暫時(shí)寄存器的內(nèi)容是否 第2差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1107a， 不發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序lllla。第2差錯(cuò)是不可編碼糾錯(cuò)的差錯(cuò)，在第2差錯(cuò)寄存器125b的內(nèi)容為存儲(chǔ)單 元121的地址時(shí)，判斷為發(fā)生第2差錯(cuò)。工序1107a的步驟指定差錯(cuò)發(fā)生地址并讀出其內(nèi)容，但差錯(cuò)發(fā)生地址是步 驟1103a中檢測(cè)出的地址。工序1107a后接著執(zhí)行的工序1103b的步驟讀出第2差錯(cuò)寄存器125b的內(nèi) 容，蓋寫在未圖示的暫時(shí)寄存器上，并使第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。接著的工序1104b的步驟根據(jù)工序1103b讀出的暫時(shí)寄存器的內(nèi)容是否第2 差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1109b，非 發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到步驟lllla。工序110%中，產(chǎn)生第2異常檢測(cè)信號(hào)ER2的脈沖，將第2差錯(cuò)寄存器125b 的內(nèi)容復(fù)原，并產(chǎn)生清零信號(hào)CL2，將異常計(jì)數(shù)電路180復(fù)原后，經(jīng)中繼端子 12A轉(zhuǎn)移到圖12(A)的工序1240。在圖10的工序1003、工序1004a、工序1004b、圖11的工序1104a、工序 1104b的判斷均為"否"從而不是異常檢查時(shí)期時(shí)或異常檢查結(jié)果正常時(shí)執(zhí)行 的工序lllla的步驟判斷異常計(jì)數(shù)電路170的計(jì)數(shù)結(jié)束輸出EP1的邏輯電平， 如果非計(jì)數(shù)結(jié)束就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序llllb，是計(jì)數(shù)結(jié)束則進(jìn)行 "是"的判斷后轉(zhuǎn)移到工序1112a。工序1112a產(chǎn)生第l異常檢測(cè)信號(hào)ERl，并產(chǎn)生清零信號(hào)CL1，將異常計(jì) 數(shù)電路170復(fù)原后，經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序1240。工序llllb的步驟判斷異常計(jì)數(shù)電路180的計(jì)數(shù)結(jié)束輸出EP2的邏輯電平， 如果非計(jì)數(shù)結(jié)束就進(jìn)行"否"的判斷后經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序 1240，是計(jì)數(shù)結(jié)束則進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1112b。工序1112b產(chǎn)生第2異常檢測(cè)信號(hào)ER2，并產(chǎn)生清零信號(hào)CL2，將異常計(jì) 數(shù)電路180復(fù)原后，經(jīng)中繼端子12A轉(zhuǎn)移到圖12(A)的工序1240。用于說明等效表現(xiàn)異常計(jì)數(shù)電路180的計(jì)數(shù)動(dòng)作的動(dòng)作的流程圖的圖11(B)
中，工序1110是開始進(jìn)行異常計(jì)數(shù)電路180的動(dòng)作的步驟。后續(xù)的工序llll的步驟判斷清零信號(hào)CL2的邏輯電平，如果是邏輯電平"H"就進(jìn)行"是"的 判斷后轉(zhuǎn)移到工序1112，是"L"電平則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1113。 工序1112的步驟將異常計(jì)數(shù)電路180的當(dāng)前值置零后，轉(zhuǎn)移到工序1113。后 續(xù)的工序1113的步驟判斷第2差錯(cuò)標(biāo)記FL22的邏輯電平，如果是邏輯電平"H" 就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1115a，是邏輯電平"L"則進(jìn)行"否"的判 斷后轉(zhuǎn)移到工序1114。工序1114的步驟判斷微處理器110C產(chǎn)生的分頻信號(hào)DNP的邏輯電平，如 果是邏輯電平"H"就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1115b，是邏輯電平"L" 則進(jìn)行"否"的判斷后返回工序1111。工序1115a的步驟對(duì)異常計(jì)數(shù)電路180的當(dāng)前值加1。工序1115b的步驟從 異常計(jì)數(shù)電路180的當(dāng)前值減去1。由工序1115a和工序1115b構(gòu)成的工序塊1115為第2累計(jì)單元。工序1115a或工序1115b后接著執(zhí)行的工序1116判斷異常計(jì)數(shù)電路180的 當(dāng)前值是否超過"4"，如果未超過就進(jìn)行"否"的判斷后返回工序1111，超 過則進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1117。工序1117中，產(chǎn)生計(jì)數(shù)結(jié)束輸出EP2后，返回工序llll。工序塊1120a是成為由工序1111至工序1117構(gòu)成的第2零星發(fā)生異常判 斷單元的工序群，工序塊1120b是成為由工序1103b、 1104b構(gòu)成的第2重復(fù) 異常判斷單元的工序群。工序塊1120a中，檢測(cè)出在非特定的多個(gè)地址發(fā)生的第2差錯(cuò)的發(fā)生頻度， 并判斷發(fā)生第1零星發(fā)生異常，而工序塊1120b中，根據(jù)對(duì)工序1107a指定的 正在發(fā)生異常的特定地址的再確認(rèn)動(dòng)作，判斷發(fā)生第2重復(fù)異常。概括說明上述流程圖。工序1115相當(dāng)于第2加減運(yùn)算電路，該第2加減運(yùn) 算電路1115是由硬件構(gòu)成的異常計(jì)數(shù)電路180，對(duì)MRAM120C產(chǎn)生的第2差 錯(cuò)標(biāo)記FL22的發(fā)生次數(shù)進(jìn)行加法(或減法)運(yùn)算，并根據(jù)微處理器110C供給的 讀出指令信號(hào)的分頻信號(hào)DNP進(jìn)行減法(或加法)運(yùn)算。工序1116相當(dāng)于第2零星發(fā)生異常檢測(cè)單元，該第2零星發(fā)生異常檢測(cè)單
元1116根據(jù)異常計(jì)數(shù)電路180的當(dāng)前值超過規(guī)定的設(shè)定閾值，產(chǎn)生成為第2異常檢測(cè)信號(hào)的計(jì)數(shù)結(jié)束輸出EP2。因而，由于噪聲誤動(dòng)等而零星發(fā)生第2差錯(cuò)時(shí)，不立即產(chǎn)生計(jì)數(shù)結(jié)束輸出 EP2;由于硬件異常而連續(xù)發(fā)生第2差錯(cuò)時(shí)，迅速產(chǎn)生計(jì)數(shù)結(jié)束輸出EP2。工序1120a是包含第2累計(jì)單元1115和第2零星發(fā)生異常檢測(cè)單元1116 的第2零星發(fā)生異常判斷單元。工序1103b相當(dāng)于第2確認(rèn)讀出單元，該第2確認(rèn)讀出單元1103b對(duì)第2 差錯(cuò)寄存器125b存放第2差錯(cuò)數(shù)據(jù)作出響應(yīng)，將該第2差錯(cuò)數(shù)據(jù)復(fù)原(利用工 序1103a)后，再次訪問差錯(cuò)發(fā)生地址(利用工序1107a)，再次讀出并確認(rèn)第2 差錯(cuò)寄存器125b的內(nèi)容。工序塊1120b相當(dāng)于第2重復(fù)異常判斷單元，該第2重復(fù)異常判斷單元1120b 在確認(rèn)讀出單元1103b讀出的第2差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)標(biāo) 記時(shí)，判斷為同一地址的存儲(chǔ)器內(nèi)容連續(xù)異常。接著，說明用于說明圖9的裝置的檢查動(dòng)作所涉及的流程圖的圖12、圖13。作為前半部分檢查動(dòng)作流程圖的圖12中，后續(xù)于上述工序1109、 1112a、 1112b、 llllb執(zhí)行的工序塊1210是工序群，其中判斷是否異常檢査時(shí)期，不 是異常檢査時(shí)期則進(jìn)行"否"的判斷后轉(zhuǎn)移到動(dòng)作結(jié)束工序1220，是異常檢查 時(shí)期就選擇異常檢查區(qū)后轉(zhuǎn)移到工序1202。工序塊1201中，工序1240的步驟判斷是否緊接在將電源開關(guān)102閉路之 后，如果是從斷變化到通之后，進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1211;如果已 閉路或已開路就轉(zhuǎn)移到工序1242。工序1241的步驟選擇成為檢查運(yùn)轉(zhuǎn)啟動(dòng)的 對(duì)象的特定檢查區(qū)。該特定檢查區(qū)選擇安全上重要的程序區(qū)，例如疏散運(yùn)轉(zhuǎn)控 制程序。工序1242的步驟判斷電源開關(guān)102是否閉路，閉路則進(jìn)行"是"的判斷后 轉(zhuǎn)移到工序1243，非閉路就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1244。工序1242 進(jìn)行"否"的判斷的狀態(tài)是將暫時(shí)閉路的電源開關(guān)103開路并由延遲恢復(fù)開關(guān) 元件103b持續(xù)供電的狀態(tài)。工序1243的步驟判斷是否定期檢査時(shí)期，如果是定期檢査時(shí)期就進(jìn)行"是"
的判斷后轉(zhuǎn)移到工序444，不是定期檢査時(shí)期則進(jìn)行"否"的判斷后轉(zhuǎn)移到動(dòng)作結(jié)束工序420。該工序443實(shí)質(zhì)上定期地進(jìn)行"是"的判斷。工序1244的步驟選擇并更新成為定期檢查或停止前檢査的對(duì)象的劃分檢查 區(qū)，其中在定期檢查時(shí)，根據(jù)后面闡述的工序1326進(jìn)行區(qū)域更新完的判斷， 轉(zhuǎn)移到動(dòng)作結(jié)束工序1220 —下，并且在又激活動(dòng)作啟動(dòng)工序1000后的工序 1244中，更新并選擇劃分成多個(gè)的劃分檢查區(qū)。將電源開關(guān)102開路的停止前檢查的情況下，根據(jù)后面闡述的工序1326進(jìn) 行區(qū)域更新未完的判斷，通過中繼端子12B返回工序1244，繼續(xù)更新并選擇劃 分成多個(gè)的劃分檢査區(qū)。工序1241或工序1244后接著執(zhí)行的工序1202的步驟在成為檢査對(duì)象的 MRAM120C的地址區(qū)，指定存儲(chǔ)單元121的地址，試讀出存儲(chǔ)內(nèi)容。后續(xù)的工序1203a的步驟讀出第2差錯(cuò)寄存器125b的內(nèi)容，存放到未圖示 的暫時(shí)寄存器，并將第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。后續(xù)的工序1204a的步 驟根據(jù)工序1203a讀出的暫時(shí)寄存器的內(nèi)容是否發(fā)生第2差錯(cuò)的狀態(tài)，在發(fā)生 第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1207a，如果未發(fā)生第2差錯(cuò)則進(jìn) 行"否"的判斷后轉(zhuǎn)移到工序1213a。工序1207a的步驟指定差錯(cuò)發(fā)生地址并讀出其內(nèi)容，其中該差錯(cuò)發(fā)生地址 是工序1203b讀出的地址。后續(xù)于工序1207a執(zhí)行的工序1203b的步驟讀出第2差錯(cuò)寄存器125b的內(nèi) 容，存放到未圖示的暫時(shí)寄存器，并將第2差錯(cuò)寄存器125b的內(nèi)容復(fù)原。接著的工序1204b的步驟根據(jù)工序1203b讀出的暫時(shí)寄存器的內(nèi)容是否第2 差錯(cuò)發(fā)生狀態(tài)，在發(fā)生第2差錯(cuò)時(shí)進(jìn)行"是"的判斷后通過中繼端子13B轉(zhuǎn)移 到圖13的工序1332，非發(fā)生第2差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1213a。工序1213a的步驟讀出第1差錯(cuò)寄存器125a的內(nèi)容，蓋寫并保存在后寫優(yōu) 先的暫時(shí)寄存器(未圖示)，并將第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。后續(xù)的工序1214a的步驟根據(jù)工序1213a讀出的暫時(shí)寄存器的內(nèi)容是否發(fā) 生第1差錯(cuò)的狀態(tài)，在發(fā)生第1差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1217a， 如果未發(fā)生第1差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1222。
工序1217a的步驟指定差錯(cuò)發(fā)生地址并讀出其內(nèi)容，其中該差錯(cuò)發(fā)生地址 是工序1213a讀出的地址。接著的工序1213b的步驟讀出第1差錯(cuò)寄存器125a的內(nèi)容，蓋寫并保存在 后寫優(yōu)先的暫時(shí)寄存器(未圖示)，并將第1差錯(cuò)寄存器125a的內(nèi)容復(fù)原。后續(xù)的工序1214b的步驟根據(jù)工序1213b讀出的暫時(shí)寄存器的內(nèi)容是否發(fā) 生第1差錯(cuò)的狀態(tài)，在發(fā)生第1差錯(cuò)時(shí)進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1221， 如果未發(fā)生第1差錯(cuò)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1222。工序1221的步驟判斷下一工序1218是否執(zhí)行正常數(shù)據(jù)的糾錯(cuò)寫入，如果 未糾錯(cuò)寫入就進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1218，已糾錯(cuò)寫入則進(jìn)行"是" 的判斷后通過中繼端子13B轉(zhuǎn)移到圖13的工序1332。工序1218的步驟將工序1217a中讀出的譯碼數(shù)據(jù)通過帶糾錯(cuò)碼的寫入電路 122進(jìn)行修復(fù)寫入；該工序1218后，接著返回工序1223b，并由工序1214b判 斷是否進(jìn)行正常寫入。工序1222的步驟判斷成為這次的檢查對(duì)象的區(qū)域的檢査是否完成，如果未 完成就進(jìn)行"否"的判斷后返回工序1202并更新檢查地址，如果檢查完則進(jìn) 行"是"的判斷后通過中繼端子13A轉(zhuǎn)移到圖13的工序1323。作為后半部分檢査動(dòng)作流程圖的圖13中，后續(xù)于中繼端子13A的工序1323 的步驟，對(duì)為和數(shù)校驗(yàn)、或CRC校驗(yàn)而分組的多個(gè)檢查區(qū)設(shè)定校驗(yàn)?zāi)膫€(gè)區(qū)； 該檢查區(qū)可以是例如與工序1241或工序1244選擇的檢査區(qū)相同的區(qū)或進(jìn)一步 細(xì)分的區(qū)。后續(xù)的工序1324的步驟對(duì)工序1323中設(shè)定的檢查區(qū)進(jìn)行和數(shù)校驗(yàn)、或CRC 校驗(yàn)。后續(xù)的工序1325的步驟根據(jù)工序1324的校驗(yàn)結(jié)果是否正常，如果正常 就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1326，不正常則進(jìn)行"否"的判斷后轉(zhuǎn)移到 工序1332。工序1326中，在將電源開關(guān)102閉路的定期檢查時(shí)進(jìn)行"是"的判斷，在 將電源開關(guān)102開路的停止前檢査時(shí)，首先進(jìn)行"否"的判斷，并返回工序1244， 重復(fù)進(jìn)行多個(gè)檢查區(qū)的檢查后，如果完成全部劃分檢査區(qū)的檢查，則進(jìn)行"是" 的判斷并轉(zhuǎn)移到動(dòng)作結(jié)束工序1220。
圖12的工序1204b、 1221、圖13的工序1325中判斷為異常時(shí)執(zhí)行的工序 1332的步驟確認(rèn)在檢查區(qū)發(fā)生第2差錯(cuò)的地址。該工序1332中， 一面依次訪 問檢査區(qū)內(nèi)的MRAM120C的地址， 一面確認(rèn)第2差錯(cuò)寄存器125b的內(nèi)容，從 而檢索是否存在不少于2個(gè)的異常地址。后續(xù)的工序1333的步驟判斷作為工序1332的檢索結(jié)果是否存在不多于1 個(gè)的異常發(fā)生地址，如果不多于l個(gè)就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1334， 超過1個(gè)則進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1329。工序1334的步驟對(duì)預(yù)先作為控制數(shù)據(jù)存放在MRAM120C的和數(shù)校驗(yàn)數(shù)據(jù) 與工序1334中算出的和數(shù)校驗(yàn)數(shù)據(jù)進(jìn)行比較，根據(jù)其差異進(jìn)行反向運(yùn)算，從 而估計(jì)異常發(fā)生地址的正確數(shù)據(jù)。接著的工序1335的步驟將工序1334中估算的正確數(shù)據(jù)寫入并保存到異常 發(fā)生地址后，轉(zhuǎn)移到工序1329。后續(xù)的工序1329中，產(chǎn)生異常檢測(cè)信號(hào)ER1或ER2，使圖10的工序1002 中置位的初始標(biāo)記復(fù)原，而且使MRAM120C內(nèi)的第1、第2差錯(cuò)寄存器125a、 125b復(fù)原后轉(zhuǎn)移到工序1326。動(dòng)作結(jié)束工序1220中，微處理器IIOC執(zhí)行其它控制動(dòng)作后，實(shí)質(zhì)上定期 地轉(zhuǎn)移到圖IO的動(dòng)作開始工序1000，但將電源開關(guān)102開路時(shí)，將微處理器 IIOC停止一下，使電源繼電器103a去激勵(lì)，并切斷供電電路。概括說明上述流程圖。工序1203b相當(dāng)于第2確認(rèn)讀出單元，該第2確認(rèn) 讀出單元1203b對(duì)第2差錯(cuò)寄存器125b存放第2差錯(cuò)數(shù)據(jù)作出響應(yīng)(利用工序 1204a的判斷)，將該第2差錯(cuò)數(shù)據(jù)復(fù)原(在工序1203a讀出后復(fù)原)后，再次訪 問差錯(cuò)發(fā)生地址(利用工序1207a)，再次讀出并確認(rèn)第2差錯(cuò)寄存器125b的內(nèi) 容。包含工序1207a、 1203b、 1204b的工序塊1232相當(dāng)于第2重復(fù)異常判斷單 元，該第2重復(fù)異常判斷單元1232在第2確認(rèn)讀出單元1203b進(jìn)行確認(rèn)讀出 時(shí)，第2差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一 地址的存儲(chǔ)內(nèi)容連續(xù)異常。工序1213b相當(dāng)于第1確認(rèn)讀出單元，該第1確認(rèn)讀出單元1213b對(duì)第1
差錯(cuò)寄存器125a存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)(利用工序1214a的判斷)，將該第 2差錯(cuò)數(shù)據(jù)復(fù)原(利用在工序1213a讀出后復(fù)原)后，再次訪問差錯(cuò)發(fā)生地址(利 用工序1217a)，再次讀出并確認(rèn)第1差錯(cuò)寄存器125a的內(nèi)容。包含工序1214b、 1221的工序塊1231相當(dāng)于第1重復(fù)異常判斷單元，該第 1重復(fù)異常判斷單元1231在第1確認(rèn)讀出單元1213b進(jìn)行確認(rèn)讀出時(shí)，第1差 錯(cuò)寄存器125a的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一地址的存儲(chǔ)內(nèi) 容連續(xù)異常。工序1218相當(dāng)于糾錯(cuò)寫入單元，該糾錯(cuò)寫入單元1218對(duì)作為第1確認(rèn)讀 出單元1213b的讀出結(jié)果在第1差錯(cuò)寄存器125a仍然存放第1差錯(cuò)數(shù)據(jù)作出響 應(yīng)，將通過譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯(cuò)碼 的寫入電路122蓋寫并保存在MRAM120C的差錯(cuò)發(fā)生地址上。包含工序1323、 1324、 1325的工序塊1333相當(dāng)于第3異常判斷單元，該 異常判斷單元1333依次讀出MRAM120C的特定區(qū)間區(qū)域的保存數(shù)據(jù)，利用涉 及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否有誤碼。工序1327相當(dāng)于糾錯(cuò)傳送單元，該糾錯(cuò)傳送單元1327是修復(fù)寫入單元， 在第3異常判斷單元1333判斷為特定區(qū)間的MRAM120C的保存數(shù)據(jù)有誤碼， 并且第2重復(fù)異常判斷單元1332判斷為特定區(qū)間內(nèi)在1個(gè)保存數(shù)據(jù)區(qū)有誤碼 時(shí)，根據(jù)和數(shù)校驗(yàn)數(shù)據(jù)或CRC校驗(yàn)數(shù)據(jù)，進(jìn)行反向運(yùn)算，從而估算正確的保 存數(shù)據(jù)，并將該估算數(shù)據(jù)通過所述帶糾錯(cuò)碼的寫入電路122蓋寫^H呆存在 MRAM120C的差錯(cuò)發(fā)生地址上。包含工序1240至工序1244的工序塊1201相當(dāng)于檢查時(shí)期判斷單元，該檢 查時(shí)期判斷單元1201選擇運(yùn)轉(zhuǎn)啟動(dòng)檢查單元或定期檢査單元或停止前檢查單 元。再者，運(yùn)轉(zhuǎn)啟動(dòng)校正單元是特定檢查單元，該特定檢查單元在接通電源開 關(guān)102后，對(duì)MRAM120C保存的特定區(qū)域的主要數(shù)據(jù)利用重復(fù)異常判斷單元 1231、 1232或第3異常判斷單元1233檢查是否有誤碼。定期檢查單元是劃分更新檢查單元，該劃分更新檢査單元在連續(xù)接通電源 開關(guān)102的狀態(tài)下，將MRAM120C保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各劃分?jǐn)?shù)據(jù)
利用重復(fù)異常判斷單元1231、 1232或第3異常判斷單元1233依次檢查是否有 誤碼。停止前檢查單元是成批檢査單元，該成批檢查單元在切斷電源后的延遲恢 復(fù)開關(guān)元件103b閉路期間，對(duì)MRAM120C保存的全部數(shù)據(jù)利用重復(fù)異常判斷 單元1231、 1232和第3異常判斷單元1233檢查是否有誤碼。接著，說明用于說明圖9的裝置的寫入禁止/解除動(dòng)作所涉及的動(dòng)作的流 程圖的圖14。圖14中，工序1400是啟動(dòng)微處理機(jī)110C的寫入禁止動(dòng)作的步驟。后續(xù)的 工序的步驟判斷是否連接外部工具108并形成控制程序?qū)懭肽Ｊ?，如果是寫?模式就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1405，未連接外部工具108或形成讀出 模式時(shí)進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1402。工序1402的步驟判斷是否有糾錯(cuò)寫入指令，需要糾錯(cuò)寫入時(shí)進(jìn)行"是"的 判斷后轉(zhuǎn)移到工序1405，不必糾錯(cuò)寫入時(shí)進(jìn)行"否"的判斷后轉(zhuǎn)移到工序1403。這里說的糾錯(cuò)寫入相當(dāng)于圖10的工序1008、圖12的工序1218、圖13的 工序1335中的糾錯(cuò)寫入和異常糾錯(cuò)寫入。工序1403的步驟判斷打算寫入的地址區(qū)是程序存儲(chǔ)區(qū)還是數(shù)據(jù)存儲(chǔ)區(qū)，如 果是程序存儲(chǔ)區(qū)就進(jìn)行"是"的判斷后轉(zhuǎn)移到工序1404，不是程序存儲(chǔ)區(qū)則進(jìn) 行"否"的判斷后轉(zhuǎn)移到工序1405。工序1404的步驟將寫入禁止標(biāo)記置位，禁止對(duì)MRAM120C的程序存儲(chǔ)區(qū) 產(chǎn)生寫入指令信號(hào)。工序1405的步驟將寫入禁止標(biāo)記復(fù)原，允許對(duì)MRAM120C的程序存儲(chǔ)區(qū) 和數(shù)據(jù)存儲(chǔ)區(qū)產(chǎn)生寫入指令信號(hào)。后續(xù)于工序1404、工序1405的工序1406是動(dòng)作結(jié)束工序，微處理器110C 后續(xù)于動(dòng)作結(jié)束工序1406，執(zhí)行其它控制動(dòng)作后，實(shí)質(zhì)上定期地返回動(dòng)作啟動(dòng) 工序1400。執(zhí)行圖10的工序1008、圖12的工序1218、圖13的工序1335時(shí)，將寫入 禁止標(biāo)記置位，并隨著執(zhí)行工序1008、工序1228、工序1335，立即將寫入禁 止標(biāo)記復(fù)原。
由工序1404和工序1405構(gòu)成的工序1410是寫入禁止/解除單元，該寫入 禁止/解除單元1410相當(dāng)于圖1、圖5中的寫入禁止/解除單元150。因而，圖l、圖5中，能將硬件電路的寫入禁止/解除單元150換成軟件 單元的寫入禁止/解除單元1410，并且圖9中使用寫入禁止/解除單元150， 則不需要寫入禁止/解除單元1410。再者，圖1的寫入禁止/解除單元150中，利用最高端地址信號(hào)A15劃分 程序存儲(chǔ)區(qū)和數(shù)據(jù)存儲(chǔ)區(qū)，但能通過邏輯連接其它低端地址信號(hào)進(jìn)行正確的區(qū) 域劃分；圖14的工序1403中也根據(jù)多個(gè)地址信號(hào)進(jìn)行區(qū)域判斷。
(3)其它實(shí)施方式說明
按圖9那樣構(gòu)成的本發(fā)明實(shí)施例裝置3中，將MRAM120C當(dāng)作具有第1、 第2差錯(cuò)寄存器125a、 125b和第l、第2差錯(cuò)標(biāo)記產(chǎn)生電路124aa、 124bb的 存儲(chǔ)器進(jìn)行了說明，但作為本發(fā)明的基本主旨，具有第1、第2差錯(cuò)寄存器125a、 125b的任一方和第1差錯(cuò)標(biāo)記產(chǎn)生電路124aa、 124bb的任一方就可以。
例如，不存在第2差錯(cuò)寄存器125b時(shí)，可刪除圖ll(A)的工序1003a至工 序1009b、圖12中的工序1213a至工序1204b和圖13的工序塊1327。
反之，不存在第l差錯(cuò)寄存器125a時(shí)，可刪除圖IO(A)的工序1003a至工 序1009a和圖12中的工序1213a至工序1218，并且在工序1204b的判斷為"否" 時(shí)轉(zhuǎn)移到工序1222。不存在第1差錯(cuò)標(biāo)記產(chǎn)生電路124aa和第2差錯(cuò)標(biāo)記產(chǎn)生電路124bb的任 一方時(shí)，可刪除異常計(jì)數(shù)電路170或異常計(jì)數(shù)電路180，刪除圖IO(B)或圖ll(B)， 并刪除圖ll(A)的工序lllla、工序1112a或工序llllb、工序1112b。
本發(fā)明實(shí)施例裝置1、 2中設(shè)置第2差錯(cuò)寄存器125b和第3異常判斷單元 時(shí)，能導(dǎo)入實(shí)施例裝置3中說明的異常糾錯(cuò)寫入單元1327。
反之，實(shí)施例裝置3中設(shè)置后備存儲(chǔ)器161A或161B時(shí)，能導(dǎo)入實(shí)施例裝 置l、 2中的糾錯(cuò)傳送單元427、 827。
還可將用觸發(fā)器電路140C表示的異常發(fā)生存儲(chǔ)單元換成圖1所示的計(jì)數(shù)器 電路140A。
可用圖5所示那樣監(jiān)視定時(shí)器130產(chǎn)生的輸出允許信號(hào)OUTE代替使對(duì)應(yīng)
于讀取103a進(jìn)行自保持動(dòng)作用的供電保持指令輸出DR1。按圖9那樣構(gòu)成的本發(fā)明實(shí)施例裝置3中，差錯(cuò)發(fā)生狀態(tài)累計(jì)單元利用成為累計(jì)單元的可逆計(jì)數(shù)器對(duì)差錯(cuò)標(biāo)記的差錯(cuò)發(fā)生信息進(jìn)行加法計(jì)數(shù)，并根據(jù)讀 出指令信號(hào)的分頻信號(hào)進(jìn)行減法運(yùn)算，但也可簡(jiǎn)略地利用規(guī)定周期的信號(hào)代替 讀出指令信號(hào)的分頻信號(hào)進(jìn)行減法運(yùn)算。而且，作為累計(jì)單元的可逆計(jì)數(shù)器，也可簡(jiǎn)略地取為硬件構(gòu)成的加法計(jì)數(shù) 器或減法計(jì)數(shù)器。例如，可隨著發(fā)生差錯(cuò)，使當(dāng)前值寄存器作加法運(yùn)算，其計(jì)數(shù)的當(dāng)前值一超過規(guī)定閾值就產(chǎn)生異常檢測(cè)輸出，并利用對(duì)MRAM的讀出指令信號(hào)的分頻 信號(hào)或規(guī)定周期的時(shí)鐘信號(hào)將當(dāng)前值初始化為零。也可隨著發(fā)生差錯(cuò)，使當(dāng)前值寄存器作減法運(yùn)算，其計(jì)數(shù)的當(dāng)前值一到達(dá) 零就產(chǎn)生異常檢測(cè)輸出，并利用對(duì)MRAM的讀出指令信號(hào)的分頻信號(hào)或規(guī)定 周期的時(shí)鐘信號(hào)將當(dāng)前值初始化為零。(4)實(shí)施方式3的要點(diǎn)和特征。本發(fā)明實(shí)施方式3的電子控制裝置IOOC，具有從外部電源101供電并根據(jù) 輸入傳感器群106、 107的工作狀況對(duì)電負(fù)載群105a、 105b進(jìn)行驅(qū)動(dòng)控制的微 處理器IIOC，從外部工具108對(duì)與該微處理器協(xié)同工作的非易失性程序存儲(chǔ)器 傳送并寫入含控制常數(shù)的控制程序。所述微處理器110C根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)120C中存放的控制程 序進(jìn)行工作、并且將該MRAM劃分成在從所述外部工具108傳送并寫入后以 所述微處理器IIOC運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ) 區(qū)和所述微處理器110C運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行 存放。所述MRAM120C還包含對(duì)來自所述微處理器110C的寫入指令信號(hào)作出 響應(yīng)并對(duì)指定地址的存儲(chǔ)單元121寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的 寫入電路122、對(duì)來自所述微處理器110C的讀出指令信號(hào)作出響應(yīng)并從指定地 址的存儲(chǔ)單元121將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路123、設(shè)置在所 述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器125a、 125b、以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的確
認(rèn)讀出單元1003b、 1103b、 1203b、 1213b和重復(fù)異常判斷單元1010b、 1120b、 1231、 1232的控制程序，并且構(gòu)成將來自所述微處理器IIOC的寫入指令信號(hào) 通過寫入禁止/解除單元1410供給所述MRAM120C。所述差錯(cuò)寄存器125a、 125b是特定地址存儲(chǔ)器，在所述存儲(chǔ)單元121保存 的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò)數(shù) 據(jù)是由所述微處理器IIOC加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或 通過依次讀出所述存儲(chǔ)單元121的各地址的內(nèi)容而在新地址有誤碼則存放依次 更新的差錯(cuò)數(shù)據(jù)。所述確認(rèn)讀出單元1003b、 1103b、 1203b、 1213b是對(duì)所述差錯(cuò)寄存器125a、 125b存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)且將所述差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后再次 訪問差錯(cuò)發(fā)生地址以再次讀出并確認(rèn)所述差錯(cuò)寄存器125a、 125b的內(nèi)容的單元。所述重復(fù)異常判斷單元1010b、 1120b、 1231、 1232是在所述確認(rèn)讀出單元 1003b、 1103b、 1203b、 1213b讀出的差錯(cuò)寄存器125a、 125b的內(nèi)容包含相同 的差錯(cuò)數(shù)據(jù)時(shí)判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常的單元。所述寫入禁止/解除單元1410對(duì)存放所述控制程序的所述MRAM120C的 程序存儲(chǔ)區(qū)禁止將所述微處理器110C的寫入指令信號(hào)供給所述MRAM120C， 并在處于連接外部工具108對(duì)所述MRAM120C寫入控制程序的狀態(tài)時(shí)，對(duì)所 述微處理器IIOC解除所述寫入禁止功能，在不連接外部工具108，打算進(jìn)行所 述控制程序的修復(fù)寫入時(shí)，將所述寫入禁止功能作為例外加以解除。而且，對(duì)所述重復(fù)異常判斷單元1010b、 1120b、 1231、 1232判斷為異常時(shí) 或進(jìn)行多次異常判斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至 少一方的異常處理。所述MRAM120C還具有糾錯(cuò)寫入單元1008、 1218。所述差錯(cuò)寄存器是位 于第1特定地址的第1差錯(cuò)寄存器125a，該第1差錯(cuò)寄存器125a在指定地址 的所述存儲(chǔ)單元121的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù) 據(jù)是所述譯碼讀出電路123譯碼并糾錯(cuò)后的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作 為第l差錯(cuò)數(shù)據(jù)加以存放。
所述確認(rèn)讀出單元是第1確認(rèn)讀出單元1003b、 1213b，該第l確認(rèn)讀出單 元1003b、 1213b對(duì)所述第1差錯(cuò)寄存器125a存放的第l差錯(cuò)數(shù)據(jù)作出響應(yīng)， 在將該第1差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀 出并確認(rèn)所述第1差錯(cuò)寄存器125a的內(nèi)容。所述糾錯(cuò)寫入單元1008、 1218是修復(fù)寫入單元，該修復(fù)寫入單元對(duì)作為所 述第1確認(rèn)讀出單元1003b、 1213b的讀出結(jié)果仍然在第1差錯(cuò)寄存器125a存 放第l差錯(cuò)數(shù)據(jù)作出響應(yīng)，將通過所述譯碼讀出電路123讀出的差錯(cuò)發(fā)生地址 的保存數(shù)據(jù)經(jīng)所述帶糾錯(cuò)碼的寫入電路122對(duì)所述MRAM120C的差錯(cuò)發(fā)生地 址進(jìn)行蓋寫并加以保存。所述重復(fù)異常判斷單元是第1重復(fù)異常判斷單元1010b、 1231，該第1重復(fù) 異常判斷單元1010b、 1231在所述第1確認(rèn)讀出單元1003b、 1213b進(jìn)行讀出 確認(rèn)時(shí)或所述糾錯(cuò)寫入單元1008、 1218進(jìn)行糾錯(cuò)寫入后的讀出確認(rèn)中所述第1 差錯(cuò)寄存器125a的內(nèi)容再次包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的內(nèi)容連 續(xù)異常。所述寫入禁止/解除單元1410在所述糾錯(cuò)寫入單元1008、 1218的修復(fù)操 作時(shí)，解除所述寫入禁止功能。所述MRAM120C除具有所述第1差錯(cuò)寄存器125a外，還具有第1差錯(cuò)標(biāo) 記產(chǎn)生電路124aa，并設(shè)置包含第1累計(jì)單元1015和第1零星發(fā)生異常檢測(cè)單 元1016的第1零星發(fā)生判斷單元1010a、以及異常發(fā)生存儲(chǔ)單元140C。所述 第1差錯(cuò)標(biāo)記產(chǎn)生電路124aa是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ) 單元121的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述譯碼 讀出電路123譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第l差錯(cuò)標(biāo)記FLll。所述第1差錯(cuò)標(biāo)記FLll根據(jù)所述MRAM120C的每一訪問地址是否發(fā)生差 錯(cuò)，其工作狀態(tài)變化。所述第1加減運(yùn)算電路1015是由硬件構(gòu)成的異常計(jì)數(shù)電路170，該異常計(jì) 數(shù)電路170對(duì)所述第1差錯(cuò)標(biāo)記FLll的發(fā)生次數(shù)進(jìn)行加法運(yùn)算或減法運(yùn)算， 并根據(jù)所述微處理器IIOC供給的讀出指令信號(hào)的分配信息DNP對(duì)其進(jìn)行減法 運(yùn)算或加法運(yùn)算。 所述第1零星發(fā)生異常檢測(cè)單元1016根據(jù)所述異常計(jì)數(shù)電路170的當(dāng)前值 超過規(guī)定閾值，產(chǎn)生成為第1異常檢測(cè)信號(hào)的計(jì)數(shù)結(jié)束輸出EP1。所述異常發(fā)生存儲(chǔ)單元140C對(duì)所述第1重復(fù)異常判斷單元1010b、 1231進(jìn) 行異常判斷和產(chǎn)生所述計(jì)數(shù)結(jié)束輸出EP1作出響應(yīng)，至少進(jìn)行異常通知。因而，具有的特征為能根據(jù)第1差錯(cuò)標(biāo)記的發(fā)生頻度正確檢測(cè)出零星發(fā)生的異常，并能進(jìn)行硬件計(jì)數(shù)器的高速計(jì)數(shù)，從而能減輕微處理器的控制負(fù)擔(dān)。所述差錯(cuò)寄存器是位于第2特定地址的第2差錯(cuò)寄存器125b，該第2差錯(cuò) 寄存器125b在指定地址的所述存儲(chǔ)單元121的內(nèi)容發(fā)生超過可譯碼范圍的差 錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該 差錯(cuò)的地址號(hào)作為第2差錯(cuò)數(shù)據(jù)加以存放。所述確認(rèn)讀出單元是第2確認(rèn)讀出單元1103b、 1203b，該第2確認(rèn)讀出單 元1103b、 1203b對(duì)所述第2差錯(cuò)寄存器125b存放的第2差錯(cuò)數(shù)據(jù)作出響應(yīng)， 在將該第2差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，讀出并 確認(rèn)所述第2差錯(cuò)寄存器125b的內(nèi)容。所述重復(fù)異常判斷單元是第2重復(fù)異常判斷單元1120b、 1232，該第2重復(fù) 異常判斷單元1120b、 1232在所述第2確認(rèn)讀出單元1103b、 1203b進(jìn)行讀出 確認(rèn)時(shí)，所述第2差錯(cuò)寄存器125b的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)的情況下，判 斷為同一地址的內(nèi)容連續(xù)異常。所述MRAM120C除具有所述第2差錯(cuò)寄存器125b外，還具有第2差錯(cuò)標(biāo) 記產(chǎn)生電路124bb，并設(shè)置包含第2累計(jì)單元1115和第2零星發(fā)生異常檢測(cè)單 元1116的第2零星發(fā)生判斷單元1120a、以及異常發(fā)生存儲(chǔ)單元140C。所述 第2差錯(cuò)標(biāo)記產(chǎn)生電路124bb是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ) 單元121的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能 保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo) 記FL22。所述第2差錯(cuò)標(biāo)記FL22根據(jù)所述MRAM120C的每一訪問地址是否發(fā)生差 錯(cuò)，其工作狀態(tài)變化。所述第2加減運(yùn)算電路1115是由硬件構(gòu)成的異常計(jì)數(shù)電路180，對(duì)所述第
2差錯(cuò)標(biāo)記FL22的發(fā)生次數(shù)進(jìn)行加法運(yùn)算或減法運(yùn)算，并根據(jù)所述微處理器110C供給的讀出指令信號(hào)的分配信息DNP對(duì)其進(jìn)行減法運(yùn)算或加法運(yùn)算。所述第2零星發(fā)生異常檢測(cè)單元1116根據(jù)所述異常計(jì)數(shù)電路180的當(dāng)前值 超過規(guī)定閾值，產(chǎn)生成為第2異常檢測(cè)信號(hào)的計(jì)數(shù)結(jié)束輸出EP2。所述異常發(fā)生存儲(chǔ)單元140C對(duì)所述第2重復(fù)異常判斷單元1120b、 1232進(jìn) 行異常判斷和產(chǎn)生所述計(jì)數(shù)結(jié)束輸出EP2作出響應(yīng)，至少進(jìn)行異常通知。因而，具有的特征為能根據(jù)第2差錯(cuò)標(biāo)記的發(fā)生頻度正確檢測(cè)出零星發(fā) 生的異常，并能進(jìn)行硬件計(jì)數(shù)器的高速計(jì)數(shù)，從而能減輕微處理器的控制負(fù)擔(dān)。所述MRAM120C還包含成為所述第2重復(fù)異常判斷單元1232和第3異常 判斷單元1333的控制程序兩者和成為異常糾錯(cuò)寫入單元1327的控制程序。所述第3異常判斷單元1333依次讀出所述MRAM120C的特定區(qū)間區(qū)域的 保存數(shù)據(jù)，利用涉及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否 有錯(cuò)碼。所述異常糾錯(cuò)寫入單元1327是修復(fù)寫入單元，該修復(fù)寫入單元在所述第3 異常判斷單元1333判斷為特定區(qū)間的MRAM的保存數(shù)據(jù)有錯(cuò)碼時(shí)，根據(jù)和數(shù) 校驗(yàn)數(shù)據(jù)或CRC校驗(yàn)數(shù)據(jù)進(jìn)行反向運(yùn)算，估算正確的保存數(shù)據(jù)，將該估計(jì)數(shù) 據(jù)通過所述帶糾錯(cuò)碼的寫入電路122，對(duì)所述MRAM120C的差錯(cuò)發(fā)生地址進(jìn) 行蓋寫并加以保存。所述所述寫入禁止/解除單元1410在所述異常糾錯(cuò)寫入單元的修復(fù)操作 時(shí)，解除所述寫入禁止功能。因而，具有的特征為即使l個(gè)數(shù)據(jù)發(fā)生多位誤碼，也能算出發(fā)生誤碼前 的正常數(shù)據(jù)，并使其恢復(fù)。所述MRAM120C還包含成為第3異常判斷單元1333的控制程序，并具有 異常發(fā)生存儲(chǔ)單元140C。所述第3異常判斷單元1333依次讀出所述MRAM120C的規(guī)定期間區(qū)域的 保存數(shù)據(jù)，利用涉及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否 有誤碼。所述異常發(fā)生存儲(chǔ)單元140C對(duì)所述重復(fù)異常判斷單元1010b、1120b、1231、1232進(jìn)行異常判斷和所述第3異常判斷單元1333進(jìn)行異常判斷作出響應(yīng)，至少進(jìn)行異常通知。所述MRAM120C還包含成為選擇運(yùn)轉(zhuǎn)啟動(dòng)檢查單元或定期檢查單元或停 止前檢查單元中的1個(gè)單元的檢查時(shí)期判斷單元1201的控制程序。所述運(yùn)轉(zhuǎn)啟動(dòng)檢查單元是特定檢查單元，該特定檢査單元在接通電源開關(guān) 102后，對(duì)所述MRAM120C保存的特定區(qū)域的主要數(shù)據(jù)利用所述重復(fù)異常判 斷單元1231、 1232或所述第3異常判斷單元1333檢查是否有誤碼。所述定期檢査單元是劃分更新檢查單元，該劃分更新檢査單元在電源開關(guān) 102連續(xù)接通的狀態(tài)下，將所述MRAM120C保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各 劃分?jǐn)?shù)據(jù)利用所述重復(fù)異常判斷單元1231 、 1232或所述第3異常判斷單元1333 依次檢查是否有誤碼。所述停止前檢查單元是成批檢查單元，該成批檢査單元在切斷電源開關(guān)102 后的延遲恢復(fù)開關(guān)元件103b閉路期間，對(duì)所述MRAM120C保存的全部數(shù)據(jù)利 用所述重復(fù)異常判斷單元1231、 1232和所述第3異常判斷單元1333檢査是否 有誤碼。所述微處理器120C對(duì)檢測(cè)出車載發(fā)動(dòng)機(jī)的運(yùn)轉(zhuǎn)狀態(tài)的車載傳感器群106、 107的動(dòng)作狀態(tài)作出響應(yīng)，至少對(duì)吸氣量控制單元或燃料噴射控制單元進(jìn)行控 制。所述MRAM120C還包含成為常規(guī)運(yùn)轉(zhuǎn)單元的控制程序和成為疏散運(yùn)轉(zhuǎn)單 元的控制程序，并具有異常發(fā)生存儲(chǔ)單元140C。所述疏散運(yùn)轉(zhuǎn)單元是執(zhí)行利用所述吸氣量控制單元的吸氣量抑制或所述燃 料噴射控制單元的供燃量，抑制對(duì)發(fā)動(dòng)機(jī)轉(zhuǎn)速進(jìn)行抑制的運(yùn)轉(zhuǎn)控制的單元。所述異常發(fā)生存儲(chǔ)單元140C至少對(duì)所述重復(fù)異常判斷單元1010b、 1120b、 1231、 1232進(jìn)行異常判斷作出響應(yīng)，進(jìn)行異常通知，并將所述常規(guī)運(yùn)轉(zhuǎn)單元的 常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式。所述微處理器IIOC同時(shí)使用監(jiān)視定時(shí)器130和異常發(fā)生存儲(chǔ)單元140C。該監(jiān)視定時(shí)器130是隨著所述微處理器110C產(chǎn)生的監(jiān)視清零信號(hào)WD1的 脈沖寬度超過規(guī)定值而產(chǎn)生復(fù)位脈沖信號(hào)RS1，并對(duì)該微處理器IIOC進(jìn)行初
始化、重新啟動(dòng)的定時(shí)器電路。所述異常發(fā)生存儲(chǔ)單元140C對(duì)所述重復(fù)異常判斷單元1010b、1120b、1231、 1232判斷發(fā)生異常帶來的異常檢測(cè)信號(hào)ER1、 ER2和所述監(jiān)視定時(shí)器130的復(fù) 位脈沖信號(hào)RS1的發(fā)生作出響應(yīng)，隨著產(chǎn)生1次脈沖信號(hào)或多次脈沖信號(hào)，至 少進(jìn)行異常通知，而且是由從所述常規(guī)運(yùn)轉(zhuǎn)單元的常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到 所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式用的由觸發(fā)器電路或計(jì)數(shù)器電路構(gòu)成的邏 輯電路，該邏輯電路中添加驅(qū)動(dòng)停止單元142和存儲(chǔ)解除單元112C。所述驅(qū)動(dòng)停止單元142是在確定發(fā)生異常且加以存儲(chǔ)時(shí)起作用并禁止驅(qū)動(dòng) 所述電負(fù)載群105a、 105b中的一部分特定電負(fù)載的門電路。所述存儲(chǔ)解除單元112C是利用對(duì)電源開關(guān)102重新接通等人為操作作出響 應(yīng)的復(fù)位脈沖信號(hào)，使所述異常發(fā)生存儲(chǔ)單元140C的異常存儲(chǔ)信號(hào)復(fù)原的單 元。工業(yè)上的實(shí)用性本發(fā)明的電子控制裝置不僅能用于車載電子控制裝置，而且能用于例如從 外部工具傳送、寫入并使用用戶編制的序列程序的可編程控制器。本發(fā)明實(shí)施例說明的車載發(fā)動(dòng)機(jī)控制裝置的情況下，即使發(fā)生異常時(shí)，微 處理器也自動(dòng)初始化并重新啟動(dòng)，這是因?yàn)樵O(shè)想車輛從道口內(nèi)逃出等，并且作 為安全措施，重視盡量不停止發(fā)動(dòng)機(jī)。與此相反， 一般用于廠內(nèi)設(shè)備的可編程控制器中，發(fā)生異常時(shí)，通常使微 處理器停止，可利用人為操作進(jìn)行重新啟動(dòng)，并根據(jù)設(shè)備類型的不同，在停止 異常后利用人為運(yùn)轉(zhuǎn)操作個(gè)別操作促動(dòng)器，進(jìn)行恢復(fù)原點(diǎn)那樣的疏散運(yùn)轉(zhuǎn)。
權(quán)利要求
1、一種電子控制裝置，具有從外部電源供電并根據(jù)輸入傳感器群的工作狀況對(duì)電負(fù)載群進(jìn)行驅(qū)動(dòng)控制的微處理器，從外部工具對(duì)與該微處理器協(xié)同工作的非易失性程序存儲(chǔ)器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM(Magnetic Random Access Memory磁隨機(jī)存取存儲(chǔ)器)中存放的控制程序進(jìn)行工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后，以所述微處理器運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和所述微處理器運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放；所述MRAM還包含對(duì)來自所述微處理器的寫入指令信號(hào)作出響應(yīng)并對(duì)指定地址的存儲(chǔ)單元寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路、對(duì)來自所述微處理器的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元將所述保存數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器、以及成為設(shè)置在所述程序存儲(chǔ)區(qū)的確認(rèn)讀出單元和重復(fù)異常判斷單元的控制程序，并且構(gòu)成將來自所述微處理器的寫入指令信號(hào)通過寫入禁止/解除單元供給所述MRAM；所述差錯(cuò)寄存器是特定地址存儲(chǔ)器，在所述存儲(chǔ)單元保存的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò)數(shù)據(jù)是由所述微處理器加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或通過依次讀出所述存儲(chǔ)單元的各地址的內(nèi)容而在新地址有誤碼，則存放依次更新的差錯(cuò)數(shù)據(jù)；所述確認(rèn)讀出單元對(duì)所述差錯(cuò)寄存器存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)，將所述差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并確認(rèn)所述差錯(cuò)寄存器的內(nèi)容；所述重復(fù)異常判斷單元在所述確認(rèn)讀出單元讀出的差錯(cuò)寄存器的內(nèi)容包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常；所述寫入禁止/解除單元對(duì)存放所述控制程序的所述MRAM的程序存儲(chǔ)區(qū)，禁止將所述微處理器的寫入指令信號(hào)供給所述MRAM，并在處于連接外部工具對(duì)所述MRAM寫入控制程序的狀態(tài)時(shí)，對(duì)所述微處理器解除所述寫入禁止功能，在不連接外部工具、打算進(jìn)行所述控制程序的修復(fù)寫入時(shí)，將所述寫入禁止功能作為例外加以解除，而且對(duì)所述重復(fù)異常判斷單元判斷為異常時(shí)或進(jìn)行多次異常判斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
2、 如權(quán)利要求1中所述的電子控制裝置，其特征在于， 所述MRAM還具有糾錯(cuò)寫入單元，并且所述差錯(cuò)寄存器是位于第l特定地址的第1差錯(cuò)寄存器，該第1差錯(cuò)寄存器在指定地址的所述存儲(chǔ)單元的內(nèi)容可 譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)是所述譯碼讀出電路譯碼并 糾錯(cuò)后的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第1差錯(cuò)數(shù)據(jù)加以存放；所述確認(rèn)讀出單元是第1確認(rèn)讀出單元，該第1確認(rèn)讀出單元對(duì)所述第1 差錯(cuò)寄存器存放的第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將該第1差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn) 移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并確認(rèn)所述第1差錯(cuò)寄存器的內(nèi) 容；所述糾錯(cuò)寫入單元是修復(fù)寫入單元，該修復(fù)寫入單元對(duì)作為所述第l確認(rèn) 讀出單元的讀出結(jié)果，仍然在第1差錯(cuò)寄存器存放第1差錯(cuò)數(shù)據(jù)作出響應(yīng)，將 通過所述譯碼讀出電路讀出的差錯(cuò)發(fā)生地址的保存數(shù)據(jù)經(jīng)所述帶糾錯(cuò)碼的寫 入電路，對(duì)所述MRAM的差錯(cuò)發(fā)生地址進(jìn)行蓋寫并加以保存；所述重復(fù)異常判斷單元是第1重復(fù)異常判斷單元，該第1重復(fù)異常判斷單 元在所述第1確認(rèn)讀出單元進(jìn)行讀出確認(rèn)時(shí)、或所述糾錯(cuò)寫入單元進(jìn)行糾錯(cuò)寫 入后的讀出確認(rèn)中所述第1差錯(cuò)寄存器的內(nèi)容再次包含相同的差錯(cuò)數(shù)據(jù)時(shí)，判 斷為同一地址的內(nèi)容連續(xù)異常；所述寫入禁止/解除單元在所述糾錯(cuò)寫入單元的修復(fù)操作時(shí)，解除所述寫 入禁止功能。
3、 如權(quán)利要求2中所述的電子控制裝置，其特征在于， 所述MRAM除具有所述第1差錯(cuò)寄存器外，還具有第1差錯(cuò)標(biāo)記產(chǎn)生電路；所述第1差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單 元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第l差錯(cuò)標(biāo)記；將所述第1差錯(cuò)標(biāo)記連接到所述微處理器的中斷輸入端子，所述第1確認(rèn) 讀出單元和所述糾錯(cuò)寫入單元對(duì)發(fā)生該第1差錯(cuò)標(biāo)記作出響應(yīng)，并加以執(zhí)行，進(jìn)行所述第1重復(fù)異常判斷單元的重復(fù)異常判斷，并在規(guī)定時(shí)間后自動(dòng)將該第 l差錯(cuò)標(biāo)記復(fù)原、或由所述微處理器將其復(fù)原。
4、 如權(quán)利要求2中所述的電子控制裝置，其特征在于，所述MRAM具有所述第l差錯(cuò)寄存器或第l差錯(cuò)標(biāo)記產(chǎn)生電路中的至少一方，并具有包含響應(yīng)第1差錯(cuò)的發(fā)生地進(jìn)行工作的第1累計(jì)單元和第1零星發(fā)生異常檢測(cè)單元的第1零星發(fā)生異常判斷單元；所述第1差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)是由所述譯碼 讀出電路譯碼并糾錯(cuò)的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記；所述第1差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第1差錯(cuò)寄存器是否存放第1差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第l差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息；所述第1累計(jì)單元具有第1當(dāng)前值寄存器，所述第1累計(jì)單元對(duì)所述第1 差錯(cuò)的發(fā)生作出響應(yīng)，對(duì)該第1當(dāng)前寄存器值加上或減去第2增量值，所述第1差錯(cuò)寄存器或第1差錯(cuò)標(biāo)記進(jìn)行復(fù)原或轉(zhuǎn)移疏散、并且如果不發(fā)生第1差錯(cuò)， 就進(jìn)行對(duì)第1當(dāng)前值寄存器的加減校正，以便減去或加上第1增量值進(jìn)行相互 抵消，所述第l差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī)定的正常側(cè)臨界值，停止第l增量值的加減校正；所述第1零星發(fā)生異常檢測(cè)單元根據(jù)所述第1、第2增量值的累計(jì)，在所述 第1當(dāng)前值寄存器的值為所述規(guī)定異常側(cè)臨界值范疇外時(shí)，產(chǎn)生第1異常檢測(cè) 信號(hào)；其中將所述第2增量值設(shè)定成大于所述第l增量值而且小于作為所述異常側(cè)臨界值與所述正常側(cè)臨界值之差的容許臨界值，并對(duì)所述第1重復(fù)異常判 斷單元進(jìn)行異常判斷和所述第1零星發(fā)生異常判斷單元進(jìn)行異常判斷作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
5、 如權(quán)利要求4中所述的電子控制裝置，其特征在于，所述第1累計(jì)單元利用所述第1確認(rèn)讀出單元進(jìn)行讀出確認(rèn)時(shí)、或所述糾錯(cuò)寫入單元進(jìn)行糾錯(cuò)寫入后的讀出確認(rèn)中，發(fā)生再次發(fā)生所述第1差錯(cuò)的重復(fù) 異常時(shí)，對(duì)所述第1累計(jì)單元加上或減去作為大于等于所述第2增量值的值的 第3增量值。
6、 如權(quán)利要求2中所述的電子控制裝置，其特征在于， 所述MRAM除具有所述第1差錯(cuò)寄存器外，還具有第1差錯(cuò)標(biāo)記產(chǎn)生電路，并具有包含第1累計(jì)單元和第1零星發(fā)生異常檢測(cè)單元的第1零星發(fā)生異常判 斷單元；所述第1差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第1差錯(cuò)標(biāo)記；所述第1差錯(cuò)標(biāo)記根據(jù)所述MRAM的每一訪問地址是否發(fā)生差錯(cuò)，其工作 狀態(tài)變化；所述第1累計(jì)單元是硬件構(gòu)成的異常計(jì)數(shù)電路，對(duì)所述第1差錯(cuò)標(biāo)記的發(fā) 生次數(shù)進(jìn)行加法或減法運(yùn)算，并利用所述微處理器供給的讀出指令信號(hào)的分頻 信號(hào)或規(guī)定周期的時(shí)鐘信號(hào)使加法運(yùn)算或減法運(yùn)算初始化；所述第1零星發(fā)生異常檢測(cè)單元根據(jù)所述異常計(jì)數(shù)電路的當(dāng)前值為規(guī)定的 設(shè)定閾值的范疇外，產(chǎn)生成為第l異常檢測(cè)信號(hào)的計(jì)數(shù)輸出，并對(duì)所述第l重 復(fù)異常判斷單元進(jìn)行異常判斷和所述第1零星發(fā)生異常判斷單元進(jìn)行異常判斷 作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
7、 如權(quán)利要求1中所述的電子控制裝置，其特征在于， 所述差錯(cuò)寄存器是位于第2地址的第2差錯(cuò)寄存器，該第2差錯(cuò)寄存器在指定地址的所述存儲(chǔ)單元的內(nèi)容發(fā)生超過可譯碼范圍的差錯(cuò)、且讀出的保存數(shù) 據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第 2差錯(cuò)數(shù)據(jù)加以存放；所述確認(rèn)讀出單元是第2確認(rèn)讀出單元，該第2確認(rèn)讀出單元對(duì)所述第2 差錯(cuò)寄存器存放的第2差錯(cuò)數(shù)據(jù)作出響應(yīng)，在將該第2差錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn) 移疏散后，再次訪問差錯(cuò)發(fā)生地址，讀出并確認(rèn)所述第2差錯(cuò)寄存器的內(nèi)容；所述重復(fù)異常判斷單元是第2重復(fù)異常判斷單元，該第2重復(fù)異常判斷單元在所述第2確認(rèn)讀出單元進(jìn)行讀出確認(rèn)時(shí)，所述第2差錯(cuò)寄存器的內(nèi)容包含 相同的差錯(cuò)數(shù)據(jù)的情況下，判斷為同一地址的內(nèi)容連續(xù)異常。
8、 如權(quán)利要求7中所述的電子控制裝置，其特征在于，所述MRAM除具有所述第2差錯(cuò)寄存器外，還具有第2差錯(cuò)標(biāo)記產(chǎn)生電路; 所述第2差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單 元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與 最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記；將所述第2差錯(cuò)標(biāo)記連接到所述微處理器的中斷輸入端子，所述第2確認(rèn) 讀出單元對(duì)發(fā)生該第2差錯(cuò)標(biāo)記作出響應(yīng)并加以執(zhí)行，進(jìn)行所述第2重復(fù)異常 判斷單元的重復(fù)異常判斷，并在規(guī)定時(shí)間后自動(dòng)將該第2差錯(cuò)標(biāo)記復(fù)原、或由 所述微處理器將其復(fù)原。
9、 如權(quán)利要求7中所述的電子控制裝置，其特征在于，所述MRAM具有所述第2差錯(cuò)寄存器或第2差錯(cuò)標(biāo)記產(chǎn)生電路中的至少一 方，并具有包含響應(yīng)第2差錯(cuò)的發(fā)生地進(jìn)行工作的第2累計(jì)單元和第2零星發(fā) 生異常檢測(cè)單元的第2零星發(fā)生異常判斷單元；所述第2差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記； 所述第2差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第2差錯(cuò)寄存器是否存放第2差錯(cuò) 數(shù)據(jù)、或是否發(fā)生所述第2差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息；所述第2累計(jì)單元具有第2當(dāng)前值寄存器，該第2累計(jì)單元對(duì)所述第2差 錯(cuò)的發(fā)生作出響應(yīng)，對(duì)該第2當(dāng)前值寄存器加上或減去第5增量值，所述第2 差錯(cuò)寄存器或第2差錯(cuò)標(biāo)記進(jìn)行復(fù)原或轉(zhuǎn)移疏散、并且如果不發(fā)生第2差錯(cuò)， 就進(jìn)行對(duì)第2當(dāng)前值寄存器的加減校正，以便減去或加上第4增量值進(jìn)行相互 抵消，所述第2差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī)定的正常側(cè)臨界值，停止第4 增量值的加減校正；所述第2零星發(fā)生異常檢測(cè)單元在根據(jù)所述第4、第5增量值的累計(jì)、所述 第2當(dāng)前值寄存器的值為所述規(guī)定異常側(cè)臨界值范疇外時(shí)，產(chǎn)生第2異常檢測(cè)信號(hào)；將所述第5增量值設(shè)定成大于所述第4增量值而且小于作為所述異常側(cè)臨界值與所述正常側(cè)臨界值之差的容許臨界值，并對(duì)所述第2重復(fù)異常判斷單元 進(jìn)行異常判斷和所述第2零星發(fā)生異常判斷單元進(jìn)行異常判斷作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
10、 如權(quán)利要求9中所述的電子控制裝置，其特征在于，所述第2累計(jì)單元在即使利用所述第2確認(rèn)讀出單元進(jìn)行讀出確認(rèn)也再次 發(fā)生所述第2差錯(cuò)的重復(fù)異常時(shí)，對(duì)所述第2累計(jì)單元加上或減去作為大于等 于所述第5增量值的值的第6增量值。
11、 如權(quán)利要求7中所述的電子控制裝置，其特征在于，所述MRAM除具有所述第2差錯(cuò)寄存器外，還具有第2差錯(cuò)標(biāo)記產(chǎn)生電路， 并具有包含第2累計(jì)單元和第2零星發(fā)生異常檢測(cè)單元的第2零星發(fā)生異常判 斷單元；所述第2差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記； 所述第2差錯(cuò)標(biāo)記根據(jù)所述MRAM的每一訪問地址是否發(fā)生差錯(cuò)，其工作 狀態(tài)變化；所述第2累計(jì)單元是硬件構(gòu)成的異常計(jì)數(shù)電路，對(duì)所述第2差錯(cuò)標(biāo)記的發(fā) 生次數(shù)進(jìn)行加法或減法運(yùn)算，并利用所述微處理器供給的讀出指令信號(hào)的分頻 信號(hào)或規(guī)定周期的時(shí)鐘信號(hào)使加法或減法初始化；所述第2零星發(fā)生異常檢測(cè)單元根據(jù)所述異常計(jì)數(shù)電路的當(dāng)前值為規(guī)定的 設(shè)定閾值的范疇外，產(chǎn)生成為第2異常檢測(cè)信號(hào)的計(jì)數(shù)輸出，并對(duì)所述第2重 復(fù)異常判斷單元進(jìn)行異常判斷和所述第2零星發(fā)生異常判斷單元進(jìn)行異常判斷 作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中的至少一方的異常處理。
12、 如權(quán)利要求7中所述的電子控制裝置，其特征在于，所述MRAM還包含成為所述第2重復(fù)異常判斷單元和第3異常判斷單元的 控制程序兩者、以及成為異常糾錯(cuò)寫入單元的控制程序；所述第3異常判斷單元依次讀出所述MRAM的特定區(qū)間區(qū)域的保存數(shù)據(jù)， 利用涉及整個(gè)讀出區(qū)間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)，判斷是否有錯(cuò)碼；所述異常糾錯(cuò)寫入單元是修復(fù)寫入單元，該修復(fù)寫入單元在所述第3異常 判斷單元判斷為特定區(qū)間的MRAM的保存數(shù)據(jù)有錯(cuò)碼時(shí)，根據(jù)和數(shù)校驗(yàn)數(shù)據(jù) 或CRC校驗(yàn)數(shù)據(jù)進(jìn)行反向運(yùn)算，估算正確的保存數(shù)據(jù)，將該估計(jì)數(shù)據(jù)通過所 述帶糾錯(cuò)碼的寫入電路，對(duì)所述MRAM的差錯(cuò)發(fā)生地址進(jìn)行蓋寫并加以保存;所述所述寫入禁止/解除單元在所述異常糾錯(cuò)寫入單元的修復(fù)操作時(shí)，解 除所述寫入禁止功能。
13、如權(quán)利要求1中所述的電子控制裝置，其特征在于，所述MRAM具有第1差錯(cuò)寄存器或第1差錯(cuò)標(biāo)記產(chǎn)生電路中的至少一方、 以及第2差錯(cuò)寄存器或第2差錯(cuò)標(biāo)記產(chǎn)生電路中的至少一方，并具有響應(yīng)第1 差錯(cuò)和第2差錯(cuò)的發(fā)生地進(jìn)行工作的第1、第2零星發(fā)生異常判斷單元；所述第1差錯(cuò)寄存器是位于第1特定地址的寄存器，該第1特定地址的寄 存器在指定地址的所述存儲(chǔ)單元的內(nèi)容可譯碼范圍的位數(shù)以內(nèi)發(fā)生差錯(cuò)、且讀 出的保存數(shù)據(jù)是所述譯碼讀出電路譯碼并糾錯(cuò)后的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地 址號(hào)作為第1差錯(cuò)數(shù)據(jù)具有存放；所述第1差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容可譯碼范圍的位數(shù)內(nèi)發(fā)生差錯(cuò)、且讀出的保存數(shù)據(jù)由所述譯碼讀出電路譯碼并糾錯(cuò)時(shí)，產(chǎn)生作為二值化邏輯信息的第l差錯(cuò)標(biāo)記；所述第1差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第1差錯(cuò)寄存器是否存放第1差錯(cuò) 數(shù)據(jù)、或是否發(fā)生所述第1差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息；所述第2差錯(cuò)寄存器是位于第2地址的寄存器，在指定地址的所述存儲(chǔ)單 元的內(nèi)容發(fā)生超過可譯碼范圍的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能保證與最初保 存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，將發(fā)生該差錯(cuò)的地址號(hào)作為第2差錯(cuò)數(shù)據(jù)加以存放；所述第2差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存 儲(chǔ)單元的內(nèi)容發(fā)生超過可譯碼范圍的位數(shù)的差錯(cuò)、且讀出的保存數(shù)據(jù)是不能保 證與最初保存的數(shù)據(jù)一致的數(shù)據(jù)時(shí)，產(chǎn)生作為二值化邏輯信息的第2差錯(cuò)標(biāo)記;所述第2差錯(cuò)是定期監(jiān)視并檢測(cè)出所述第2差錯(cuò)寄存器是否存放第2差錯(cuò)數(shù)據(jù)、或是否發(fā)生所述第2差錯(cuò)標(biāo)記的涉及是否有差錯(cuò)的定期信息；所述第1、第2零星發(fā)生異常判斷單元是在所述第l差錯(cuò)和第2差錯(cuò)的發(fā)生 頻度超過閾值時(shí)產(chǎn)生第l、第2異常檢測(cè)信號(hào)的單元，對(duì)所述重復(fù)異常判斷單 元進(jìn)行異常判斷和所述第1、第2零星發(fā)生異常判斷單元進(jìn)行異常判斷作出響 應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
14、 如權(quán)利要求13中所述的電子控制裝置，其特征在于，所述第l、第2零星發(fā)生異常判斷單元包含共用累計(jì)單元和第1、第2零星 發(fā)生異常檢測(cè)單元；所述共用累計(jì)單元具有共用當(dāng)前值寄存器，該共用累計(jì)單元在發(fā)生所述第1差錯(cuò)的條件下，對(duì)該共用當(dāng)前值寄存器加上或減去第2增量值，所述第l差錯(cuò)寄存器或所述第1差錯(cuò)標(biāo)記復(fù)原或轉(zhuǎn)移疏散、并且如果不發(fā)生第1差錯(cuò)，就進(jìn) 行對(duì)共用當(dāng)前值寄存器的加減校正，以便減去或加上第1增量值進(jìn)行相互抵消，發(fā)生所述第2差錯(cuò)的條件下，對(duì)該共用當(dāng)前值寄存器加上或減去第5增量值， 將所述第2差錯(cuò)寄存器或所述第2差錯(cuò)標(biāo)記復(fù)原或轉(zhuǎn)移疏散、并且如果不發(fā)生 第2差錯(cuò)，就進(jìn)行對(duì)共用當(dāng)前值寄存器的加減校正，以便減去或加上第4增量 值進(jìn)行相互抵消，所述第1或第2差錯(cuò)的非工作狀態(tài)繼續(xù)時(shí)，在規(guī)定的正常側(cè) 臨界值，停止所述第1或第4增量值的加減校正；所述第l、第2零星發(fā)生異常檢測(cè)單元根據(jù)所述第1、第2、第4、第5增 量值的累計(jì)，在所述共用當(dāng)前值寄存器的值為規(guī)定異常側(cè)臨界值的范疇外時(shí)， 產(chǎn)生第l或第2異常檢測(cè)信號(hào)；其中所述第2增量值大于第l增量值，所述第 5增量值大于第4增量值，而且將第2增量值和第5增量值設(shè)定成作為小于所 述異常側(cè)臨界值與正常側(cè)臨界值之差的容許累計(jì)值。
15、 如權(quán)利要求1中所述的電子控制裝置，其特征在于，所述MRAM還包含成為第3異常判斷單元的控制程序，所述第3異常判斷 單元依次讀出所述MRAM的規(guī)定期間區(qū)域的保存數(shù)據(jù)，利用涉及整個(gè)讀出區(qū) 間的數(shù)據(jù)的和數(shù)校驗(yàn)、或CRC校驗(yàn)判斷是否有誤碼，并對(duì)所述重復(fù)異常判斷 單元進(jìn)行異常判斷和所述第3異常判斷單元進(jìn)行異常判斷作出響應(yīng)，執(zhí)行包含 異常通知或異常發(fā)生信息保存中至少一方的異常處理。
16、 如權(quán)利要求15中所述的電子控制裝置，其特征在于，所述MRAM還包含成為選擇運(yùn)轉(zhuǎn)啟動(dòng)檢査單元或定期檢查單元或停止前檢査單元中的1個(gè)單元的檢査時(shí)期判斷單元的控制程序， 所述運(yùn)轉(zhuǎn)啟動(dòng)檢査單元是特定檢査單元，該特定檢查單元在接通電源開關(guān)后，對(duì)所述MRAM保存的特定區(qū)域的主要數(shù)據(jù)利用所述重復(fù)異常判斷單元或 所述第3異常判斷單元檢查是否有誤碼；所述定期檢査單元是劃分更新檢査單元，該劃分更新檢査單元在電源開關(guān) 連續(xù)接通的狀態(tài)下，將所述MRAM保存的全部數(shù)據(jù)分成多個(gè)，對(duì)各劃分?jǐn)?shù)據(jù) 利用所述重復(fù)異常判斷單元或所述第3異常判斷單元依次檢査是否有誤碼；所 述停止前檢査單元是成批檢査單元，該成批檢査單元在切斷電源開關(guān)后的延遲 恢復(fù)開關(guān)元件閉路期間，對(duì)所述MRAM保存的全部數(shù)據(jù)利用所述重復(fù)異常判 斷單元和所述第3異常判斷單元檢査是否有誤碼。
17、 如權(quán)利要求7中所述的電子控制裝置，其特征在于， 所述微處理器對(duì)檢測(cè)出車載發(fā)動(dòng)機(jī)的運(yùn)轉(zhuǎn)狀態(tài)的車載傳感器群的動(dòng)作狀態(tài)作出響應(yīng)，至少對(duì)吸氣量控制單元或燃料噴射控制單元進(jìn)行控制，所述MRAM還包含成為常規(guī)運(yùn)轉(zhuǎn)單元的控制程序和成為疏散運(yùn)轉(zhuǎn)單元的控制程序，并具有異常發(fā)生存儲(chǔ)單元，所述疏散運(yùn)轉(zhuǎn)單元是執(zhí)行利用所述吸氣量控制單元的吸氣量抑制或所述燃料噴射控制單元的供燃量抑制對(duì)發(fā)動(dòng)機(jī)轉(zhuǎn)速進(jìn)行抑制運(yùn)轉(zhuǎn)控制的單元，所述異常發(fā)生存儲(chǔ)單元至少對(duì)所述重復(fù)異常判斷單元進(jìn)行異常判斷作出響應(yīng)，進(jìn)行異常通知，并將所述常規(guī)運(yùn)轉(zhuǎn)單元的常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式。
18、 如權(quán)利要求17中所述的電子控制裝置，其特征在于， 所述MRAM還包含成為糾錯(cuò)傳送單元的控制程序、并且所述微處理器具有存放成為疏散運(yùn)轉(zhuǎn)單元的控制程序的非易失性后備存儲(chǔ)器；所述糾錯(cuò)傳送單元是修復(fù)寫入單元，該修復(fù)寫入單元對(duì)所述重復(fù)異常判斷 單元作異常判斷作出響應(yīng)，將所述后備存儲(chǔ)器存放的疏散運(yùn)轉(zhuǎn)程序通過所述帶 糾錯(cuò)碼的寫入電路，對(duì)所述MARM的差錯(cuò)發(fā)生地址進(jìn)行蓋寫并加以保存；所述寫入禁止/解除單元在所述糾錯(cuò)傳送單元作修復(fù)操作時(shí)，解除所述寫 入禁止功能。
19、 如權(quán)利要求18中所述的電子控制裝置，其特征在于，所述微處理器與協(xié)同工作的輔助CPU串聯(lián)，該輔助CPU與非易失性輔助程序存儲(chǔ)器協(xié)同工作，并與所述微處理器之間進(jìn)行監(jiān)控信號(hào)的聯(lián)絡(luò)；所述輔助程序存儲(chǔ)器包含存放成為所述疏散運(yùn)轉(zhuǎn)單元的控制程序的非易失 性后備存儲(chǔ)器。
20、 如權(quán)利要求17中所述的電子控制裝置，其特征在于，所述微處理器同時(shí)使用監(jiān)視定時(shí)器和異常發(fā)生存儲(chǔ)單元，該監(jiān)視定時(shí)器是隨著所述微處理器產(chǎn)生的監(jiān)視清零信號(hào)的脈沖寬度超過規(guī) 定值而產(chǎn)生復(fù)位脈沖信號(hào)，對(duì)該微處理器進(jìn)行初始化、重新啟動(dòng)的定時(shí)器電路，所述異常發(fā)生存儲(chǔ)單元對(duì)所述重復(fù)異常判斷單元判斷發(fā)生異常帶來的異常 檢測(cè)信號(hào)和所述監(jiān)視定時(shí)器的復(fù)位脈沖信號(hào)的發(fā)生作出響應(yīng)，隨著產(chǎn)生1次脈 沖信號(hào)或多次脈沖信號(hào)，至少進(jìn)行異常通知，而且是由從所述常規(guī)運(yùn)轉(zhuǎn)單元的 常規(guī)運(yùn)轉(zhuǎn)模式選擇并切換到所述疏散運(yùn)轉(zhuǎn)單元的疏散運(yùn)轉(zhuǎn)模式用的觸發(fā)器電 路或計(jì)數(shù)器電路構(gòu)成的邏輯電路，該邏輯電路中添加驅(qū)動(dòng)停止單元和存儲(chǔ)解除單元，所述驅(qū)動(dòng)停止單元在確 定發(fā)生異常且加以存儲(chǔ)時(shí)起作用，是禁止驅(qū)動(dòng)所述電負(fù)載中的一部分特定電負(fù) 載的門電路，所述存儲(chǔ)解除單元是利用對(duì)電源開關(guān)重新接通等人為操作作出響 應(yīng)的復(fù)位脈沖信號(hào)，使所述異常發(fā)生存儲(chǔ)單元的異常存儲(chǔ)信號(hào)復(fù)原的單元。
21、 一種電子控制裝置，具有次外部電源供電并根據(jù)輸入傳感器群的工作狀況對(duì)電負(fù)載群進(jìn)行驅(qū)動(dòng)控制的微處理器，從外部工具對(duì)與該微處理器協(xié)同工 作的非易失性程序存儲(chǔ)器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)中存放的控制程序進(jìn)行 工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理 器運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和所述微處理 器運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放；所述MRAM還包含對(duì)來自所述微處理器的寫入指令信號(hào)作出響應(yīng)并對(duì)指定 地址的存儲(chǔ)單元寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路、對(duì)來自 所述微處理器的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元將所述保存 數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器或差錯(cuò) 標(biāo)記產(chǎn)生電路中的至少一方、以及零星發(fā)生異常判斷單元，并且構(gòu)成將來自所 述微處理器的寫入指令信號(hào)通過寫入禁止/解除單元供給所述MRAM;所述差錯(cuò)寄存器是特定地址存儲(chǔ)器，該特定地址存儲(chǔ)器在所述存儲(chǔ)單元保 存的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò) 數(shù)據(jù)是由所述微處理器加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或通過 依次讀出所述存儲(chǔ)單元的各地址的內(nèi)容而在新地址有誤碼則存放依次更新的 差錯(cuò)數(shù)據(jù)；所述差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單 元的并行數(shù)據(jù)有誤碼時(shí)，產(chǎn)生作為二值化邏輯信息的差錯(cuò)標(biāo)記；所述零星發(fā)生異常判斷單元是監(jiān)視并檢測(cè)出所述差錯(cuò)寄存器是否存放差錯(cuò) 數(shù)據(jù)、或是否發(fā)生所述差錯(cuò)標(biāo)記的每一規(guī)定期間差錯(cuò)發(fā)生累計(jì)次數(shù)超過規(guī)定閾值時(shí)產(chǎn)生表示異常發(fā)生頻度過大的異常檢測(cè)信號(hào)的單元；所述寫入禁止/解除單元對(duì)存放所述控制程序的所述MRAM的程序存儲(chǔ) 區(qū)禁止將所述微處理器的寫入指令信號(hào)供給所述MRAM，并在處于連接外部工 具對(duì)所述MRAM寫入控制程序的狀態(tài)時(shí)，對(duì)所述微處理器解除所述寫入禁止 功能，在不連接外部工具、打算進(jìn)行所述控制程序的修復(fù)寫入時(shí)，將所述寫入 禁止功能作為例外加以解除；其中對(duì)所述零星發(fā)生異常判斷單元進(jìn)行異常判斷 時(shí)或進(jìn)行多次異常判斷時(shí)作出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中 至少一方的異常處理。
22、 一種電子控制裝置，具有從外部電源供電并根據(jù)輸入傳感器群的工作 狀況對(duì)電負(fù)載群進(jìn)行驅(qū)動(dòng)控制的微處理器，從外部工具對(duì)與該微處理器協(xié)同工 作的非易失性程序存儲(chǔ)器傳送并寫入含控制常數(shù)的控制程序，其特征在于，所述微處理器根據(jù)作為能進(jìn)行電讀寫的非易失性存儲(chǔ)器的MRAM (Magnetic Random Access Memory:磁隨機(jī)存取存儲(chǔ)器)中存放的控制程序進(jìn)行工作、并且將該MRAM劃分成在從所述外部工具傳送并寫入后以所述微處理器運(yùn)轉(zhuǎn)中未改變改寫的輸入輸出控制程序?yàn)橹黧w的程序存儲(chǔ)區(qū)和所述微處理器運(yùn)轉(zhuǎn)中隨時(shí)改變改寫的數(shù)據(jù)存儲(chǔ)區(qū)不同的地址區(qū)進(jìn)行存放；所述MRAM還包含對(duì)來自所述微處理器的寫入指令信號(hào)作出響應(yīng)并對(duì)指 定地址的存儲(chǔ)單元寫入添加糾錯(cuò)碼的保存數(shù)據(jù)用的帶糾錯(cuò)碼的寫入電路、對(duì)來 自所述微處理器的讀出指令信號(hào)作出響應(yīng)并從指定地址的存儲(chǔ)單元將所述保 存數(shù)據(jù)譯碼并讀出的譯碼讀出電路、設(shè)置在所述數(shù)據(jù)存儲(chǔ)區(qū)的差錯(cuò)寄存器或差 錯(cuò)標(biāo)記產(chǎn)生電路、成為設(shè)置在所述程序存儲(chǔ)區(qū)的確認(rèn)讀出單元和重復(fù)異常判斷 單元的控制程序、以及零星發(fā)生異常判斷單元；所述差錯(cuò)寄存器是特定地址存儲(chǔ)器，該特定地址存儲(chǔ)器在所述存儲(chǔ)單元保 存的數(shù)據(jù)有錯(cuò)碼時(shí)，將發(fā)生差錯(cuò)的地址號(hào)當(dāng)作差錯(cuò)數(shù)據(jù)加以存放，該保存差錯(cuò) 數(shù)據(jù)是由所述微處理器加以復(fù)原或作轉(zhuǎn)移疏散后首次產(chǎn)生的差錯(cuò)數(shù)據(jù)，或通過 依次讀出所述存儲(chǔ)單元的各地址的內(nèi)容而在新地址有誤碼則存放依次更新的 差錯(cuò)數(shù)據(jù)；所述確認(rèn)讀出單元對(duì)所述差錯(cuò)寄存器存放的差錯(cuò)數(shù)據(jù)作出響應(yīng)，將所述差 錯(cuò)數(shù)據(jù)復(fù)原或加以轉(zhuǎn)移疏散后，再次訪問差錯(cuò)發(fā)生地址，再次讀出并確認(rèn)所述 差錯(cuò)寄存器的內(nèi)容；所述重復(fù)異常判斷單元在所述確認(rèn)讀出單元讀出的差錯(cuò)寄存器的內(nèi)容包含 相同的差錯(cuò)數(shù)據(jù)時(shí)，判斷為同一地址的存儲(chǔ)器的內(nèi)容連續(xù)異常；所述差錯(cuò)標(biāo)記產(chǎn)生電路是邏輯電路，該邏輯電路在指定地址的所述存儲(chǔ)單 元的并行數(shù)據(jù)有誤碼時(shí)，產(chǎn)生作為二值化邏輯信息的差錯(cuò)標(biāo)記；所述零星發(fā)生異常判斷單元是監(jiān)視并檢測(cè)出所述差錯(cuò)寄存器是否存放差錯(cuò) 數(shù)據(jù)、或是否發(fā)生所述差錯(cuò)標(biāo)記的每一規(guī)定期間差錯(cuò)發(fā)生累計(jì)次數(shù)超過規(guī)定閾 值時(shí)產(chǎn)生表示異常發(fā)生頻度過大的異常檢測(cè)信號(hào)的單元，而且對(duì)所述重復(fù)異常 判斷單元和零星發(fā)生異常判斷單元進(jìn)行異常判斷時(shí)或進(jìn)行多次異常判斷時(shí)作 出響應(yīng)，執(zhí)行包含異常通知或異常發(fā)生信息保存中至少一方的異常處理。
全文摘要
提高使用能方便地進(jìn)行高速讀寫的非易失性存儲(chǔ)器MRAM的電子控制裝置的安全性。從外部工具(108)寫入控制程序的MRAM(120A)具有帶糾錯(cuò)碼的寫入電路(122)、譯碼讀出電路(123)、以及將差錯(cuò)發(fā)生地址號(hào)作為差錯(cuò)數(shù)據(jù)寫入的差錯(cuò)寄存器(125a、125b)，若在指定差錯(cuò)發(fā)生地址并進(jìn)行確認(rèn)讀出時(shí)仍然發(fā)生差錯(cuò)，則進(jìn)行重復(fù)異常判斷，并作異常通知。MRAM(120A)的程序存儲(chǔ)區(qū)通常為寫入禁止?fàn)顟B(tài)，連接外部工具(108)時(shí)解除禁止?fàn)顟B(tài)。將差錯(cuò)寄存器(125a、125b)設(shè)置在不成為寫入禁止對(duì)象的數(shù)據(jù)存儲(chǔ)區(qū)。
文檔編號(hào)G06F11/10GK101211286SQ20071016233
公開日2008年7月2日 申請(qǐng)日期2007年9月28日 優(yōu)先權(quán)日2006年12月28日
發(fā)明者中本勝也, 常數(shù)祥三, 橋本光司, 鈴木晉介 申請(qǐng)人:三菱電機(jī)株式會(huì)社