專利名稱：集成raid和sas控制ip核的soc芯片的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及微電子技術(shù)領(lǐng)域，具體提供一種集成RAID和SAS控制IP核的SOC芯片。

背景技術(shù)：
隨著人們對智能設(shè)備的要求不斷地提高，僅僅將越來越復(fù)雜的大規(guī)模集成電路集成到一塊單晶片上制成的功能性集成電路，然后由功能性集成電路組裝成電路板，再用主板作為設(shè)備的主要部件已經(jīng)不能滿足人們對體積更小、智能化程度更高和更節(jié)約材料和能耗的更智能化集成設(shè)備的要求。

發(fā)明內(nèi)容
本實(shí)用新型是針對上述現(xiàn)有技術(shù)的不足，提供一種依據(jù)SOC(片上系統(tǒng))技術(shù)設(shè)計的集成RAID和SAS控制IP核的SOC芯片，尤其適用于高性能、高密度、大功率、長時間工作的存儲產(chǎn)品應(yīng)用領(lǐng)域。
本實(shí)用新型解決其技術(shù)問題所采用的技術(shù)方案是集成RAID和SAS控制IP核的SOC芯片，包括芯片體，其特點(diǎn)是，在芯片體上設(shè)置有共享數(shù)據(jù)cache、32位RISC處理器、公鑰算法加速器、DES/3DES算法加速器、隨機(jī)數(shù)發(fā)生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDRSDRAM控制器及千兆Ethernet控制器，共享數(shù)據(jù)cache通過高速cache總線與32位RISC處理器相連；公鑰算法加速器、DES/3DES算法加速器、隨機(jī)數(shù)發(fā)生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDR SDRAM控制器、千兆Ethernet控制器分別通過數(shù)據(jù)線與32位RISC處理器相連接。
本實(shí)用新型的集成RAID和SAS控制IP核的SOC芯片主要針對高性能多接口雙控網(wǎng)絡(luò)存儲產(chǎn)品需求進(jìn)行量身定制，與現(xiàn)有技術(shù)相比具有以下突出的有益效果 (1)采用90nm設(shè)計和制造工藝，功耗很低，集成大量IP核，大幅度降少了外圍芯片； (2)集成SRAM、智能卡驅(qū)動等IP核，簡化了嵌入式系統(tǒng)的復(fù)雜度，從而提高了可靠性； (3)由于SOC集成大量IP核，可使嵌入式系統(tǒng)的成本大大降低。

附圖1是本實(shí)用新型集成RAID和SAS控制IP核的SOC芯片的電路結(jié)構(gòu)示意圖。
具體實(shí)施方式

以下結(jié)合附圖和具體實(shí)施例對本實(shí)用新型作進(jìn)一步說明，但不作為對本實(shí)用新型的限定。
下面給出一個最佳實(shí)施例 集成RAID和SAS控制IP核的SOC芯片，由芯片體1、共享數(shù)據(jù)cache 2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機(jī)數(shù)發(fā)生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR SDRAM控制器14及千兆Ethernet控制器15～18。
共享數(shù)據(jù)cache2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機(jī)數(shù)發(fā)生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR SDRAM控制器14及千兆Ethernet控制器15～18均固定在芯片體1上。
共享數(shù)據(jù)cache 2通過高速cache總線與32位RISC主處理器4、從處理器3、5、6相連；公鑰算法加速器7、DES/3DES算法加速器8、隨機(jī)數(shù)發(fā)生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR SDRAM控制器14及千兆Ethernet控制器15～18分別通過數(shù)據(jù)線與32位RISC主處理器4相連接。
共享數(shù)據(jù)cache 2、32位RISC主處理器4、從處理器3、5、6、公鑰算法加速器7、DES/3DES算法加速器8、隨機(jī)數(shù)發(fā)生器9、RAID加速器10、SAS/SATA控制器11、USB主從控制器12、PCI-E控制器13、DDR SDRAM控制器14及千兆Ethernet控制器15～18均為計算機(jī)技術(shù)領(lǐng)域的通用技術(shù)和部件。
以上所述的實(shí)施例，只是本實(shí)用新型較優(yōu)選的具體實(shí)施方式
的一種，本領(lǐng)域的技術(shù)人員在本實(shí)用新型技術(shù)方案范圍內(nèi)進(jìn)行的通常變化和替換都應(yīng)包含在本實(shí)用新型的保護(hù)范圍內(nèi)。
權(quán)利要求1、集成RAID和SAS控制IP核的SOC芯片，包括芯片體，其特征在于，在芯片體上設(shè)置有共享數(shù)據(jù)cache、32位RISC處理器、公鑰算法加速器、DES/3DES算法加速器、隨機(jī)數(shù)發(fā)生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDR SDRAM控制器及千兆Ethernet控制器，共享數(shù)據(jù)cache通過高速cache總線與32位RISC處理器相連；公鑰算法加速器、DES/3DES算法加速器、隨機(jī)數(shù)發(fā)生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDR SDRAM控制器、千兆Ethernet控制器分別通過數(shù)據(jù)線與32位RISC處理器相連接。
專利摘要本實(shí)用新型涉及微電子技術(shù)領(lǐng)域，具體提供集成RAID和SAS控制IP核的SOC芯片。其結(jié)構(gòu)包括芯片體，其特點(diǎn)是，在芯片體上設(shè)置有共享數(shù)據(jù)cache、32位RISC處理器、公鑰算法加速器、DES/3DES算法加速器、隨機(jī)數(shù)發(fā)生器、RAID加速器、SAS/SATA控制器、USB主從控制器、PCI-E控制器、DDRSDRAM控制器及千兆Ethernet控制器。與現(xiàn)有技術(shù)相比，本實(shí)用新型的集成RAID和SAS控制IP核的SOC芯片，具有結(jié)構(gòu)簡單、體積小、有效降低嵌入式系統(tǒng)的功耗、提高嵌入式系統(tǒng)的可靠性等特點(diǎn)。
文檔編號G06F3/06GK201134097SQ20072015942
公開日2008年10月15日 申請日期2007年12月26日 優(yōu)先權(quán)日2007年12月26日
發(fā)明者于治樓 申請人:浪潮電子信息產(chǎn)業(yè)股份有限公司