專利名稱：浮點異常處理裝置以及用該裝置進行異常處理的方法
在所述第19時鐘周期，選通控制信號為010—000—111—001，
在所述第20時鐘周期，選通控制信號為111—111—111—010，
在所述第21時鐘周期，選通控制信號為001—111一001_100，
在所述第22~第27時鐘周期，選通控制信號均為000_000—000—000; 在所述第四輪A4中
在所述第28時鐘周期，選通控制信號為110—110—111—010，
在所述第29時鐘周期，選通控制信號為001—000_000—000，
在所述第30時鐘周期，選通控制信號為011—101—000—000，
在所述第31~第36時鐘周期，選通控制信號均為000—OOO一OOOJ)OO; 在所述第五輪A5中
在所述第37時鐘周期，選通控制信號為001—010—OOOJ)OO，
在所述第38時鐘周期，選通控制信號為010—100_011_111，
在所述第39時鐘周期，選通控制信號為111一110—OOOJ)OO，
在所述第40~第45時鐘周期，選通控制信號均為000—000—000_000; 在所述第六輪A6中
在所述第46時鐘周期，選通控制信號為000_000一000_000，
在所述第47時鐘周期，選通控制信號為000—000—010—111,
在所述第48時鐘周期，選通控制信號為000—000—000—111; 所述第一多路選擇器組，其中
各個多路選擇器muxl mux6各自的選擇信號輸入端先后依次分別與所述點加寄存器控 制器的各操作控制信號輸出端相連，分別輸入各個操作控制信號C1 C6，
各個多路選擇器muxl mux6各自的00端先后依次輸入X?！?、^ 、 Z2 、 ^ 、 1，
各個多路選擇器muxl mux6各自的模乘數(shù)據(jù)輸入端01共同與所述點加電路系統(tǒng)外的 模乘器的模乘數(shù)據(jù)r一mul輸出端相連，
各個多路選擇器muxl raux6各自的模加數(shù)據(jù)輸入端10共同與所述點加電路系統(tǒng)外的 模加器的模加數(shù)據(jù)r—add輸出端相連； 所述中間變量寄存器組，其中
各個中間變量寄存器寄存Regl Reg6的第一輸入端先后依次分別與所述各多路選擇 器muxl mux6的信號Dl、 D2、 D3、 D4、 D5、 D6的輸出端相連，所述Regl Reg6的第二輸入 端互連后接時鐘信號Clk的輸出端； 所述第二多路選擇器組，其中
各個多路選擇器lmuxl lmux4各自的選擇信號輸入端先后依次分別與所述點加多路為了克服現(xiàn)有技術浮點異常處理代價高及浮點異常處理裝置中浮點中斷控制電路設計復 雜、發(fā)生錯誤不能改正的不足，本發(fā)明提供一種浮點異常處理裝置，將浮點中斷控制電路用 一個可改寫的微程序RAM替換，該微程序RAM構造簡單，而且一旦發(fā)生設計上的錯誤，即 使在芯片流片后也可進行糾正。本發(fā)明還提供利用這種裝置進行異常處理的方法。在執(zhí)行浮點指令中，異常信息被保存 在浮點異常寄存器中，指令現(xiàn)場被保存在浮點現(xiàn)場寄存器中。第一條浮點指令執(zhí)行完畢，在 執(zhí)行第二條浮點指令開始，首先檢測第一條浮點指令是否有異常產生，如果有異常產生，則 浮點異常檢測微指令觸發(fā)一個異常中斷，并報出中斷向量號；否則不產生中斷。本發(fā)明解決其技術問題所采用的技術方案 一種浮點異常處理裝置，包括浮點控制寄存 器、浮點異常寄存器、浮點中斷控制電路和浮點中斷產生電路，其特點是還包括非屏蔽異常 產生電路和浮點現(xiàn)場寄存器，所述的浮點中斷控制電路是微程序RAM,用戶向控制寄存器 中寫入浮點控制信息，處理器執(zhí)行浮點指令，執(zhí)行過程中，浮點指令的異常保存在浮點異 常寄存器中，浮點指令地址和數(shù)據(jù)地址被保存在浮點現(xiàn)場寄存器中，控制異常指令；浮點 控制寄存器和浮點異常寄存器的內容輸入到非屏蔽異常產生電路，判斷是否有非屏蔽異常， 并將結果輸入到浮點中斷產生電路，同時相應的微指令也輸入到浮點中斷產生電路，控制 中斷請求信號或者中斷向量。一種利用上述裝置進行異常處理的方法，其特點是包括以下步驟(a) 浮點控制寄存器的內容被初始化為lllllllb，其中1表示該異常被屏蔽；浮點異 常寄存器的內容被初始化為0000000b,其中0表示沒有該種異常發(fā)生；(b) 從微程序RAM中讀出并執(zhí)行該指令微程序中的第一條微指令，浮點完成檢測微指令；(c) 從微程序RAM中讀出并執(zhí)行該指令微程序中的第二條微指令，浮點異常檢測微指 令，該微指令控制浮點中斷產生電路對非屏蔽異常作出判斷，如果有非屏蔽異常，該電路向 處理器發(fā)送一個中斷請求，如果沒有非屏蔽異常則不發(fā)送；(d) 啟動浮點協(xié)處理器，當發(fā)生浮點異常時，浮點異常寄存器進行記錄；(e) 執(zhí)行最后一條微指令，浮點微程序完成微指令，浮點現(xiàn)場寄存器接收到該條微指令 后保存當前正在執(zhí)行的指令現(xiàn)場；(f) 浮點完成微指令檢測，轉到步驟(b)，直到程序執(zhí)行完成。 本發(fā)明的有益效果是由于本發(fā)明浮點中斷控制電路用一個可改寫的微程序RAM替換，該微程序RAM構造簡單，可以對異常中斷的觸發(fā)方式進行編程，而且一旦發(fā)生設計上的錯 誤，即使在芯片流片后也可進行糾正；相比軟件的浮點異常檢測、處理方式，本發(fā)明的處理代價非常小。下面結合附圖和實施例對本發(fā)明作詳細說明。


圖1是本發(fā)明浮點異常處理裝置的結構框圖。 圖2是圖1中浮點異常寄存器和浮點控制寄存器的詳細說明圖。 圖3是圖1中微程序的詳細說明圖。 圖4是圖1中浮點中斷產生電路的詳細說明圖。 圖5是公知的浮點異常處理裝置具體實施方式
參照圖1 4，本發(fā)明在構造上采用了微程序加硬連線的全硬件浮點異常處理裝置，整個 裝置由浮點異常寄存器、浮點控制寄存器、非屏蔽異常產生電路，浮點現(xiàn)場寄存器，微程序 RAM，浮點中斷產生電路四大部分組成，微程序RAM替代了浮點中斷控制電路，浮點異 常寄存器保存現(xiàn)在和已有的不同浮點異常，浮點控制寄存器用于控制是否屏蔽某個異常， 非屏蔽異常產生電路生成非屏蔽異常信號；浮點現(xiàn)場寄存器保存每一條正在執(zhí)行的浮點指 令的程序地址指針和數(shù)據(jù)地址指針；微程序RAM保存不同浮點指令的微程序，各個微程序 由浮點完成檢測微指令，浮點異常檢測微指令，其他微指令和浮點完成微指令按序組成； 浮點中斷產生電路為硬連線，首先輸入非屏蔽異常和正在執(zhí)行的微指令，如果發(fā)生了非屏 蔽異常，且正在執(zhí)行的微指令為浮點異常檢測微指令，則該電路會觸發(fā)浮點中斷產生電路 向處理器發(fā)送浮點單元異常中斷信號和中斷向量號。整個電路的信息流向為用戶向控制寄存器中寫入浮點控制信息，然后處理器開始執(zhí) 行浮點指令，在執(zhí)行中，浮點指令的異常保存在浮點異常寄存器中，浮點指令地址和數(shù)據(jù) 地址被保存在浮點現(xiàn)場寄存器中。浮點控制寄存器和浮點異常寄存器的內容輸入到非屏蔽 異常產生電路，該電路判斷是否有非屏蔽異常，并將結果輸入到浮點中斷產生電路，同時 相應的微指令也輸入到浮點中斷產生電路，控制該電路是否要向處理器產生中斷。浮點異常處理裝置進行異常處理的方法，具體如下(1) 開機。(2) 初始化。浮點控制寄存器的內容被初始化為lllllllb，其中1表示該異常被屏蔽； 浮點異常寄存器的內容被初始化為0000000b，其中0表示沒有該種異常發(fā)生。(3) 執(zhí)行浮點指令。首先從微程序RAM中讀出及執(zhí)行的是該指令微程序中的第一條微指令浮點完成檢測微指令。(4) 從微程序RAM中讀出并執(zhí)行該指令微程序中的第二條微指令浮點異常檢測微指令，該微指令控制浮點中斷產生電路對非屏蔽異常作出判斷，如果有非屏蔽異常，該電路向 處理器發(fā)送一個異常請求，如果沒有非屏蔽異常則不發(fā)送。(5) 執(zhí)行后面的微指令，啟動浮點協(xié)處理器開始工作。如果運算中協(xié)處理器發(fā)生浮點異 常，浮點異常寄存器會進行記錄。(6) 執(zhí)行最后一條微指令浮點微程序完成微指令。浮點現(xiàn)場寄存器接收到該條微指令 后保存當前正在執(zhí)行的指令現(xiàn)場。(7) 轉到第(3)步。從執(zhí)行流程上看，該裝置有以下幾個特點首先整個異?，F(xiàn)場保存、異常中斷生成全部由微程序控制，而微程序可以通過重寫RAM進行改變，整個執(zhí)行流程可以變得非常靈活。 其次微程序的執(zhí)行和浮點協(xié)處理器的執(zhí)行是獨立的，處理器通過微程序啟動浮點協(xié)處理器后， 可以執(zhí)行其它定點指令的微指令，從而可以并行執(zhí)行浮點指令和定點指令。另外第(6)步中 的浮點微程序完成微指令表示的是浮點微程序執(zhí)行完畢，并不表示浮點指令執(zhí)行完畢，浮點 協(xié)處理器可能還在進行運行，因此在每條指令微程序的開始都需要設置測試浮點完成檢測微 指令，該微指令保證前一條浮點指令執(zhí)行完畢之后才判斷前一條浮點指令是否有異常發(fā)生， 保證了判斷的正確性。
權利要求
1、一種浮點異常處理裝置，包括浮點控制寄存器、浮點異常寄存器、浮點中斷控制電路和浮點中斷產生電路，其特征在于還包括非屏蔽異常產生電路和浮點現(xiàn)場寄存器，所述的浮點中斷控制電路是微程序RAM，用戶向控制寄存器中寫入浮點控制信息，處理器執(zhí)行浮點指令，執(zhí)行過程中，浮點指令的異常保存在浮點異常寄存器中，浮點指令地址和數(shù)據(jù)地址被保存在浮點現(xiàn)場寄存器中，控制異常指令；浮點控制寄存器和浮點異常寄存器的內容輸入到非屏蔽異常產生電路，判斷是否有非屏蔽異常，并將結果輸入到浮點中斷產生電路，同時相應的微指令也輸入到浮點中斷產生電路，控制中斷請求信號或者中斷向量。
2、 一種利用權利要求l所述浮點異常處理裝置進行異常處理的方法，其特征在于包括下 述步驟(a) 浮點控制寄存器的內容被初始化為lllllllb，其中l(wèi)表示該異常被屏蔽；浮點異 常寄存器的內容被初始化為OOOOOOOb，其中0表示沒有該種異常發(fā)生；(b) 從微程序RAM中讀出并執(zhí)行該指令微程序中的第一條微指令，浮點完成檢測微指令；(c) 從微程序RAM中讀出并執(zhí)行該指令微程序中的第二條微指令，浮點異常檢測微指 令，該微指令控制浮點中斷產生電路對非屏蔽異常作出判斷，如果有非屏蔽異常，該電路向 處理器發(fā)送一個中斷請求，如果沒有非屏蔽異常則不發(fā)送；(d) 啟動浮點協(xié)處理器，當發(fā)生浮點異常時，浮點異常寄存器進行記錄；(e) 執(zhí)行最后一條微指令，浮點微程序完成微指令，浮點現(xiàn)場寄存器接收到該條微指令 后保存當前正在執(zhí)行的指令現(xiàn)場；(f) 浮點完成微指令檢測，轉到步驟(b)，直到程序執(zhí)行完成。
3、 根據(jù)權利要求2所述的方法，其特征在于在浮點指令執(zhí)行的最后才保存該浮點指 令的異常信息，保證不覆蓋前一條有非屏蔽異常的浮點指令的現(xiàn)場；每條指令微程序的開始 均設置測試浮點完成檢測微指令，保證前一條浮點指令執(zhí)行完畢之后才判斷前一條浮點指令 是否有異常發(fā)生；微指令與非屏蔽異常聯(lián)合控制中斷的觸發(fā)時機。
全文摘要
本發(fā)明公開了一種浮點異常處理裝置以及用該裝置進行異常處理的方法，其裝置包括浮點控制寄存器、浮點異常寄存器、浮點中斷控制電路和浮點中斷產生電路，其特征在于還包括非屏蔽異常產生電路和浮點現(xiàn)場寄存器，所述的浮點中斷控制電路是微程序RAM。其方法包括下述步驟，初始化后執(zhí)行微程序RAM中的微指令第一條微指令檢測浮點協(xié)處理器是否空閑；第二條檢測有無非屏蔽異常，如有則觸發(fā)中斷，如無則執(zhí)行后續(xù)微指令并啟動浮點單元；運算中會保存發(fā)生的異常；在執(zhí)行最后一條微指令時記錄指令現(xiàn)場。由于本發(fā)明浮點中斷控制電路用一個可改寫的微程序RAM替換，該微程序RAM構造簡單，而且一旦發(fā)生設計上的錯誤，即使在芯片流片后也可進行糾正。
文檔編號G06F9/22GK101221492SQ200810017360
公開日2008年7月16日 申請日期2008年1月22日 優(yōu)先權日2008年1月22日
發(fā)明者萌 張, 張盛兵, 樊曉椏, 王黨輝, 田杭沛, 然 鄭, 高德遠, 魏廷存, 黃小平 申請人:西北工業(yè)大學