專利名稱：：一種基于CTGAL的Booth編碼器及絕熱補碼乘累加器的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種乘累加器，尤其是涉及一種基于CTGAL的Booth編碼器及絕熱補碼乘累加器。
背景技術(shù)：
：現(xiàn)有的深亞微米工藝的超大規(guī)模集成電路中，低功耗己經(jīng)成為芯片設(shè)計時首要考慮的目標之一。低功耗技術(shù)研究已成為集成電路設(shè)計中越來越重要的領(lǐng)域。在數(shù)字電路系統(tǒng)中，由加法和乘法運算構(gòu)成的乘累加器是各種數(shù)字信號處理系統(tǒng)的關(guān)鍵部件,并在很大程度上左右著系統(tǒng)的功耗。因此，研究低功耗乘累加器對于實現(xiàn)低功耗數(shù)字處理系統(tǒng)具有重要的意義。由于傳統(tǒng)CMOS集成電路采用直流電源供電，其能量使用方式是由電源一電容一地一次性消耗掉，造成能量的不可回收。而絕熱CMOS電路采用交流脈沖電源來驅(qū)動電路，利用電源中的電感和電路中的節(jié)點電容形成LC振蕩回路，使得能量由電源一電容一電源可重復(fù)利用，有效地回收貯藏在電容上的能量，同時降低電流，使在被動元件一電阻上保持非常小的壓降，達到顯著降低功耗的目的。此外，現(xiàn)有結(jié)構(gòu)的Booth編碼器的復(fù)雜度較高，乘法運算的速度相對較低，這也會造成功耗的增加。我們發(fā)明的鐘控傳輸門絕熱邏輯(clockedtransmissiongateadiabaticlogic,CTGAL)基本電路如圖l所示，它是一種采用二相無交疊功率時鐘的具有極低功耗的絕熱電路，CTGAL的操作分為2級，第一級在鐘控時鐘f的控制下通過2個鐘控NMOS管(N,，N2)對輸入信號(in,b)進行采樣；第二級通過自舉操作的NMOS管(N3，N4)以及組成CMOS-latch結(jié)構(gòu)的Pi,N5,P2,N6對負載充放電，使輸出波形完整，極大地降低了電路的功耗。用互補的NMOS邏輯塊代替圖1中CTGAL基本電路的自舉操作的NMOS管(N3，N4)，即可得到如圖2、圖3和圖4所示的CTGAL與門、CTGAL或門和CTGAL2選1數(shù)據(jù)選擇器。
發(fā)明內(nèi)容本發(fā)明所要解決的技術(shù)問題是提供一種基于CTGAL的Booth編碼器及絕熱補碼乘累加器，能夠有效降低Booth編碼器的運算復(fù)雜度并提高乘法運算的速度，并在此基礎(chǔ)上，進一步提供一種具有正確的邏輯功能且能耗節(jié)省顯著的基于CTGAL的絕熱補碼乘累加器。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種基于CTGAL的Booth編碼器，包括一個選擇信號發(fā)生電路和至少兩個并聯(lián)連接在所述的選擇信號發(fā)生電路上的CTGAL三選一選擇器，所述的CTGAL三選一選擇器的一個輸入端上連接有CTGAL異或門，下一級的所述的CTGAL異或門的輸出端同時與上一級的所述的CTGAL三選一選擇器的另一個輸入端連接?；贑TGAL的絕熱補碼乘累加器，主要由乘法電路和累加電路構(gòu)成，所述的乘法電路包括部分積產(chǎn)生電路和部分積求和電路，所述的累加電路為帶有反饋輸入的加法器，所述的部分積產(chǎn)生電路為基于CTGAL的Booth編碼器，所述的Booth編碼器包括一個選擇信號發(fā)生電路和至少兩個并聯(lián)連接在所述的選擇信號發(fā)生電路上的CTGAL三選一選擇器，所述的CTGAL三選一選擇器的一個輸入端上連接有CTGAL異或門的輸出端，下一級的CTGAL異或門的輸出端同時與上一級的所述的CTGAL三選一選擇器的另一個輸入端連接。所述的部分積求和電路包括多個按照Wallace樹結(jié)構(gòu)連接的4-2壓縮器，所述的4-2壓縮器包括三級信號處理電路，第一級信號處理電路由兩個CTGAL或門電路、兩個CTGAL與門電路和兩個CTGAL異或門電路組成，第二級信號處理電路由一個CTGAL與門電路、一個CTGAL或門電路和一個CTGAL異或門電路組成，第三級信號處理電路由一個CTGAL異或門電路和一個CTGAL二選一選擇器組成，所述的第一級信號處理電路的兩個CTGAL或門電路的輸出端與所述的第二級信號處理電路的CTGAL與門電路的兩個輸入端連接，并由所述的第二級信號處理電路的CTGAL與門電路的輸出端輸出本位的Cout信號，所述的第一級信號處理電路的兩個CTGAL與門電路的輸出端與所述的第二級信號處理電路的CTGAL或門電路的兩個輸入端連接，所述的第二級信號處理電路的CTGAL或門電路的輸出端與所述的第三級信號處理電路的CTGAL二選一選擇器0位輸入端連接，所述的第一級信號處理電路的兩個CTGAL異或門電路的輸出端與所述的第二級信號處理電路的CTGAL異或門電路的兩個輸入端連接，所述的第二級信號處理電路的CTGAL異或門電路的輸出端與所述的第三級信號處理電路的CTGAL異或門電路的一個輸入端連接，所述的第三級信號處理電路的CTGAL異或門電路的另一個輸入端與所述的第三級信號處理電路的CTGAL二選一選擇器1位輸入端并接于Cin信號輸入端，所述的第三級信號處理電路的CTGAL異或門電路輸出S信號，所述的第三級信號處理電路的CTGAL二選一選擇器輸出C信號，本位4-2壓縮器的Cout信號輸出端與相鄰位4-2壓縮器的Cin信號輸入端連接。所述的累加電路包括并行前綴加法器、累加器和緩沖器，所述的并行前綴加法器的輸入端與所述的部分積求和電路連接，所述的并行前綴加法器的輸出端與所述的累加器的輸入端連接，所述的累加器的輸出端輸出累加結(jié)果并與所述的緩沖器的輸入端連接，所述的緩沖器的輸出端與所述的累加器的輸入端連接。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于本發(fā)明的基于CTGAL的Booth編碼器每次用Booth算法判斷時，除了用于產(chǎn)生選擇信號的電路外，對被乘數(shù)的每一位操作僅需要1個3選1數(shù)據(jù)選擇器和1個異或門，大大降低了運算復(fù)雜度并提高了乘法運算的速度；CTGAL電路由于是利用MOS管電容自舉效應(yīng)對結(jié)點電容充放電，無閾值損失，因此具有極低的功耗；進一步設(shè)計的絕熱補碼乘累加器，計算機模擬結(jié)果表明所設(shè)計的電路具有明顯的低功耗特性。采用TSMC0.25pmCMOS工藝器件參數(shù)，以16位累加的4"位絕熱乘累加器為例，進行邏輯功能和能耗的模擬。設(shè)被乘數(shù)和乘數(shù)分別為^=1010(-6)，5=0110(6)，對^x5進行連續(xù)累加。累加結(jié)果用細d5wwco表示，如圖15所示。這里只顯示wflC8waco的波形，因輸出結(jié)果為補碼形式，在1.2us時間內(nèi)wadswac9的波形均為高電平。由于16位累加器操作時間為3個時鐘周期，為了保證累加器邏輯功能的正確性，輸入輸出信號也需用3個時鐘周期表示1個狀態(tài)。模擬結(jié)果表明基于CTGAL的絕熱乘累加器具有正確的邏輯功能。為了說明絕熱補碼乘累加器的低功耗特性，將它與CMOS邏輯的乘累加器進行瞬態(tài)能耗比較，由于基于CTGAL的絕熱補碼乘累加器與基于CMOS邏輯的乘累加器做一次乘累加操作所需時間不同，故將對這兩種電路做同樣次數(shù)累加操作進行能耗比較，比較結(jié)果如圖16所示。當累加次數(shù)大于8次時，基于CTGAL電路的絕熱補碼乘累加器平均節(jié)省能耗將大于65%，且隨著乘累加次數(shù)的增加，電路節(jié)省能耗越明顯。本發(fā)明利用CTGAL電路設(shè)計了一種新型Booth編碼器，在此基礎(chǔ)上進一步設(shè)計了絕熱補碼乘累加器，這對進一步研究低功耗運算單元，實現(xiàn)低功耗數(shù)字處理系統(tǒng)有重要的意義。圖1為CTGAL基本電路的示意結(jié)構(gòu)圖和表示符號；圖2為CTGAL與門的結(jié)構(gòu)示意圖和表示符號；圖3為CTGAL或門的結(jié)構(gòu)示意圖和表示符號；圖4為CTGAL2選1數(shù)據(jù)選擇器的結(jié)構(gòu)示意圖和表示符號；圖5為本發(fā)明Booth編碼器的結(jié)構(gòu)示意圖6為本發(fā)明選擇信號發(fā)生電路電路原理圖7為本發(fā)明絕熱補碼乘累加器的電路框圖8為本發(fā)明絕熱補碼乘累加器中的4-2壓縮器的結(jié)構(gòu)示意圖9為本發(fā)明絕熱補碼乘累加器中的部分積求和電路的Wallace樹結(jié)構(gòu)示意圖IO為本發(fā)明絕熱補碼乘累加器的電路原理圖11為Lardner-Fischer加法器"O"運算示意圖12為Lardner-Fischer加法器"O"運算陣列示意圖13為本發(fā)明絕熱補碼乘累加器的電路原理圖14為本發(fā)明絕熱補碼乘累加器的電路原理圖15為以16位累加的4x4位絕熱補碼乘累加器功能模擬波形；圖16為基于CTGAL的絕熱補碼乘累加器與CMOS邏輯的乘累加器瞬態(tài)能耗比較。具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。實施例一如圖5所示，一種基于CTGAL的Booth編碼器，包括一個選擇信號發(fā)生電路1和八個并聯(lián)連接在選擇信號發(fā)生電路1上的CTGAL三選一選擇器2，CTGAL三選一選擇器2的一個輸入端上連接有CTGAL異或門的輸出端，下一級的CTGAL異或門的輸出端同時與上一級的CTGAL三選一選擇器2的另一個輸入端連接。實施例二基于CTGAL的絕熱補碼乘累加器，主要由乘法電路100和累加電路200構(gòu)成，乘法電路100包括部分積產(chǎn)生電路101和部分積求和電路102，累加電路200為帶有反饋輸入的加法器，部分積產(chǎn)生電路101與實施例一中公開的基于CTGAL的Booth編碼器結(jié)構(gòu)相同，部分積求和電路102包括多個按照Wallace樹結(jié)構(gòu)連接的4-2壓縮器3，4-2壓縮器3包括三級信號處理電路，第一級信號處理電路301由兩個CTGAL或門電路、兩個CTGAL與門電路和兩個CTGAL異或門電路組成，第二級信號處理電路302由一個CTGAL與門電路、一個CTGAL或門電路和一個CTGAL異或門電路組成，第三級信號處理電路303由一個CTGAL異或門電路和一個CTGAL二選一選擇器組成，第一級信號處理電路301的兩個CTGAL或門電路的輸出端與所述的第二級信號處理電路302的CTGAL與門電路的兩個輸入端連接，并由第二級信號處理電路302的CTGAL與門電路的輸出端輸出本位的Cout信號，第一級信號處理電路301的兩個CTGAL與門電路的輸出端與第二級信號處理電路302的CTGAL或門電路的兩個輸入端連接，第二級信號處理電路302的CTGAL或門電路的輸出端與所述的第三級信號處理電路303的CTGAL二選一選擇器0位輸入端連接，第一級信號處理電路301的兩個CTGAL異或門電路的輸出端與第二級信號處理電路302的CTGAL異或門電路的兩個輸入端連接，第二級信號處理電路302的CTGAL異或門電路的輸出端與第三級信號處理電路303的CTGAL異或門電路的一個輸入端連接，第三級信號處理電路303的CTGAL異或門電路的另一個輸入端與第三級信號處理電路303的CTGAL二選一選擇器1位輸入端并接于Cin信號輸入端，第三級信號處理電路303的CTGAL異或門電路輸出S信號，第三級信號處理電路303的CTGAL二選一選擇器輸出C信號，本位4-2壓縮器的Co"d言號輸出端與相鄰高位4-2壓縮器的Cin信號輸入端連接。累加電路200包括并行前綴Lardner-Fischer加法器201、累加器202和緩沖器203，并行前綴Lardner-Fischer加法器201的輸入端與部分積求和電路102連接，并行前綴Lardner-Fischer加法器的輸出端與累加器202的輸入端連接，累加器202的輸出端輸出累加結(jié)果并與緩沖器203的輸入端連接，緩沖器203的輸出端與累加器202的輸入端連接。傳統(tǒng)的乘法運算，用AND陣列實現(xiàn)，每次只檢查乘數(shù)的一位二進制數(shù)來決定對被乘數(shù)的操作。它雖然具有較短的延遲時間，但產(chǎn)生的部分積較多，對乘數(shù)為"位的乘法運算，將產(chǎn)生"個部分積。而改進型Booth算法將同時檢查乘數(shù)的/t位二進制數(shù)來產(chǎn)生部分積，對乘數(shù)為"位的乘法運算，將產(chǎn)生"/A:個部分積，從而減少部分積數(shù)目。本發(fā)明將所述的改進型Booth算法利用具體的電路元器件實現(xiàn)，且結(jié)構(gòu)精簡，進一步實現(xiàn)了有符號數(shù)的乘法運算，乘數(shù)和被乘數(shù)均用補碼表示，采用相加和相減的操作計算補碼數(shù)據(jù)的乘積。實現(xiàn)步驟如下(1)初始化乘積值為0，被乘數(shù)J和乘數(shù)5準備；(2)在乘數(shù)最低位右邊補1位二進制數(shù)'0'，此時乘數(shù)長度為(M+l)位；(3)對長度為("+l)位的二進制乘數(shù)，由低位到高位每次判斷其中的3位二進制數(shù)5w&A-,，且交疊一位；(4)根據(jù)3位二進制數(shù)的不同組合(000111)，乘積相應(yīng)地對被乘數(shù)^做5種不同的操作+0,+J,-A+2A-2^4(+0表示不對被乘數(shù)進行任何操作，原乘積不變；±4表示在乘積上加上或減去被乘數(shù)；±2」表示在乘積上加上或減去兩倍的被乘數(shù))，如表1所示，其中-v4，-2^操作是通過加^4補，加2^4補實現(xiàn)的；(5)本次操作結(jié)束后，被乘數(shù)右移兩位；(6)循環(huán)操作步驟(3)~(5)，共計"/2次，得到乘積。表1Booth算法<table>tableseeoriginaldocumentpage9</column></row><table>通常將步驟(4)中的5種操作分為+0,±A±2^4三類，并用3個信號作為相應(yīng)的選擇信號，即化Q選擇+0操作，M!選擇士^操作，W2選擇士2^操作。根據(jù)卡諾圖法得到選擇信號wo，Wi，W2的表達式為<formula>formulaseeoriginaldocumentpage9</formula><formula>formulaseeoriginaldocumentpage9</formula><formula>formulaseeoriginaldocumentpage9</formula><formula>formulaseeoriginaldocumentpage9</formula>由表1可見，選擇信號W,購分別都對應(yīng)加/減兩種操作。當sq(或購)有效時，還需確定選擇加法還是減法操作。這里采用被乘數(shù)的每一位與當前3位二進制數(shù)^H^g,-!的高位萬w異或來區(qū)別，因為做加法運算時5,+1等于0，與0異或后信號值不變；做減法運算時&+1等于'1'，與'1'異或后信號值取反，實現(xiàn)減法中的取反操作。由于減法運算是通過求補實現(xiàn)的，故還需在所生成部分積的最低位加'r，為了簡化Booth編碼器結(jié)構(gòu)，該操作將在后面對部分積的壓縮和求和時實現(xiàn)，故可得到如圖5所示的Booth編碼器電路結(jié)構(gòu)。可見，每次用Booth算法判斷時，除了用于產(chǎn)生選擇信號的電路外，對被乘數(shù)的每一位操作僅需要1個3選1數(shù)據(jù)選擇器和1個異或門。因此，Booth編碼器的延遲時間只有兩級門電路的延遲時間，僅比AND陣列多一級門電路的延遲時間，但產(chǎn)生的部分積數(shù)目卻只有AND陣列所產(chǎn)生部分積數(shù)目的一半。為提高部分積的求和速度，采用4-2壓縮器對部分積進行壓縮。改進型4-2壓縮器將五個數(shù)(四個實際數(shù)據(jù);d,X2,X3,X4,—個進位Cin)相加產(chǎn)生三個輸出數(shù)和S,向高位的進位輸出Cout，向下一級的進位輸出C，其中Cout不會向下一級傳遞，而是作為相鄰高位的輸入信號Cin。絕熱4-2壓縮器的輸入、輸出信號均具有相同的邏輯延遲，其電路結(jié)構(gòu)如圖8所示。在圖8中絕熱4-2壓縮器的操作分三級，而CTGAL電路采用二相無交疊功率時鐘，因此絕熱4-2壓縮器的第一級和第三級采用相同的功率時鐘。當4-2壓縮器級聯(lián)時，由于高位Cin在第三級才被采用，而本位的Cout在第二級己經(jīng)形成，因此將本位的Cout接入相鄰高位的Cin時，不會對延遲造成影響。即級聯(lián)的所有絕熱4-2壓縮器可以同時工作，且本位的Cout和相鄰高位的Cin具有相同的相位關(guān)系，無需加入額外的CTGAL緩沖器調(diào)節(jié)相位。當部分積較多，常將4-2壓縮器按照Wallace樹結(jié)構(gòu)連接，以提高對部分積的壓縮速度，其結(jié)構(gòu)如圖9所示。Wallace樹不是直接將所有的部分積依次相加，而是采用趨于并行的結(jié)構(gòu)對部分積進行求和操作，以減少由于進位傳輸引起的延遲時間，從而提高整個部分積加法陣列的運算速度。部分積壓縮電路的輸出結(jié)果并不是最終的乘積，對于wn位的乘法運算，部分積壓縮電路輸出兩個2"位數(shù)和&及進位C,(—0,1，…，2w-l)，這兩個2位數(shù)之和才是乘法運算的結(jié)果。對部分積壓縮電路輸出的兩個位數(shù)&，C,，將采用并行前綴Ladner-Fischer加法器得到它們和。該加法器是由一系列"0"運算組成，"0"運算的運算過程如圖11所示。圖12是一個8位Ladner-Fischer加法器陣列結(jié)構(gòu)圖，除了"0"運算陣列外，由于絕熱電路存在相位延遲，還需在加法器陣列內(nèi)部加入相應(yīng)的CTGAL緩沖器調(diào)節(jié)信號相位。做加法運算時，首先將部分積壓縮電路輸出的兩個2w位數(shù)&,C,根據(jù)進位傳遞信號和進位產(chǎn)生信號的產(chǎn)生機理得到進位傳遞信號&=^(,和進位產(chǎn)生信號A-S,eCi。然后由圖12所示的Ladner-Fischer加法陣列計算得到各位的進位信號cc2^,…,cco，最后根據(jù)求和公式得到和薩2一0:誕0=A),騰,=Acc,—,2,…,2"-l)。累加器與加法器不同的是，累加器的輸出信號需要反饋到輸入端，作為其中的一個輸入信號，這樣的信號也稱反饋信號。在絕熱電路里，為了得到正確的邏輯功能，反饋到輸入端的信號需和非反饋輸入信號同相位。如果相位不同，則需要若干CTGAL緩沖器調(diào)整相位。同時，由于累加器的運算需要一定的時間，在累加器尚未得出累加結(jié)果，非反饋的輸入信號需重復(fù)和累加器運算時間相同的時間。否則乘累加器最新累加的值可能不是最新生成的積。在Booth算法中，當對被乘數(shù)做"v4，-2^操作時，需要得到被乘數(shù)的補碼，而Booth編碼器僅完成取反和移位操作，所以還需對所生成部分積的最低位加'1'。由表1可知，當雙+^力w為"101"或"110"時做4操作，需要在圖8所示部分積陣列(X為部分積，S為符號位)的第0，2，4，6列上加'I',而當5wA隊i為"100"時做-Z4操作，由于Booth編碼器已完成了移位操作，故需要在部分積陣列的第1，3，5，7列上加"'。為區(qū)分這兩種情況，將修正數(shù)附,=5,+,^@5—J加到部分積陣列的第0，2，4，6列，修正數(shù)",^g^,G=0廣*3)加到部分積陣列的第l，3，5，7列上。由于每個需要修正的部分積只對應(yīng)一種操作("或-2乂)，所以w,和",中最多只有一個為'1'，如果叫和",均為'0'，則說明生成該部分積時，對被乘數(shù)是做+J，+2^4或+0操作，不需要修正。對部分積陣列的修正操作如圖13和14所示，由于部分積陣列第0到第3列每列只有一個或兩個實際數(shù)據(jù)，故不使用4-2壓縮器，第0到第3列上的部分積直接在最后的加法器中相加，在這四列上所做的修正操作也在加法器中執(zhí)行。從第4列到最左邊一列均用4-2壓縮器對部分積壓縮，由于第4，5列只有3個實際數(shù)據(jù)數(shù)，而4-2壓縮器可以壓縮四個實際數(shù)據(jù)，故在第4，5列上所加的修正數(shù)可分別作為第4，5列4-2壓縮器的一個輸入信號。第6，7列己經(jīng)有4個數(shù)，對應(yīng)的4-2壓縮器無多余的輸入端，在第6，7列所作的修正操作也在加法器中執(zhí)行。在加法器中執(zhí)行修正操作時，由于第0，l列上原來只有一個數(shù)，故所加的修正數(shù)可作為另一個加數(shù)直接輸入；而第2，3，6，7列均有兩個加數(shù)，加法器相應(yīng)位上沒有空余的輸入端，需要對加法器相應(yīng)位的進位傳遞信號g,和進位產(chǎn)生信號^重新設(shè)計。用《表示需要加的修正數(shù)，利用卡諾圖法得<formula>formulaseeoriginaldocumentpage12</formula>總上所述，將Booth編碼器中的減法操作分多步實現(xiàn)，Booth編碼器只實現(xiàn)了對數(shù)據(jù)的取反和移位，同時，充分利用部分積壓縮電路和求和電路中的空余輸入端，以及對加法電路某幾位上的進位傳遞和進位產(chǎn)生信號g,，A進行重新設(shè)計，修正了減法操作時Booth編碼器所生成的部分積。以簡潔的修正操作為代價，有效降低電路結(jié)構(gòu)的復(fù)雜度和減少電路的延遲時間，從而實現(xiàn)基于CTGAL的低功耗絕熱補碼乘累加器。權(quán)利要求1、一種基于CTGAL的Booth編碼器，其特征在于包括一個選擇信號發(fā)生電路和至少兩個并聯(lián)連接在所述的選擇信號發(fā)生電路上的CTGAL三選一選擇器，所述的CTGAL三選一選擇器的一個輸入端上連接有CTGAL異或門，下一級的所述的CTGAL異或門的輸出端同時與上一級的所述的CTGAL三選一選擇器的另一個輸入端連接。2、一種基于CTGAL的絕熱補碼乘累加器，主要由乘法電路和累加電路構(gòu)成，所述的乘法電路包括部分積產(chǎn)生電路和部分積求和電路，所述的累加電路為帶有反饋輸入的加法器，其特征在于所述的部分積產(chǎn)生電路為基于CTGAL的Booth編碼器，所述的Booth編碼器包括一個選擇信號發(fā)生電路和至少兩個并聯(lián)連接在所述的選擇信號發(fā)生電路上的CTGAL三選一選擇器，所述的CTGAL三選一選擇器的一個輸入端上連接有CTGAL異或門的輸出端，下一級的CTGAL異或門的輸出端同時與上一級的所述的CTGAL三選一選擇器的另一個輸入端連接。3、如權(quán)利要求2所述的基于CTGAL的絕熱補碼乘累加器，其特征在于所述的部分積求和電路包括多個按照Wallace樹結(jié)構(gòu)連接的4-2壓縮器，所述的4-2壓縮器包括三級信號處理電路，第一級信號處理電路由兩個CTGAL或門電路、兩個CTGAL與門電路和兩個CTGAL異或門電路組成，第二級信號處理電路由一個CTGAL與門電路、一個CTGAL或門電路和一個CTGAL異或門電路組成，第三級信號處理電路由一個CTGAL異或門電路和一個CTGAL二選一選擇器組成，所述的第一級信號處理電路的兩個CTGAL或門電路的輸出端與所述的第二級信號處理電路的CTGAL與門電路的兩個輸入端連接，并由所述的第二級信號處理電路的CTGAL與門電路的輸出端輸出本位的C卯d言號，所述的第一級信號處理電路的兩個CTGAL與門電路的輸出端與所述的第二級信號處理電路的CTGAL或門電路的兩個輸入端連接，所述的第二級信號處理電路的CTGAL或門電路的輸出端與所述的第三級信號處理電路的CTGAL二選一選擇器0位輸入端連接，所述的第一級信號處理電路的兩個CTGAL異或門電路的輸出端與所述的第二級信號處理電路的CTGAL異或門電路的兩個輸入端連接，所述的第二級信號處理電路的CTGAL異或門電路的輸出端與所述的第三級信號處理電路的CTGAL異或門電路的一個輸入端連接，所述的第三級信號處理電路的CTGAL異或門電路的另一個輸入端與所述的第三級信號處理電路的CTGAL二選一選擇器1位輸入端并接于O力信號輸入端，所述的第三級信號處理電路的CTGAL異或門電路輸出S信號，所述的第三級信號處理電路的CTGAL二選一選擇器輸出C信號，本位4-2壓縮器的Cout信號輸出端與相鄰位4-2壓縮器的C/w信號輸入端連接。4、如權(quán)利要求2所述的基于CTGAL的絕熱補碼乘累加器，其特征在于所述的累加電路包括并行前綴加法器、累加器和緩沖器，所述的并行前綴加法器的輸入端與所述的部分積求和電路連接，所述的并行前綴加法器的輸出端與所述的累加器的輸入端連接，所述的累加器的輸出端輸出累加結(jié)果并與所述的緩沖器的輸入端連接，所述的緩沖器的輸出端與所述的累加器的輸入端連接。全文摘要本發(fā)明公開了一種基于CTGAL的Booth編碼器，特點是包括一個選擇信號發(fā)生電路和至少兩個并聯(lián)連接在選擇信號發(fā)生電路上的CTGAL三選一選擇器，CTGAL三選一選擇器的一個輸入端上連接有CTGAL異或門，下一級的CTGAL異或門的輸出端同時與上一級的CTGAL三選一選擇器的另一個輸入端連接，優(yōu)點是每次用Booth算法判斷時，除了用于產(chǎn)生選擇信號的電路外，對被乘數(shù)的每一位操作僅需要1個3選1數(shù)據(jù)選擇器和1個異或門，大大降低了運算復(fù)雜度并提高了乘法運算的速度，進一步設(shè)計的絕熱補碼乘累加器，計算機模擬結(jié)果表明具有明顯的低功耗特性，將16位累加的4×4位絕熱乘累加器與CMOS邏輯的乘累加器進行瞬態(tài)能耗比較，平均節(jié)省能耗大于65％。文檔編號G06F7/48GK101382882SQ200810121150公開日2009年3月11日申請日期2008年9月28日優(yōu)先權(quán)日2008年9月28日發(fā)明者建徐,汪鵬君申請人:寧波大學(xué)