專利名稱：一種金融稅控soc芯片邏輯驗證系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本專利涉及一種集成電路設(shè)計領(lǐng)域，具體的說是一種金融稅控SOC(System On Chip,片上系統(tǒng))芯片的邏輯驗證系統(tǒng)。
背景技術(shù)：
隨著微電子技術(shù)的發(fā)展，芯片的集成度越來越高，soc芯片的設(shè)計應(yīng)用越
來越普遍，但其驗證和測試工作卻越來越復(fù)雜。任何一款芯片，都要經(jīng)過箅法
設(shè)計、系統(tǒng)設(shè)計、RTL設(shè)計、布局規(guī)劃和綜合、布局、布線、驗證到流片這樣 一個復(fù)雜的過程，其中驗證這一步充斥在所有的步驟中。因此，可以說驗證是 芯片生產(chǎn)過程中最重要的部分。以往芯片的邏輯驗證多通過專用集成電路 ASIC。因為專用集成電路ASIC功能單一，不可復(fù)用，必然造成研發(fā)成本的大 大提高，而現(xiàn)場可編程門陣列FPGA的出現(xiàn)，則改進(jìn)了專用集成電路ASIC功能 單一、不可復(fù)用的缺點(diǎn)，使得芯片開發(fā)流程更加靈活簡便。

發(fā)明內(nèi)容
本發(fā)明的目的是現(xiàn)有技術(shù)存在的不足，提供一種金融稅控soc芯片的邏輯 驗證系統(tǒng)，使用這種系統(tǒng)，可以提高soc芯片設(shè)計性能，縮短soc芯片的開發(fā)周期。
本發(fā)明的目的是按以下方式實(shí)現(xiàn)的，設(shè)計一種金融稅控soc芯片邏輯驗證
系統(tǒng)，該系統(tǒng)是利用現(xiàn)場可編程門陣列FPGA搭建一個金融稅控SOC芯片的邏 輯驗證平臺，該系統(tǒng)包括軟件平臺和硬件平臺，硬件平臺包括由現(xiàn)場可編程門 陣列FPGA做模型的載體的芯片邏輯驗證模型、各類功能模塊及其接口模塊， 其中功能模塊及其接口模塊與芯片邏輯驗證模型相連，軟件平臺用來實(shí)現(xiàn)對芯 片邏輯驗證模型、功能模塊及其接口模塊的配置和相關(guān)數(shù)據(jù)處理，并將信號輸 入到接口模塊，通過各個功能模塊產(chǎn)生芯片邏輯驗證模型的輸入信號，通過芯 片邏輯驗證模型產(chǎn)生對軟件的控制信號，通過各個功能模塊及其接口模塊轉(zhuǎn)化 為軟件顯示標(biāo)量。
驗證系統(tǒng)的驗證步驟如下
(1)由硬件描述語言描述芯片邏輯驗證模型，使其符合SOC芯片邏輯功能；
(2) 軟件平臺通過功能模塊及其接口,對現(xiàn)^^可編紫門P 列FPGA進(jìn)行配置， 配置的結(jié)果是使現(xiàn)場可編程門陣列FPGA成為S0C芯片邏輯驗證模型，與所需 驗證的SOC芯片邏輯功能相同；
(3) 軟件平臺產(chǎn)生驗證開始命令，通過功能模塊及其接口模塊將信號送入 芯片邏輯驗證模型。信號經(jīng)過芯片邏輯驗證模型的邏輯處理送出至功能模塊及 其接口模塊，通過各個功能模塊及其接口模塊轉(zhuǎn)化為軟件顯示標(biāo)量；
(4) 軟件平臺產(chǎn)生驗證結(jié)束命令，通過功能模塊及其接口模塊將信號送入 芯片邏輯驗證模型，模型接收到結(jié)束命令后產(chǎn)生數(shù)據(jù)接收完成信號，結(jié)束驗證。
其中，步驟(l)、 (2)中的芯片邏輯功能通過軟件平臺的仿真波形輸出及示波 器的波形輸出來驗證其邏輯功能。步驟(3)、 (4)中，所有信號是通過數(shù)據(jù)釆集后， 得出的驗證結(jié)論。
本發(fā)明的有益效果是，利用現(xiàn)場可編程門陣列FPGA搭建S0C芯片邏輯驗 證模型，運(yùn)用軟件平臺和硬件平臺相結(jié)合的系統(tǒng)驗證系統(tǒng)，檢驗SOC芯片邏輯 的正確性，并可以及時對邏輯設(shè)計中的錯誤和問題加以糾正，從而提高了 S0C 芯片的設(shè)計性能，縮短了開發(fā)周期。


圖1是金融稅控SOC芯片邏輯驗證模型結(jié)構(gòu)示意圖； 圖2是硬件平臺結(jié)構(gòu)示意圖3是SOC芯片邏輯驗證系統(tǒng)流程圖。
具體實(shí)施例方式
圖1是S0C邏輯驗證模型示意圖。其中，SOC邏輯驗證模型的結(jié)構(gòu)包括， 32位RISC處理器、IC卡驅(qū)動模塊3、公鑰算法加速模塊4、 DES/:iDES加速模 塊5、串口模塊6、 LCD驅(qū)動模塊7、 SPI控制模塊8、 12C控制模塊9、 DSU串 口 10、 JTAGll、打印頭邏輯12、磁條卡讀寫模塊13、 USB主設(shè)備模塊14、 Flash 閃存15、 SRAM存儲器16和鍵盤掃描模塊17,其中，IC卡驅(qū)動模塊3、公鑰算 法加速模塊4、 DES/3DES加速模塊5、串口模塊6、 LCD驅(qū)動模塊7、 SPI控制 模塊8、 12C控制模塊9、 DSU串口 10、 JTAGll、打印頭邏輯12、磁條卡讀寫 模塊13、 USB主設(shè)備模塊14和鍵盤掃描模塊17通過AMBA總線與32位RISC 處理器相連，F(xiàn)lash閃存15、 SRAM存儲器16通過EMI總線與32位RISC處理 器連接，上述模塊均以代碼的形式配置到FPGA中，形成SOC邏輯驗證模型l。
圖2是硬件平臺結(jié)構(gòu)示意圖。其中，硬件平臺的結(jié)構(gòu)包括，IC卡座18、
密碼鍵盤19、 LCD屏20、 VFD屏2i、串行Flash22和i T^實(shí)時時鐘23、 PC機(jī) 及軟件平臺24、打印頭驅(qū)動25、磁條卡26、 U盤27和鍵盤28,其中，IC卡 座18與IC卡驅(qū)動模塊3相連，密碼鍵盤19與公鑰算法加速模塊4、 DES/3DES 加速模塊5和串口模塊6相連，LCD屏20與LCD驅(qū)動模塊7相連，VFD屏21 與SPI控制模塊8相連，串行Flash22和RTC實(shí)時時鐘23與I2C控制模塊9 相連，PC機(jī)及軟件平臺24與JTAG11和DSU串口 10相連，打印頭驅(qū)動25與打 印頭邏輯12相連，磁條卡26與磁條卡讀寫模塊13相連，U盤27與USB主設(shè) 備模塊14相連，鍵盤28與鍵盤掃描模塊17相連。工作過程為，通過PC機(jī)及 軟件平臺24，通過JTAG11插座，對SOC邏輯驗證模型進(jìn)行配置；通過DSU串 口 10,使PC機(jī)及軟件平臺24與S0C邏輯驗證模型之間相互通信，進(jìn)行調(diào)試。 本發(fā)明的系統(tǒng)和現(xiàn)有技術(shù)相比，具有，使芯片驗證流程簡化，提高了 soc 芯片的設(shè)計性能，縮短了開發(fā)周期，因而，具有很好的推廣使用價值。
權(quán)利要求
1、一種金融稅控SOC芯片邏輯驗證系統(tǒng)，是利用現(xiàn)場可編程門陣列FPGA搭建一個金融稅控SOC芯片邏輯驗證系統(tǒng)，其特征在于該系統(tǒng)包括軟件平臺和硬件平臺，硬件平臺包括由現(xiàn)場可編程門陣列FPGA作模型的載體的芯片邏輯驗證模型、各類功能模塊及其接口模塊，其中功能模塊及其接口模塊與芯片邏輯驗證模型相連，軟件平臺用來實(shí)現(xiàn)對芯片邏輯驗證模型、功能模塊及其接口模塊的配置和相關(guān)數(shù)據(jù)處理，并將信號輸入到接口模塊，通過各個功能模塊產(chǎn)生芯片邏輯驗證模型的輸入信號，通過芯片邏輯驗證模型產(chǎn)生對軟件的控制信號，通過各個功能模塊及其接口模塊轉(zhuǎn)化為軟件顯示標(biāo)量。
2、 根據(jù)權(quán)利要求1所述的SOC芯片邏輯驗證系統(tǒng)，其特征在于現(xiàn)場可 編程門陣列FPGA通過軟件平臺進(jìn)行配置，實(shí)現(xiàn)需驗證S0C芯片的邏輯功能， 該邏輯功能由硬件描述語言實(shí)現(xiàn)，驗證步驟包括(1) 由硬件描述語言描述芯片邏輯驗證模型，使其符合SOC芯片邏輯功能；(2) 軟件平臺通過功能模塊及其接口，對FPGA進(jìn)行配置，配置的結(jié)果是使 FPGA成為SOC芯片邏輯驗證模型，與所需驗證的SOC芯片邏輯功能相同；(3) 軟件平臺產(chǎn)生驗證開始命令，通過功能模塊及其接口模塊將信號送入 芯片邏輯驗證模型。信號經(jīng)過芯片邏輯驗證模型的邏輯處理送出至功能模塊及 其接口模塊，通過各個功能模塊及其接口模塊轉(zhuǎn)化為軟件顯示標(biāo)量；(4) 軟件平臺產(chǎn)生驗證結(jié)束命令，通過功能模塊及其接口模塊將信號送入 芯片邏輯驗證模型，模型接收到結(jié)束命令后產(chǎn)生數(shù)據(jù)接收完成信號，結(jié)束驗證。
3、 如權(quán)利要求2所述的SOC芯片邏輯驗證系統(tǒng)，其特征在于步驟(3)、 (4)中，所有信號是通過數(shù)據(jù)采集后，得出的驗證結(jié)論。
4、 如權(quán)利要求2所述的SOC芯片邏輯驗證系統(tǒng)，其特征在于步驟(l)、 (2)中的芯片邏輯功能通過軟件平臺的仿真波形輸出及示波器的波形輸出來驗 證其邏輯功能。
5、 根據(jù)權(quán)利要求1所述的SOC芯片邏輯驗證系統(tǒng)，K特征在于SOC邏糾 驗證模型的結(jié)構(gòu)包括，IC卡驅(qū)動模塊、公鑰算法加速模塊、DES/3DES加速模 塊、串口模塊、LCD驅(qū)動模塊、SPI控制模塊、12C控制模塊、DSU串口、 JTAG、 打印頭邏輯、磁條卡讀寫模塊、USB主設(shè)備模塊、Flash閃存、SRAM存儲器和 鍵盤掃描模塊，其中，IC卡驅(qū)動模塊、公鑰算法加速模塊、DES/3DES加速模 塊、串口模塊、LCD驅(qū)動模塊、SPI控制模塊、12C"澄制模塊、DSU串口、 JTAG、 打印頭邏輯、磁條卡讀寫模塊、USB主設(shè)備模塊和鍵盤掃描模塊通過AMBA總線 與32位RISC處理器相連，F(xiàn)lash閃存15、 SRAM存儲器16通過EMI總線與32 位RISC處理器連接，上述模塊均以代碼的形式配置到現(xiàn)場可編程門陣列FPGA 中形成SOC邏輯驗證模型。
6、根據(jù)權(quán)利要求1所述的S0C芯片邏輯驗證系統(tǒng)，其特征在于，硬件平臺的 結(jié)構(gòu)包括，IC卡座、密碼鍵盤、IXD屏、VFD屏、串行Flash和RTC實(shí)時時鐘、PC 機(jī)及軟件平臺、打印頭驅(qū)動、磁條卡、U盤和鍵盤，其中，IC卡座與IC卡驅(qū)動模 塊相連，密碼鍵盤與公鑰算法加速模塊、DES/3DES加速模塊和串口模塊相連，LCD 屏與LCD驅(qū)動模塊相連，VFD屏與SPI控制模塊相連，串行Flash和RTC實(shí)時時鐘 與I2C控制模塊相連，PC機(jī)及軟件平臺與JTAG和DSU串口相連，打印頭驅(qū)動與打 印頭邏輯相連，磁條卡與磁條卡讀寫模塊相連，U盤與USB主設(shè)備模塊相連，鍵盤 與鍵盤掃描模塊相連，PC機(jī)及軟件平臺通過JTAG插座，對SOC邏輯驗證模型進(jìn)行 配置；通過DSU串口，使PC機(jī)及軟件平臺與SOC邏輯驗證模型之間相互通信，進(jìn) 行調(diào)試。
全文摘要
本發(fā)明提供一種金融稅控SOC芯片邏輯驗證系統(tǒng)，該系統(tǒng)是利用現(xiàn)場可編程門陣列FPGA搭建一個金融稅控SOC芯片邏輯驗證系統(tǒng)，系統(tǒng)包括軟件平臺和硬件平臺，硬件平臺包括由現(xiàn)場可編程門陣列FPGA作模型的載體的芯片邏輯驗證模型、各類功能模塊及其接口模塊，其中功能模塊及其接口模塊與芯片邏輯驗證模型相連，軟件平臺用來實(shí)現(xiàn)對芯片邏輯驗證模型、功能模塊及其接口模塊的配置和相關(guān)數(shù)據(jù)處理，并將信號輸入到接口模塊，通過各個功能模塊產(chǎn)生芯片邏輯驗證模型的輸入信號，通過芯片邏輯驗證模型產(chǎn)生對軟件的控制信號，通過各個功能模塊及其接口模塊轉(zhuǎn)化為軟件顯示標(biāo)量。
文檔編號G06F17/50GK101377794SQ20081013987
公開日2009年3月4日 申請日期2008年9月22日 優(yōu)先權(quán)日2008年9月22日
發(fā)明者于治樓, 凱 姜, 梁智豪 申請人:浪潮電子信息產(chǎn)業(yè)股份有限公司