專利名稱：基于fpga和usb總線的高速數(shù)據(jù)采集與傳輸方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種新型的基于FPGA和USB2.0總線的高速數(shù)據(jù)采集與傳輸方法 與系統(tǒng)。
二背景技術(shù)：
數(shù)據(jù)采集作為獲取信息的基本手段，已經(jīng)廣泛應(yīng)用于各個(gè)領(lǐng)域。現(xiàn)在常用的數(shù) 據(jù)采集方式主要是基于ISA、 PCI的插卡式數(shù)據(jù)采集卡，這些數(shù)據(jù)采集卡存在以下缺 陷安裝麻煩；價(jià)格昂貴；受計(jì)算機(jī)插槽數(shù)量、地址、中斷資源限制，可擴(kuò)展性差； 在一些電磁干擾強(qiáng)的測試現(xiàn)場，無法專門對其做電磁屏蔽，導(dǎo)致采集的數(shù)據(jù)失真。同 時(shí)，現(xiàn)在工程上對數(shù)據(jù)采集的速度與精度要求越來越高，傳統(tǒng)的微控制器與接口總線 已經(jīng)不能滿足這一要求。
三
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種基于FPGA和USB總線(串行總線)的高速數(shù)據(jù)采 集與傳輸系統(tǒng)，充分利用FPGA的強(qiáng)大硬件功能，完成系統(tǒng)中數(shù)據(jù)同步、緩存控制和 USB傳輸控制，構(gòu)成一個(gè)片上系統(tǒng)使得數(shù)據(jù)采集系統(tǒng)的使用、安裝更為方便靈活，具 有更快的采集、傳輸速率，而且支持熱插拔，使用方便。
本發(fā)明的目的是這樣實(shí)現(xiàn)的基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸方 法，在模數(shù)轉(zhuǎn)換模塊、FPGA模塊、緩存模塊和USB傳輸模塊共四個(gè)模塊的基礎(chǔ)上 向上位PC計(jì)算機(jī)進(jìn)行數(shù)據(jù)采集與傳輸
1)模數(shù)轉(zhuǎn)換模塊實(shí)現(xiàn)將輸入的待采集信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的功能。模數(shù)轉(zhuǎn)換模 塊接受外部輸入的待采集模擬信號(hào)和來自FPGA模塊的采樣時(shí)鐘輸入信號(hào)，模數(shù)轉(zhuǎn)換 模塊將轉(zhuǎn)換后的數(shù)字信號(hào)數(shù)據(jù)輸出給FPGA模塊。2) FPGA模塊完成將所述數(shù)字信 號(hào)數(shù)據(jù)緩存到片外的DDR SDRAM的任務(wù)，并通過構(gòu)建以FPGA模塊的處理器為核 心的片上嵌入式系統(tǒng)與USB模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機(jī)上。FPGA模塊接受來 自模數(shù)轉(zhuǎn)換模塊的數(shù)字信號(hào)數(shù)據(jù)，通過FPGA內(nèi)建的異步數(shù)據(jù)FIFO和DDR控制器 將數(shù)據(jù)緩存到緩存模塊內(nèi)，緩存模塊是片外的DDR SDRAM存儲(chǔ)器，
3)緩存模塊用于緩存模數(shù)轉(zhuǎn)換模塊輸出的數(shù)字信號(hào)數(shù)據(jù)。緩存模塊是(由兩 片32MB的DDR SDRAM存儲(chǔ)器)構(gòu)成的乒乓存儲(chǔ)結(jié)構(gòu)，F(xiàn)PGA模塊內(nèi)部的DDR控 制器部分負(fù)責(zé)對該存儲(chǔ)器件的讀寫操作，將數(shù)字信號(hào)數(shù)據(jù)暫存于緩存模塊。緩存模塊 內(nèi)兵乓存儲(chǔ)結(jié)構(gòu)單片存儲(chǔ)器的數(shù)據(jù)存滿后，觸發(fā)FPGA模塊的處理器為核心的片上嵌 入式系統(tǒng)控制器的程序(PowerPC405內(nèi)的程序)將緩存模塊內(nèi)數(shù)據(jù)轉(zhuǎn)移到USB控制 器的內(nèi)部RAM中。
4) USB傳輸模塊最終將存儲(chǔ)于緩存模塊中的數(shù)字信號(hào)數(shù)據(jù)傳輸?shù)絇C機(jī)。USB 傳輸模塊響應(yīng)主機(jī)發(fā)出的USB傳輸命令，與PowerPC405協(xié)同工作，將采集到的數(shù)據(jù) 傳輸?shù)街鳈C(jī)。
基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸系統(tǒng)，系統(tǒng)由模數(shù)轉(zhuǎn)換模塊，F(xiàn)PGA模塊，緩存模塊和USB傳輸模塊共四個(gè)模塊組成；FPGA模塊中的數(shù)字時(shí)鐘管 理單元DCM連接模數(shù)轉(zhuǎn)換模塊的采樣控制端，模數(shù)轉(zhuǎn)換模塊輸出連接FPGA的異步數(shù) 據(jù)口 FIFO， FPGA的DDR控制器連接緩存模塊的輸出；由FPGA模塊2中的DCM1 、 異步數(shù)據(jù)FIFO， DDR控制器和緩存模塊3完成數(shù)據(jù)采集；GPIO控制器7接USB傳 輸模塊4的硬件復(fù)位端；由FPGA模塊2中的DCM2、 GPIO控制器7，外設(shè)控制器 EPC、 PowerPC405處理器11、 DDR控制器12構(gòu)成的片上嵌入式系統(tǒng)與USB傳輸模 塊4共同完成數(shù)據(jù)傳輸功能。系統(tǒng)中大部分起控制、輔助作用的硬件電路通過對FPGA 模塊的邏輯編程實(shí)現(xiàn)。模數(shù)轉(zhuǎn)換模塊1的采樣時(shí)鐘由FPGA模塊的DCM1提供，F(xiàn)PGA 模塊提供的采樣時(shí)鐘經(jīng)過模數(shù)轉(zhuǎn)換模塊1中的時(shí)鐘輸入電路5輸入到ADC的時(shí)鐘輸 入端。USB傳輸模塊4的硬件復(fù)位、固件下載和程序啟動(dòng)通過FPGA模塊2中的 DCM2、 GPIO控制器7、外設(shè)控制器EPC、 PowerPC405、 DDR控制器構(gòu)成的片上嵌 入式系統(tǒng)。
本發(fā)明的有益效果是
1) ，采用通過對FPGA的配置來提供系統(tǒng)采樣時(shí)鐘的方法，降低了采樣時(shí)鐘產(chǎn) 生電路對數(shù)據(jù)采集系統(tǒng)的干擾，提高了系統(tǒng)的穩(wěn)定性，且使得采樣時(shí)鐘的改變變得方 便，靈活，可根據(jù)應(yīng)用中實(shí)際待采樣信號(hào)的特征方便靈活地更改系統(tǒng)的采樣時(shí)鐘。
2) ， FPGA引腳配置的靈活多變使得系統(tǒng)中采樣精度的變化變得方便，在模數(shù)轉(zhuǎn) 化模塊使用具有新的轉(zhuǎn)換精度的ADC部件之后只需對FPGA的引腳做相應(yīng)的擴(kuò)展配 置即可適應(yīng)新的ADC采樣輸出，使得系統(tǒng)具有很好的可擴(kuò)展性。
3) ， FPGA的應(yīng)用使得系統(tǒng)中數(shù)據(jù)同步部件，緩存控制部件，USB傳輸控制部 件集中在一片F(xiàn)PGA內(nèi)部實(shí)現(xiàn)，構(gòu)成一個(gè)片上系統(tǒng)，簡化了數(shù)據(jù)采集與傳輸系統(tǒng)的硬 件設(shè)計(jì)，提高了系統(tǒng)的可靠性，降低了系統(tǒng)成本。
4) ， USB2.0總線使得系統(tǒng)具有更快的傳輸速率(器件合適，傳輸速度可以達(dá)到 200M/s 以上)，且支持熱插拔，方便使用。
四

圖l為本發(fā)明的系統(tǒng)結(jié)構(gòu)框圖2為模數(shù)轉(zhuǎn)換模塊的時(shí)鐘輸入電路； 圖3為FPGA內(nèi)部模塊結(jié)構(gòu)框圖； 圖4為USB接口功能程序流程圖； 圖5為PowerPC405程序流程圖； 圖6為control位的測試并置位操作；
五、 具體實(shí)施方案
如圖所示，具體而言，數(shù)據(jù)采集和緩存由FPGA模塊2中的DCM1和異步數(shù)據(jù) FIFO, DDR控制器12和緩存模塊3共同完成。數(shù)據(jù)傳輸功能由FPGA模塊2中的 DCM2、 GPIO控制器7，外設(shè)控制器EPC、 PowerPC405處理器11 、 DDR控制器12 構(gòu)成的片上嵌入式系統(tǒng)與USB傳輸模塊4共同完成。系統(tǒng)中大部分起控制、輔助作 用的硬件電路通過對FPGA模塊的邏輯編程實(shí)現(xiàn)。模數(shù)轉(zhuǎn)換模塊1的采樣時(shí)鐘由FPGA模塊的DCM1提供，F(xiàn)PGA模塊提供的采樣時(shí)鐘經(jīng)過模數(shù)轉(zhuǎn)換模塊1中的時(shí)鐘輸入電 路5輸入到ADC的時(shí)鐘輸入端。USB傳輸模塊4的硬件復(fù)位、固件下載和程序啟動(dòng) 通過FPGA模塊2中的DCM2、 GPIO控制器7、外設(shè)控制器EPC、 PowerPC405、 DDR 控制器構(gòu)成的片上嵌入式系統(tǒng)完成。
圖1所示，基于FPGA和USB2.0總線的高速數(shù)據(jù)采集與傳輸系統(tǒng)包括模數(shù)轉(zhuǎn) 換模塊l、 FPGA模塊2、緩存模塊3、 USB傳輸模塊4。其中
1) ，模數(shù)轉(zhuǎn)換模塊接受外部輸入的待采樣模擬信號(hào)，并在FPGA模塊提供的采 樣時(shí)鐘的驅(qū)動(dòng)下將輸入的模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)。模數(shù)轉(zhuǎn)換模塊的時(shí)鐘輸入電路如 圖2所示，F(xiàn)PGA模塊提供的系統(tǒng)采樣時(shí)鐘由SMA接口輸入，經(jīng)過一49歐姆的匹配 電阻R4和隔直電容C3后輸入進(jìn)入到高速反相器74VHC04的輸入端Al ，經(jīng)兩級(jí)反 向后得到系統(tǒng)的采樣時(shí)鐘CLK。電位器R1和電阻R2， R3構(gòu)成一分壓電路，提供輸 入到74VHC04引腳Al的直流偏置，此直流電壓用來調(diào)整采樣時(shí)鐘CLK的占空比。
2) ，通過對FPGA芯片的邏輯開發(fā)，對FPGA芯片內(nèi)部的邏輯資源進(jìn)行配置， 得到FPGA內(nèi)部結(jié)構(gòu)模塊框圖如圖3所示。
包括兩個(gè)數(shù)字時(shí)鐘管理單元DCM1和DCM2，數(shù)字時(shí)鐘管理單元對FPGA的時(shí) 鐘資源進(jìn)行管理分配，提供系統(tǒng)所需要的大部分時(shí)鐘資源。其中DCM1輸出兩路時(shí) 鐘CLK1和CLK2， CLK1通過FPGA內(nèi)部的時(shí)鐘緩沖器一分為二分別供前端模數(shù)轉(zhuǎn) 換模塊的采樣時(shí)鐘和FPGA內(nèi)異步數(shù)據(jù)FIFO的寫數(shù)據(jù)時(shí)鐘；CLK2也一分為二分別 作為異步數(shù)據(jù)FIFO的讀數(shù)據(jù)時(shí)鐘和DDR控制器的主操作時(shí)鐘。DCM2輸出的三路 時(shí)鐘CLK3，CLK4和CLK5分別作為PowerPC405處理器的主時(shí)鐘和外設(shè)控制器EPC 的操作時(shí)鐘和GPIO控制器的時(shí)鐘。
由于模數(shù)轉(zhuǎn)換模塊的采樣時(shí)鐘一般不等于DDR控制器的操作時(shí)鐘，模數(shù)轉(zhuǎn)換模 塊輸出的數(shù)據(jù)對于DDR控制器來說是一個(gè)異步時(shí)鐘信號(hào)。故模數(shù)轉(zhuǎn)換模塊輸出的數(shù) 據(jù)先通過一個(gè)異步數(shù)據(jù)FIFO來進(jìn)行同步。異步數(shù)據(jù)FIFO的讀寫時(shí)鐘頻率分別為DDR 控制器的主時(shí)鐘頻率和模數(shù)模塊的采樣時(shí)鐘頻率。當(dāng)數(shù)據(jù)FIFO中緩存的數(shù)據(jù)達(dá)到一 定數(shù)量將觸發(fā)FIFO的將滿信號(hào)，此信啟動(dòng)FIFO的讀使能信號(hào)，將數(shù)據(jù)輸出至DDR 控制器。
DDR控制器數(shù)的據(jù)輸入端與FIFO的數(shù)據(jù)輸出端相連，當(dāng)FIFO數(shù)據(jù)輸出端有數(shù) 據(jù)輸出時(shí)，DDR控制器負(fù)責(zé)將數(shù)據(jù)緩存至片外的DDR SDRAM存儲(chǔ)器內(nèi)。
以PowerPC405處理器為核心，包括DCM2 ， DDR控制器，GPIO控制器和外 設(shè)控制器EPC在FPGA內(nèi)構(gòu)建了一個(gè)片上嵌入式系統(tǒng)。外設(shè)控制器EPC負(fù)責(zé)管理通 過HPI接口方式連接到該系統(tǒng)上的USB控制器；GPIO控制器的信號(hào)輸入引腳連接至 USB控制器的硬件復(fù)位引腳，負(fù)責(zé)對USB控制器HPI連接方式的硬件復(fù)位；DDR控 制器負(fù)責(zé)響應(yīng)PowerPC405的讀內(nèi)存命令，對片外緩存DDR SDRAM進(jìn)行讀操作； DCM2負(fù)責(zé)該嵌入式系統(tǒng)的時(shí)鐘分配。PowerPC405上的程序流程圖如圖5所示。 PowerPC405往GPIO控制器的寄存器寫入控制字，GPIO響應(yīng)控制命令，在相應(yīng)的輸 出引腳輸出USB芯片的復(fù)位控制信號(hào)，完成USB控制器的HPI連接方式的硬件復(fù)位；此后PowerPC405讀入U(xiǎn)SB固件的配置文件，并通過HPI接口將USB固件下載到 USB片內(nèi)內(nèi)存中，完成USB固件的下載；接下來PowerPC405通過HPI接口接連發(fā) 送USB軟復(fù)位命令和程序跳轉(zhuǎn)命令，USB固件開始運(yùn)行；在這之后PowerPC405進(jìn) 入填充USB傳輸數(shù)據(jù)結(jié)構(gòu)階段，不斷將緩存模塊內(nèi)的數(shù)據(jù)傳輸?shù)経SB片內(nèi)RAM中。 3)， USB模塊主要負(fù)責(zé)響應(yīng)主機(jī)的傳輸命令完成數(shù)據(jù)到主機(jī)的傳輸任務(wù)。由于 USB的硬件復(fù)位以及固件的下載等工作已經(jīng)由FPGA模塊完成，USB模塊的任務(wù)就 只剩下響應(yīng)主機(jī)傳輸命令，USB接口的程序流程圖如圖4所示。其中USB數(shù)據(jù)幀結(jié) 構(gòu)是USB芯片廠商定義的一個(gè)固定的數(shù)據(jù)結(jié)構(gòu)，其數(shù)據(jù)部分的內(nèi)容由流程圖中的"初 始化數(shù)據(jù)緩存區(qū)"中的數(shù)據(jù)緩存區(qū)填充，該數(shù)據(jù)緩存為程序中定義在USB片內(nèi)的一 塊數(shù)據(jù)結(jié)構(gòu)，由USB控制器和PowerPC405共享，PowerPC405對該數(shù)據(jù)結(jié)構(gòu)主要進(jìn) 行寫操作，不斷將暫存在片外緩存模塊中的數(shù)據(jù)寫入該數(shù)據(jù)結(jié)構(gòu)，USB控制器讀取該 數(shù)據(jù)結(jié)構(gòu)的內(nèi)容，并將其發(fā)送給主機(jī)。為了有效控制PowerPC405和USB芯片對該數(shù) 據(jù)結(jié)構(gòu)的操作，在該數(shù)據(jù)結(jié)構(gòu)中定義了一個(gè)控制位control,引入了測試并置位操作 TAS， PowerPC405和USB芯片根據(jù)control的狀態(tài)執(zhí)行相應(yīng)的讀寫操作，并對control 的值進(jìn)行修改。對control位的TAS操作如圖6所示。
權(quán)利要求
1，基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸方法，其特征是在模數(shù)轉(zhuǎn)換模塊、FPGA模塊、緩存模塊和USB傳輸模塊共四個(gè)模塊的基礎(chǔ)上向上位PC計(jì)算機(jī)進(jìn)行數(shù)據(jù)采集與傳輸1)模數(shù)轉(zhuǎn)換模塊實(shí)現(xiàn)將輸入的待采集信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的功能，模數(shù)轉(zhuǎn)換模塊接受外部輸入的待采集模擬信號(hào)和來自FPGA模塊的采樣時(shí)鐘輸入信號(hào)，模數(shù)轉(zhuǎn)換模塊將轉(zhuǎn)換后的數(shù)字信號(hào)數(shù)據(jù)輸出給FPGA模；2)FPGA模塊完成將所述數(shù)字信號(hào)數(shù)據(jù)緩存到片外的DDR SDRAM的任務(wù)，并通過構(gòu)建以FPGA模塊的處理器為核心的片上嵌入式系統(tǒng)與USB模塊協(xié)同工作將數(shù)據(jù)轉(zhuǎn)移到PC機(jī)上；FPGA模塊接受來自模數(shù)轉(zhuǎn)換模塊的數(shù)字信號(hào)數(shù)據(jù)，通過FPGA內(nèi)建的異步數(shù)據(jù)FIFO和DDR控制器將數(shù)據(jù)緩存到緩存模塊內(nèi)，緩存模塊是片外的DDR SDRAM存儲(chǔ)器，3)緩存模塊用于緩存模數(shù)轉(zhuǎn)換模塊輸出的數(shù)字信號(hào)數(shù)據(jù)；緩存模塊是由兩片32MB的DDR SDRAM存儲(chǔ)器構(gòu)成的乒乓存儲(chǔ)結(jié)構(gòu)，F(xiàn)PGA模塊內(nèi)部的DDR控制器部分負(fù)責(zé)對該存儲(chǔ)器件的讀寫操作，將數(shù)字信號(hào)數(shù)據(jù)暫存于緩存模塊；緩存模塊內(nèi)乒乓存儲(chǔ)結(jié)構(gòu)單片存儲(chǔ)器的數(shù)據(jù)存滿后，觸發(fā)FPGA模塊的處理器為核心的片上嵌入式系統(tǒng)控制器的程序?qū)⒕彺婺K內(nèi)數(shù)據(jù)轉(zhuǎn)移到USB控制器的內(nèi)部RAM中；4)USB傳輸模塊最終將存儲(chǔ)于緩存模塊中的數(shù)字信號(hào)數(shù)據(jù)傳輸?shù)絇C機(jī)USB傳輸模塊響應(yīng)主機(jī)發(fā)出的USB傳輸命令，與FPGA模塊的處理器協(xié)同工作，將采集到的數(shù)據(jù)傳輸?shù)街鳈C(jī)。
2、基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸系統(tǒng)，系統(tǒng)由模數(shù)轉(zhuǎn)換模塊， FPGA模塊，緩存模塊和USB傳輸模塊共四個(gè)模塊組成；FPGA模塊中的數(shù)字時(shí)鐘管 理單元DCM連接模數(shù)轉(zhuǎn)換模塊的采樣控制端，模數(shù)轉(zhuǎn)換模塊輸出連接FPGA的異步數(shù) 據(jù)口 FIFO， FPGA的DDR控制器連接緩存模塊的輸出；由FPGA模塊2中的DCM1 、 異步數(shù)據(jù)FIFO， DDR控制器和緩存模塊3完成數(shù)據(jù)釆集；GPIO控制器7接USB傳 輸模塊4的硬件復(fù)位端；由FPGA模塊2中的DCM2、 GPIO控制器7，外設(shè)控制器 EPC、 PowerPC405處理器11、 DDR控制器12構(gòu)成的片上嵌入式系統(tǒng)與USB傳輸模 塊4共同完成數(shù)據(jù)傳輸功能。系統(tǒng)中大部分起控制、輔助作用的硬件電路通過對FPGA 模塊的邏輯編程實(shí)現(xiàn)。模數(shù)轉(zhuǎn)換模塊1的采樣時(shí)鐘由FPGA模塊的DCM1提供，F(xiàn)PGA 模塊提供的采樣時(shí)鐘經(jīng)過模數(shù)轉(zhuǎn)換模塊1中的時(shí)鐘輸入電路5輸入到ADC的時(shí)鐘輸 入端。USB傳輸模塊4的硬件復(fù)位、固件下載和程序啟動(dòng)通過FPGA模塊2中的 DCM2、 GPIO控制器7、外設(shè)控制器EPC、 PowerPC405、 DDR控制器構(gòu)成的片上嵌 入式系統(tǒng)?；贔PGA和USB2.0總線的高速數(shù)據(jù)釆集與傳輸系統(tǒng)，包括模數(shù)轉(zhuǎn)換模塊(1 )、 FPGA模塊(2)、緩存模塊(3)、 USB傳輸模塊(4)，其特征在于1)，數(shù)據(jù)采集與緩存功能由模數(shù)轉(zhuǎn)換模塊(1 )， FPGA模塊(2)中的DCM1 (8)，異步數(shù)據(jù)FIFO (9)， DDR控制器(12)和緩存模塊(3)共同完成。2)，數(shù)據(jù)傳輸功能由FPGA模塊(2)中的DCM2 (6)、 GPIO控制器(7)，外設(shè)控制器EPC (10)、 PowerPC405處理器(11)、 DDR控制器(12)構(gòu)成的片上嵌入式系統(tǒng)與USB傳輸模塊(4)共同完成。
3，根據(jù)權(quán)利要求1所述的基于FPGA和USB2.0總線的高速數(shù)據(jù)采集與傳輸系統(tǒng)，其特征在于系統(tǒng)中大部分起控制、輔助作用的硬件電路通過對FPGA模塊(2)的邏輯編程實(shí)現(xiàn)。
4，根據(jù)權(quán)利要求1所述的基于FPGA和USB2.0總線的高速數(shù)據(jù)采集與傳輸系 統(tǒng)，其特征在于模數(shù)轉(zhuǎn)換模塊(1)的采樣時(shí)鐘由FPGA模塊(2)的DCM1 (8) 提供，F(xiàn)PGA模塊(2)提供的采樣時(shí)鐘經(jīng)過模數(shù)轉(zhuǎn)換模塊(1)中的時(shí)鐘輸入電路(5) 輸入到ADC的時(shí)鐘輸入端。
5，根據(jù)權(quán)利要求1所述的基于FPGA和USB2.0總線的高速數(shù)據(jù)采集與傳輸系 統(tǒng)，其特征在于USB傳輸模塊(4)的硬件復(fù)位、固件下載和程序啟動(dòng)通過FPGA 模塊(2)中的DCM2 (6)、 GPIO控制器(7)、外設(shè)控制器EPC (10)、 PowerPC405 (11)、 DDR控制器(12)構(gòu)成的片上嵌入式系統(tǒng)完成。
全文摘要
基于FPGA和USB總線的高速數(shù)據(jù)采集與傳輸方法，在模數(shù)轉(zhuǎn)換模塊、FPGA模塊、緩存模塊和USB傳輸模塊共四個(gè)模塊的基礎(chǔ)上向上位PC計(jì)算機(jī)進(jìn)行數(shù)據(jù)采集與傳輸1)模數(shù)轉(zhuǎn)換模塊實(shí)現(xiàn)將輸入的待采集信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)的功能，模數(shù)轉(zhuǎn)換模塊接受外部輸入的待采集模擬信號(hào)和來自FPGA模塊的采樣時(shí)鐘輸入信號(hào)，模數(shù)轉(zhuǎn)換模塊將轉(zhuǎn)換后的數(shù)字信號(hào)數(shù)據(jù)輸出給FPGA模塊；2)FPGA模塊完成將所述數(shù)字信號(hào)數(shù)據(jù)緩存到片外的DDR SDRAM的任務(wù)；3)緩存模塊用于緩存模數(shù)轉(zhuǎn)換模塊輸出的數(shù)字信號(hào)數(shù)據(jù)；4)USB傳輸模塊將存儲(chǔ)于緩存模塊中的數(shù)字信號(hào)數(shù)據(jù)與FPGA模塊的處理器協(xié)同工作，將數(shù)據(jù)傳輸?shù)街鳈C(jī)。
文檔編號(hào)G06F13/38GK101408902SQ200810156589
公開日2009年4月15日 申請日期2008年10月6日 優(yōu)先權(quán)日2008年10月6日
發(fā)明者沈慶宏, 田敏雄, 都思丹, 黃勇才 申請人:南京大學(xué)