專(zhuān)利名稱(chēng)：高速時(shí)鐘檢測(cè)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速時(shí)鐘檢測(cè)電路，其被設(shè)置于按照時(shí)鐘頻率進(jìn)行
動(dòng)作的LSI等電路裝置，檢測(cè)使時(shí)鐘頻率變高速的異常。
背景技術(shù)：
在金融系統(tǒng)所使用的結(jié)算終端等裝置中要求高安全性。使用于這樣 的裝置中的LSI，由于來(lái)自企業(yè)內(nèi)部和外部的攻擊，處于被非法更改數(shù) 據(jù)或者被盜取數(shù)據(jù)的入侵(hacking)危險(xiǎn)中。針對(duì)LSI的攻擊有各種 方法，不過(guò)，作為方法之一，有故意加速LSI的外部時(shí)鐘，使設(shè)置在該 LSI中的CPU產(chǎn)生誤動(dòng)作的攻擊。因此，針對(duì)這樣的攻擊，為了使LSI 不發(fā)生誤動(dòng)作，要求有檢測(cè)規(guī)定頻率以外的時(shí)鐘頻率的時(shí)鐘檢測(cè)電路。
圖l表示以往的時(shí)鐘檢測(cè)電路例的概要。在該例中，為了做到很難 被從外部攻擊，利用環(huán)形振蕩器(ring oscillator )生成基準(zhǔn)時(shí)鐘。分別 在利用該基準(zhǔn)時(shí)鐘進(jìn)行計(jì)數(shù)動(dòng)作的計(jì)數(shù)器A、和利用CPU時(shí)鐘進(jìn)行計(jì) 數(shù)動(dòng)作的計(jì)數(shù)器B中進(jìn)行遞增計(jì)數(shù)，使用計(jì)數(shù)器的溢出(overflow)信 號(hào)和計(jì)數(shù)值來(lái)監(jiān)視與基準(zhǔn)時(shí)鐘的比率，檢測(cè)出CPU時(shí)鐘的頻率是否為 高速時(shí)鐘的高頻。
不過(guò)，在圖l所示的例中，在檢測(cè)高速時(shí)鐘時(shí)，由于以計(jì)數(shù)器發(fā)生 溢出之前的一定間隔來(lái)進(jìn)行監(jiān)視和檢測(cè)，所以，不能檢測(cè)到暫時(shí)性的高 速時(shí)鐘，例如不能檢測(cè)到幾個(gè)脈沖 幾百個(gè)脈沖數(shù)量的高速時(shí)鐘的攻擊。
專(zhuān)利文獻(xiàn)1,公開(kāi)有能通過(guò)檢測(cè)時(shí)鐘信號(hào)的周期超過(guò)限制值來(lái)防止 誤動(dòng)作的半導(dǎo)體試驗(yàn)裝置。因此，為了防止入侵人們考慮通過(guò)將這樣的 時(shí)鐘檢測(cè)電路組裝到LSI中，來(lái)檢測(cè)暫時(shí)性的高速時(shí)鐘的攻擊。
專(zhuān)利文獻(xiàn)1:日本特開(kāi)平7-151839號(hào)公報(bào)
但是，在專(zhuān)利文獻(xiàn)l所公開(kāi)的技術(shù)中，存在要檢測(cè)的時(shí)鐘信號(hào)的周 期受到限制的問(wèn)題。專(zhuān)利文獻(xiàn)l所公開(kāi)的技術(shù)，構(gòu)成為，通過(guò)直接對(duì)具有成為基準(zhǔn)的規(guī)定的脈沖寬度并且只延遲了時(shí)鐘信號(hào)的脈沖寬度程度 的延遲信號(hào)的波形和時(shí)鐘信號(hào)的波形取邏輯與來(lái)產(chǎn)生檢測(cè)信號(hào)，將時(shí)鐘 信號(hào)的脈沖寬度作為固定值處理。即，沒(méi)有假定時(shí)鐘信號(hào)的周期發(fā)生變 動(dòng)并且脈沖寬度也發(fā)生變動(dòng)的情況下，例如占空比固定，脈沖寬度隨時(shí)
鐘的高速化而減小的情況。例如，若將脈沖寬度設(shè)定為15nsec，則15nsec 以下的脈沖周期就會(huì)全部被檢測(cè)為異常。

發(fā)明內(nèi)容
本發(fā)明就是鑒于以上問(wèn)題而完成的，其目的在于提供一種能夠以任 意的周期為閾值來(lái)檢測(cè)高速時(shí)鐘信號(hào)的高速時(shí)鐘檢測(cè)電路。
本發(fā)明的高速時(shí)鐘檢測(cè)電路，其特征在于，是從按照時(shí)鐘信號(hào)進(jìn)行 動(dòng)作的功能電路中取入該時(shí)鐘信號(hào)，并檢測(cè)其異常高速狀態(tài)的高速時(shí)鐘 檢測(cè)電路，包括延遲電路，其設(shè)定了與該異常高速狀態(tài)對(duì)應(yīng)的周期以 上的延遲時(shí)間；第1觸發(fā)電路(flip-flop),其按照該時(shí)鐘信號(hào)進(jìn)行延遲 觸發(fā)動(dòng)作，并反轉(zhuǎn)反饋輸入自身的輸出信號(hào)；第2觸發(fā)電路，其按照該 時(shí)鐘信號(hào)進(jìn)行延遲觸發(fā)動(dòng)作，并通過(guò)該延遲電路反轉(zhuǎn)反饋輸入自身的輸 出信號(hào)；以及檢測(cè)結(jié)果輸出電路，其檢測(cè)該笫l觸發(fā)電路的輸出信號(hào)和 該第2觸發(fā)電路的輸出信號(hào)之間的差分，并根據(jù)該差分的產(chǎn)生向該功能 電路提供表示該異常高速狀態(tài)的高速時(shí)鐘檢測(cè)信號(hào)。
根據(jù)本發(fā)明的高速時(shí)鐘檢測(cè)電路，不管脈沖寬度如何，能以任意的 周期為閾值來(lái)檢測(cè)高速時(shí)鐘。


圖l是表示以往的高速時(shí)鐘檢測(cè)電路的概要的概要圖。
圖2表示本發(fā)明的第1實(shí)施例，是表示高速時(shí)鐘檢測(cè)電路的構(gòu)成的 框圖。
圖3是表示將本發(fā)明的高速時(shí)鐘檢測(cè)電路應(yīng)用到計(jì)算機(jī)系統(tǒng)時(shí)的例 的框圖。
圖4是表示實(shí)第1實(shí)施例中的高速時(shí)鐘檢測(cè)電路的動(dòng)作時(shí)刻的時(shí)間圖。圖5是表示本發(fā)明的第2實(shí)施例，表示高速時(shí)鐘檢測(cè)電路的構(gòu)成的 框圖。
圖6是表示第2實(shí)施例中的高速時(shí)鐘檢測(cè)電路的動(dòng)作時(shí)刻的時(shí)間圖。
圖7是表示本發(fā)明的第3實(shí)施例，表示高速時(shí)鐘檢測(cè)電路的構(gòu)成的 框圖。
符號(hào)說(shuō)明
10:檢測(cè)結(jié)果輸出電路部；11、 21、 31:觸發(fā)電路；12:異或電路； 13:邏輯或電路；20:普通環(huán)路返回電路部；22、 32:反轉(zhuǎn)電路；30: 延遲環(huán)路返回電路部；33:延遲電路；41:計(jì)數(shù)閾值設(shè)定寄存器；42: 總線(xiàn)接口； 100:高速時(shí)鐘檢測(cè)電路；200: CPU; 300:控制電路；400: 總線(xiàn)；500:存儲(chǔ)器；600:外圍電路。
具體實(shí)施例方式
參照附圖詳細(xì)說(shuō)明本發(fā)明的實(shí)施例。
(第1實(shí)施例)
圖2表示本發(fā)明的第1實(shí)施例，表示高速時(shí)鐘檢測(cè)電路的構(gòu)成。高 速時(shí)鐘檢測(cè)電路100大致分為3個(gè)電路部，由普通環(huán)路返回電路部20、 延遲環(huán)路返回電路部30、以及檢測(cè)結(jié)果輸出電路部10構(gòu)成。
普通環(huán)路返回電路部20，包括D (延遲)型觸發(fā)電路21和反轉(zhuǎn)電 路22,通過(guò)反轉(zhuǎn)電路22反轉(zhuǎn)觸發(fā)電路21的輸出信號(hào)(F/F-l值)，將 所得到的反轉(zhuǎn)信號(hào)簡(jiǎn)單地環(huán)路返回，作為普通環(huán)路返回信號(hào)反饋輸入給 觸發(fā)電路21。另外，向觸發(fā)電路21的時(shí)鐘端子提供從外部輸入的CPU 時(shí)鐘信號(hào)。
延遲環(huán)路返回電路部30，包括D (延遲)型觸發(fā)電路31和反轉(zhuǎn)電 路32和延遲電路33,通過(guò)反轉(zhuǎn)電路32反轉(zhuǎn)觸發(fā)電路31的輸出信號(hào) (F/F-2值)，并在利用延遲電路33對(duì)所得到的反轉(zhuǎn)信號(hào)進(jìn)行延遲的基 礎(chǔ)上環(huán)路返回，作為延遲環(huán)路返回信號(hào)反饋輸入給觸發(fā)電路31。另外，向觸發(fā)電路31的時(shí)鐘端子提供從外部輸入的CPU時(shí)鐘信號(hào)。
延遲電路33由緩存器等延遲元件實(shí)現(xiàn)。延遲電路33的延遲量TD 可以根據(jù)延遲元件的構(gòu)成如何來(lái)任意地設(shè)定，提供被視為高速的異常動(dòng) 作頻率的閾值。通常將延遲量TD設(shè)定為稍大于相當(dāng)于CPU的最大動(dòng)作 頻率的周期Tc的延遲量。例如，設(shè)CPU的最大動(dòng)作頻率為50MHz時(shí)， 與此相當(dāng)?shù)闹芷赥c為20nsec。因此，若確保相對(duì)于最大動(dòng)作頻率的余 量(margin)而將異常動(dòng)作頻率設(shè)為48MHz,則，延遲電路33的延遲 量Tn被設(shè)定為21nsec的延遲量。當(dāng)然，由于也可以考慮容許異常動(dòng)作 頻率和最大動(dòng)作頻率相同、或者稍快于最大動(dòng)作頻率的頻率，所經(jīng)，延 遲量TD可以設(shè)定為低于最大動(dòng)作頻率的周期Tc，也可以設(shè)定為相同， 還可以設(shè)定為比其高。此外，也可以根據(jù)與CPU的最大動(dòng)作頻率沒(méi)有 直接關(guān)系的任意基準(zhǔn)決定異常動(dòng)作頻率，并設(shè)定延遲量TD。
檢測(cè)結(jié)果輸出電路部IO，包括D型觸發(fā)電路ll、異或電路12和邏 輯或電路13。異或電路12向邏輯或電路13的一方輸入來(lái)自普通環(huán)路返 回電路部20的反轉(zhuǎn)信號(hào)和來(lái)自延遲環(huán)路返回電路30的反轉(zhuǎn)信號(hào)的異或 值(EX-OR值)。邏輯或電路13的輸出信號(hào)被輸入觸發(fā)電路ll。觸發(fā) 電路11的輸出信號(hào)作為高速時(shí)鐘檢測(cè)信號(hào)輸出，并且，輸入到邏輯或 電路13的另一方。既可以向觸發(fā)電路ll的時(shí)鐘端子上提供從外部輸入 的CPU時(shí)鐘信號(hào)，也可以是由控制電路提供的其他控制時(shí)鐘信號(hào)。
圖3表示將本發(fā)明的高速時(shí)鐘檢測(cè)電路應(yīng)用到計(jì)算機(jī)系統(tǒng)中時(shí)的例 子。在這里，計(jì)算機(jī)系統(tǒng)，作為起到所希望的功能的功能電路，由 CPU200、存儲(chǔ)器500、功能模塊和輸入輸出模塊等外圍電路600、以及 控制電路300構(gòu)成。這些部分通過(guò)總線(xiàn)400而相互連接?？刂齐娐?00， 例如利用內(nèi)部的環(huán)形振蕩器時(shí)鐘等，以和CPU時(shí)鐘信號(hào)不同的時(shí)鐘進(jìn) 行動(dòng)作，并基于外部輸入時(shí)鐘生成CPU時(shí)鐘信號(hào)，向CPU200提供該 CPU時(shí)鐘信號(hào)，并且進(jìn)行電源的接通/斷開(kāi)控制。高速時(shí)鐘檢測(cè)電路100， 取入該CPU時(shí)鐘信號(hào)，并且，根據(jù)高速時(shí)鐘的檢測(cè)，向控制電路300 提供高速時(shí)鐘檢測(cè)信號(hào)。由于基于外部輸入的時(shí)鐘生成CPU時(shí)鐘信號(hào)， 所以有可能因?yàn)橥獠康姆欠▌?dòng)作或異常動(dòng)作而脫離正常的頻率范圍，變 成異常的頻率。
圖4表示第1實(shí)施例中的高速時(shí)鐘檢測(cè)電路的動(dòng)作的時(shí)刻。參照本
6圖，以橫軸為時(shí)間軸，分別顯示了 CPU時(shí)鐘信號(hào)、普通環(huán)路返回信號(hào)、 普通環(huán)路返回電路中的F/F-l值、延遲環(huán)路返回信號(hào)、延遲環(huán)路返回電 路中的F/F-2值、異或電路中的EX-OR值、以及高速時(shí)鐘檢測(cè)信號(hào) (F/F-3值)。在該橫軸上，以Tc表示CPU時(shí)鐘信號(hào)的周期，并且，以 tl tn (n為正數(shù))表示該時(shí)鐘時(shí)刻。
在時(shí)刻tl tl3的期間內(nèi)，普通環(huán)路返回信號(hào)和F/F-l值，根據(jù)CPU 時(shí)鐘信號(hào)的時(shí)鐘，呈相互交替反轉(zhuǎn)的脈沖波形。例如，在時(shí)刻t2處， 與延遲環(huán)路返回信號(hào)的值從"0"變成"1"相反，F(xiàn)/F-l值從"1"變成
另一方面，延遲環(huán)路返回信號(hào)，和普通環(huán)路返回信號(hào)相比，呈延遲 了基于延遲電路的延遲時(shí)間Td的脈沖波形。不過(guò)，延遲時(shí)間To僅限于 比CPU時(shí)鐘信號(hào)的周期Tc短，延遲環(huán)路返回信號(hào)的下降沿先于CPU 時(shí)鐘信號(hào)的下一時(shí)鐘脈沖的上升沿產(chǎn)生。例如，在時(shí)刻t2，延遲環(huán)路返 回信號(hào)的值已經(jīng)是"0"。由此，根據(jù)時(shí)刻t2的時(shí)鐘脈沖的上升沿，延 遲環(huán)路返回電路中的觸發(fā)電路的輸出信號(hào)的F/F-2值由"1"變?yōu)?0"。
在該時(shí)刻，由于F/F-l值和F/F-2值都為"0"，它們的反轉(zhuǎn)信號(hào)的 值都為'T，而沒(méi)有差分，所以異或電路的輸出信號(hào)EX-OR為"0"。在 時(shí)刻t3，根據(jù)CPU時(shí)鐘信號(hào)的時(shí)鐘脈沖，由檢測(cè)結(jié)果輸出電路部中的 觸發(fā)電路保持EX-OR值"0"，并輸出高速時(shí)鐘檢測(cè)信號(hào)(F/F-3值)"0"。 這表示CPU時(shí)鐘信號(hào)正常。
在時(shí)刻t4的起始處產(chǎn)生來(lái)自外部的攻擊，CPU時(shí)鐘信號(hào)的周期Tc 變得比以前短，設(shè)小于延遲時(shí)間TD。在這種情況下，普通環(huán)路返回信 號(hào)和F/F-l值，根據(jù)周期已變短的CPU時(shí)鐘信號(hào)的時(shí)鐘，呈和以前同 樣相互交替反轉(zhuǎn)的脈沖波形。例如，在時(shí)刻t5處，F(xiàn)/F-l值由"l"變成 "0"。
但是，若觀察延遲環(huán)路返回信號(hào)，則，由于延遲時(shí)間Td比CPU時(shí) 鐘信號(hào)的周期Tc還長(zhǎng)，所以，延遲環(huán)路返回信號(hào)的下降沿，比CPU時(shí) 鐘信號(hào)的下一時(shí)鐘脈沖的上升沿還落后。例如，在時(shí)刻t5處，延遲環(huán) 路返回信號(hào)的值仍然為"1"。由此，根據(jù)時(shí)刻t5的時(shí)鐘脈沖的上升沿， 延遲環(huán)路返回電路中的觸發(fā)電路的輸出信號(hào)的F/F-2的值為"1"不變。在該時(shí)刻，由于與F/F-1的值為"0"相反F/F-2值為"1"，它們的 反轉(zhuǎn)信號(hào)的值互不相同并產(chǎn)生差分，所以，異或電路的輸出信號(hào)EX-OR 變成"1"。在時(shí)刻t6，根據(jù)CPU時(shí)鐘信號(hào)的信號(hào)脈沖，由檢測(cè)結(jié)果輸 出電路部中的觸發(fā)電路保持EX-OR值"1",輸出高速時(shí)鐘檢測(cè)信號(hào) (F/F-3值)"1"。這表示CPU時(shí)鐘信號(hào)異常。
在時(shí)刻tll以后，來(lái)自外部的攻擊結(jié)束，雖然CPU時(shí)鐘信號(hào)的周期 Tc恢復(fù)原值了，但是，此后，高速時(shí)鐘檢測(cè)信號(hào)(F/F-3值)仍然輸出 "1"?？刂齐娐纺軌蚋鶕?jù)表示異常的高速時(shí)鐘檢測(cè)信號(hào)，進(jìn)行停止CPU 的時(shí)鐘和電源等的處置。
在以上的第l實(shí)施例中，高速時(shí)鐘檢測(cè)電路100，在輸入了高速時(shí) 鐘的情況下，不用對(duì)時(shí)鐘進(jìn)行計(jì)數(shù)就能立即檢測(cè)到輸入了高速時(shí)鐘的情 況。因此，即使針對(duì)較少脈沖的高速時(shí)鐘的攻擊，也能對(duì)此進(jìn)行檢測(cè)。 另外，由于不需要環(huán)形振蕩器和計(jì)數(shù)電路，而只由3個(gè)觸發(fā)電路和幾個(gè) 邏輯門(mén)構(gòu)成，所以不會(huì)增大LSI的芯片面積，并且還能降低LSI的芯片 成本。
用于判定是高速時(shí)鐘的閾值，可以根據(jù)延遲電路中的延遲量進(jìn)行設(shè) 定。該延遲量，只要提供和高速時(shí)鐘頻率對(duì)應(yīng)的周期即可，而不需要特 別地顧慮該高速時(shí)鐘的脈沖寬度。另外，沒(méi)有必要為了根據(jù)該延遲量精 確地判定正常和異常的邊界，而過(guò)多地考慮用于檢測(cè)誤差的余量。
(實(shí)施例2 )
圖5表示本發(fā)明的第2實(shí)施例，表示高速時(shí)鐘檢測(cè)電路的構(gòu)成。高 速時(shí)鐘檢測(cè)電路100由普通環(huán)路返回電路部20、延遲環(huán)路返回電路部 30和檢測(cè)結(jié)果輸出電路部IO構(gòu)成。第2實(shí)施例中的普通環(huán)路返回電路 部20和延遲環(huán)路返回電路部30,具有和第1實(shí)施例中相同的構(gòu)成。
在第2實(shí)施例中，檢測(cè)結(jié)果輸出電路部10的構(gòu)成和第1實(shí)施例的 情況不同。檢測(cè)結(jié)果輸出電路部IO，包括異或電路12、可由多個(gè)觸發(fā) 電路實(shí)現(xiàn)的計(jì)數(shù)器14。異或電路12向計(jì)數(shù)器14輸入來(lái)自普通環(huán)路返回
(EX-OR值)。計(jì)數(shù)器14與CPU時(shí)鐘信號(hào)同步，對(duì)異或值(EX-OR值)為"r的狀態(tài)進(jìn)行計(jì)數(shù)，并在該計(jì)數(shù)值超過(guò)計(jì)數(shù)閣值時(shí)，開(kāi)始輸 出高速時(shí)鐘檢測(cè)信號(hào)。該計(jì)數(shù)閾值被預(yù)先調(diào)整為適當(dāng)?shù)闹?。由此，可?避免因噪聲等引起的高速時(shí)鐘誤檢測(cè)。
圖6表示第2實(shí)施例中的高速時(shí)鐘檢測(cè)電路的動(dòng)作時(shí)刻。作為前提，
將上述的計(jì)數(shù)閾值設(shè)為3。到時(shí)刻tl t5之前的動(dòng)作和第1實(shí)施例相同。 即，在時(shí)刻t5以前，由于異或電路的EX-OR值被維持為"0"，所以計(jì) 數(shù)器值為"0"不變。
在時(shí)刻t5，由于檢測(cè)到了高速時(shí)鐘，所以異或電路的輸出信號(hào) EX-OR值變?yōu)?T，。而且，在時(shí)刻t6，根據(jù)CPU時(shí)鐘信號(hào)的時(shí)鐘脈沖， 計(jì)數(shù)器取入該EX-OR值"1"，并置計(jì)數(shù)值為1。接下來(lái)，在時(shí)刻t7， 取入一直被維持的EX-OR值"1"，并置計(jì)數(shù)值為2。
在時(shí)刻t10，由于計(jì)數(shù)值達(dá)到了計(jì)數(shù)閾值"3"，所以，高速時(shí)鐘檢 測(cè)信號(hào)變?yōu)?1"，之后由計(jì)數(shù)器保持。
在以上的第2實(shí)施例中，避免了噪聲引起的高速時(shí)鐘誤檢測(cè)。在第 1實(shí)施例中，有可能在外部輸入時(shí)鐘由于噪聲等而瞬間變?yōu)檩斎肓烁咚?時(shí)鐘的狀態(tài)時(shí)發(fā)生誤檢測(cè)。但是，在第2實(shí)施例中，由于僅當(dāng)利用檢測(cè) 結(jié)果輸出電路部進(jìn)行了 一定次數(shù)遞增計(jì)數(shù)時(shí)才輸出高速時(shí)鐘檢測(cè)信號(hào)， 所以，即使當(dāng)在外部輸入時(shí)鐘瞬間加上了噪聲的情況下等，也能夠無(wú)錯(cuò) 誤地進(jìn)行高速時(shí)鐘檢測(cè)。
(實(shí)施例3 )
圖7表示本發(fā)明的第3實(shí)施例，表示高速時(shí)鐘檢測(cè)電路的構(gòu)成。高 速時(shí)鐘檢測(cè)電路100,由普通環(huán)路返回電路部20、延遲環(huán)路返回電路部 30和檢測(cè)結(jié)果輸出電路部10構(gòu)成，并且還包括計(jì)數(shù)閾值設(shè)定寄存器41 和總線(xiàn)接口 42。第3實(shí)施例中的普通環(huán)路返回電路部20和延遲環(huán)路返 回電路部30，具有和第l及第2實(shí)施例中相同的構(gòu)成。
第3實(shí)施例中的檢測(cè)結(jié)果輸出電路部10,除了具有第2實(shí)施例中的 構(gòu)成以外，還具有參照計(jì)數(shù)閾值設(shè)定寄存器41來(lái)變更計(jì)數(shù)闊值的功能。 經(jīng)由總線(xiàn)接口 42，通過(guò)執(zhí)行控制電路(參照?qǐng)D2)中的軟件來(lái)設(shè)定計(jì)數(shù) 閾值設(shè)定寄存器41的內(nèi)容。計(jì)數(shù)器14,根據(jù)由計(jì)數(shù)閾值設(shè)定寄存器41所設(shè)定的計(jì)數(shù)閾值，和第2實(shí)施例的情況相同地，輸出高速時(shí)鐘檢測(cè)信 號(hào)。
在以上的第3實(shí)施例中，設(shè)為可以由軟件來(lái)變更計(jì)數(shù)閣值。在第2 實(shí)施例中，為了不因噪聲等而進(jìn)行誤檢測(cè)，設(shè)有計(jì)數(shù)器，但是，不容易 調(diào)整為最適當(dāng)?shù)挠?jì)數(shù)閣值，以兼顧噪聲的影響程度和確保安全。但是， 在第3實(shí)施例中，通過(guò)設(shè)置成可以由軟件來(lái)變更計(jì)數(shù)閾值，所以，可以 靈活地進(jìn)行最適當(dāng)?shù)挠?jì)數(shù)閾值的調(diào)整。
(產(chǎn)業(yè)上的可利用性)
本發(fā)明的高速時(shí)鐘檢測(cè)電路，不僅可以搭載到如結(jié)算終端那樣要求 安全性的裝置所使用的LSI中，也可以搭載到可設(shè)想來(lái)自外部的入侵行 為的各種各樣的LSI中。
權(quán)利要求
1. 一種高速時(shí)鐘檢測(cè)電路，其特征在于，從按照時(shí)鐘信號(hào)進(jìn)行動(dòng)作的功能電路中取入上述時(shí)鐘信號(hào)，并檢測(cè)其異常高速狀態(tài)，包括延遲電路，其設(shè)定了與上述異常高速狀態(tài)對(duì)應(yīng)的時(shí)鐘周期以上的延遲時(shí)間；第1觸發(fā)電路，其按照上述時(shí)鐘信號(hào)進(jìn)行延遲觸發(fā)動(dòng)作，并反轉(zhuǎn)反饋輸入自身的輸出信號(hào)；第2觸發(fā)電路，其按照上述時(shí)鐘信號(hào)進(jìn)行延遲觸發(fā)動(dòng)作，并通過(guò)上述延遲電路反轉(zhuǎn)反饋輸入自身的輸出信號(hào)；以及檢測(cè)結(jié)果輸出電路，其檢測(cè)上述第1觸發(fā)電路的輸出信號(hào)和上述第2觸發(fā)電路的輸出信號(hào)之間的差分，并根據(jù)上述差分的產(chǎn)生，向上述功能電路提供表示上述異常高速狀態(tài)的高速時(shí)鐘檢測(cè)信號(hào)。
2. 根據(jù)權(quán)利要求l所述的高速時(shí)鐘檢測(cè)電路，其特征在于， 上述檢測(cè)結(jié)果輸出電路，對(duì)上述差分的發(fā)生進(jìn)行計(jì)數(shù)，當(dāng)其計(jì)數(shù)值達(dá)到了規(guī)定閾值時(shí)輸出上述高速時(shí)鐘檢測(cè)信號(hào)。
3. 根據(jù)權(quán)利要求2所述的高速時(shí)鐘檢測(cè)電路，其特征在于， 上述檢測(cè)結(jié)果輸出電路，包括用于設(shè)定上述規(guī)定閾值的計(jì)數(shù)閾值設(shè)定寄存器，還包括由上述功能電路自由變更上述計(jì)數(shù)闊值設(shè)定寄存器的 內(nèi)容的單元。
全文摘要
本發(fā)明提供能以任意周期為閾值來(lái)檢測(cè)高速時(shí)鐘信號(hào)的高速時(shí)鐘檢測(cè)電路。本發(fā)明的高速時(shí)鐘檢測(cè)電路，包括延遲電路，其設(shè)定了與該異常高速狀態(tài)對(duì)應(yīng)的時(shí)鐘周期以上的延遲時(shí)間；第1觸發(fā)電路，其按照該時(shí)鐘信號(hào)進(jìn)行延遲觸發(fā)動(dòng)作，并反轉(zhuǎn)反饋輸入自身的輸出信號(hào)；第2觸發(fā)電路，其按照該時(shí)鐘信號(hào)進(jìn)行延遲觸發(fā)動(dòng)作，并通過(guò)該延遲電路反轉(zhuǎn)反饋輸入自身的輸出信號(hào)；以及檢測(cè)結(jié)果輸出電路，其檢測(cè)該第1觸發(fā)電路的輸出信號(hào)和該第2觸發(fā)電路的輸出信號(hào)之間的差分，并根據(jù)該差分的發(fā)生，向該功能電路提供表示該異常周期狀態(tài)的高速時(shí)鐘檢測(cè)信號(hào)。
文檔編號(hào)G06F21/00GK101425115SQ20081021082
公開(kāi)日2009年5月6日 申請(qǐng)日期2008年8月20日 優(yōu)先權(quán)日2007年10月31日
發(fā)明者山田健太 申請(qǐng)人:沖電氣工業(yè)株式會(huì)社