專利名稱：多處理器連接電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及帶有處理器的電路，特別涉及一種多處理器連接電路。
技術(shù)背景CPU (Central Processing Unit,中央處理器)系統(tǒng)的架構(gòu)，無(wú)論是釆用 通用CPU還是ASIC (Application Specific Integrated Circuit,專用集成電 路)內(nèi)嵌CPU，結(jié)構(gòu)上都比較類似。如圖1所示，與CPU連接的外圍電路中，首先 會(huì)有一個(gè)BIOS (Basic Input Output System,基本輸入輸出系統(tǒng))保存啟動(dòng)代 碼和啟動(dòng)時(shí)的基本配置，然后會(huì)有一個(gè)FLASH (閃存)存儲(chǔ)應(yīng)用程序。現(xiàn)在的通 常做法都是將二者合并。BIOS保存在FLASH中的一個(gè)固定區(qū)域(如基地址開始之 后的一與空間)，很少做修改；應(yīng)用程序存儲(chǔ)在FLASH的其他空間。有的系統(tǒng)中 還把外掛在CPU上的EEPROM (Electrically Erasable Programmable Read Only Memory,電可擦可編程只讀存儲(chǔ)器)也合并到FLASH里面。另外，與CPU連接的 還有GPIO (General Purpose I/O Port,通用輸入輸出接口 )、調(diào)試接口、外 掛緩存接口等。目前的多路業(yè)務(wù)板中，大都存在多個(gè)業(yè)務(wù)芯片。這些業(yè)務(wù)芯片通常內(nèi)嵌CPU， 并需要外掛FLASH (用于存儲(chǔ)啟動(dòng)代碼和應(yīng)用程序等)。圖2是一個(gè)典型的多路 業(yè)務(wù)板連接框圖(以4路為例)該框圖對(duì)應(yīng)的單板上有一個(gè)主CPU，外掛一個(gè) FLASH。另外有4個(gè)業(yè)務(wù)芯片與主CPU通過總線連接，由于內(nèi)嵌CPU,都需要外掛 FLASH和SDRAM (Synchronous Dynamic Random Access Memory, 同步動(dòng)態(tài)隨機(jī) 存取存儲(chǔ)器)。各業(yè)務(wù)芯片之間相互獨(dú)立，F(xiàn)LASH和SDRAM都不可共享。單板上 的邏輯芯片，包括CPLD (Complex Programmable Logical Device,復(fù)雜可編程邏輯器件)、EPLD (Electrically Programmable Logic Device,電可編程邏 輯器件)、FPGA (Field Programmable Gate Array,現(xiàn)場(chǎng)可編程門陣列)等，對(duì)所有的業(yè)務(wù)芯片做一些基本控制，如復(fù)位。發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下問題由于存在多個(gè)FLASH，對(duì)單板的 成本、生產(chǎn)、維護(hù)等都造成一定困難，詳述如下成本方面多片F(xiàn)LASH的物料成本較高。加工方面l)按照業(yè)內(nèi)通常做法，多片F(xiàn)LASH都需要先燒后貼，數(shù)量越多 加工時(shí)間越長(zhǎng)；2)生產(chǎn)過程中，需要對(duì)單板上的FLASH進(jìn)行測(cè)試，由于FLASH和 CPU之間間隔有業(yè)務(wù)芯片，不便進(jìn)行測(cè)試，即使業(yè)務(wù)芯片支持測(cè)試，主CPU對(duì)FLASH 的故障定位也只能定位到某一片F(xiàn)LASH失敗，而無(wú)法定位到具體哪個(gè)地址；3) 多個(gè)FLASH存在，會(huì)降低產(chǎn)品的直通率。維護(hù)方面多個(gè)FLASH的升級(jí)會(huì)比較麻煩。 實(shí)用新型內(nèi)容本實(shí)用新型實(shí)施例提供一種成本低、加工和維護(hù)方便的多處理器連接電路。 為達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案為一種多處理器連接電路，包括至少兩個(gè)處理器，所述處理器之間通過總線 連接，且所述處理器中至少兩個(gè)分別經(jīng)連接單元連接到第 一 閃存。本實(shí)用新型實(shí)施例提供的技術(shù)方案中，至少兩個(gè)處理器經(jīng)連接單元連接到 第一閃存，從而共用該閃存，與現(xiàn)有技術(shù)中每個(gè)處理器單獨(dú)連接一個(gè)閃存相比， 減少了閃存的數(shù)量，從而能夠使整個(gè)電路的成本降低、加工和維護(hù)更加方便。

圖1是現(xiàn)有技術(shù)中CPU系統(tǒng)架構(gòu)框圖； 圖2是現(xiàn)有技術(shù)中多路業(yè)務(wù)板連接框圖；圖3是本實(shí)用新型實(shí)施例一的連接框圖； 圖4是本實(shí)用新型實(shí)施例二的連接框圖； 圖5是本實(shí)用新型實(shí)施例三的連接框圖； 圖6是本實(shí)用新型實(shí)施例四的連接框圖。
具體實(shí)施方式
為解決現(xiàn)有技術(shù)中多處理器連接電路中連接有多個(gè)閃存，從而成本高、力口 工和維護(hù)不方便的問題，本實(shí)用新型實(shí)施例提供一種多處理器連接電路，所采 用的技術(shù)方案是將電路中連接的多個(gè)閃存合并，使多個(gè)處理器共用一個(gè)閃存， 從而改善所述問題。
以下結(jié)合附圖對(duì)本實(shí)用新型實(shí)施例作詳細(xì)說明。實(shí)施例一如圖3所示的電路中，處理器為主CPU和內(nèi)嵌有CPU的業(yè)務(wù)芯片。主CPU通過 本地總線連接有一個(gè)邏輯芯片、 一個(gè)FLASH2 (即第二閃存)和四個(gè)業(yè)務(wù)芯片。 各業(yè)務(wù)芯片分別經(jīng)驅(qū)動(dòng)器連接到FLASH1 (即第一閃存)，同時(shí)各自連接一個(gè) SDRAM。本實(shí)施例將多個(gè)業(yè)務(wù)芯片分別經(jīng)連接單元(此處采用驅(qū)動(dòng)器)連接到一個(gè) FLASH,從而共用該FLASH,減少了電路中FLASH的數(shù)量。連接單元的作用首先是 用于連接業(yè)務(wù)芯片和FLASH，其次為了防止業(yè)務(wù)芯片之間的干擾，連接單元在業(yè) 務(wù)芯片和FLASH之間還要有隔離的功能。連接單元可以采用驅(qū)動(dòng)器和/或邏輯芯 片，也可以采用其它具有同樣功能的設(shè)備。邏輯芯片還通過控制線分別連接到各個(gè)業(yè)務(wù)芯片和驅(qū)動(dòng)器，用于控制多個(gè) 業(yè)務(wù)芯片的啟動(dòng)，包括復(fù)位、讀寫信號(hào)，保證在任一時(shí)刻最多只有一個(gè)業(yè)務(wù)芯 片對(duì)FLASH1進(jìn)行讀操作。由此可以控制多個(gè)業(yè)務(wù)芯片依次上電，從FLASH1中讀 取程序以進(jìn)行啟動(dòng)。依次啟動(dòng)完畢后，邏輯芯片控制驅(qū)動(dòng)器斷開，保證各業(yè)務(wù)芯片訪問自己的SDRAM不受其他影響。本實(shí)施例中，所述驅(qū)動(dòng)器采用74LVTH16244和74LVTH16245 (下面簡(jiǎn)稱244和 245 )。驅(qū)動(dòng)器的控制信號(hào)如2"的0E (輸出允許)、245的OE (輸出允許)/DIR (方向選擇)，都由邏輯芯片通過所述控制線發(fā)出。單個(gè)業(yè)務(wù)芯片訪問FLASH1的流程詳述如下當(dāng)某個(gè)業(yè)務(wù)芯片需要訪問 FLASH1時(shí)，邏輯芯片發(fā)出控制信號(hào)實(shí)現(xiàn)該業(yè)務(wù)芯片的解復(fù)位和與之相連的驅(qū)動(dòng) 器導(dǎo)通，并控制其它業(yè)務(wù)芯片處于復(fù)位中，同時(shí)與其它業(yè)務(wù)芯片相連的驅(qū)動(dòng)器 處于三態(tài)，爿t人而實(shí)現(xiàn)該業(yè)務(wù)芯片對(duì)FLASHl單獨(dú)訪問，不受其他芯片的影響。在業(yè)務(wù)芯片與FLASH1連接的該接口中，存在著單向傳送的地址總線和雙向 傳送的數(shù)據(jù)總線。其中，業(yè)務(wù)芯片l與FLASH1之間采用雙向傳送的驅(qū)動(dòng)器245; 業(yè)務(wù)芯片2與FLASH1之間采用單向傳送驅(qū)動(dòng)器244和雙向傳送的驅(qū)動(dòng)器245, 244 用于連接地址總線，245用于連接數(shù)據(jù)總線。業(yè)務(wù)芯片2的這種連接方式，結(jié)合 總線的特點(diǎn)，使用相應(yīng)的驅(qū)動(dòng)器進(jìn)行連接，從而可以實(shí)現(xiàn)成本和控制的最優(yōu)。另外，為了FLASH1加載、裝備測(cè)試的需要，邏輯芯片還通過總線連接到 FLASH1 (如圖3中虛線所示)。在FLASH1加載或裝備測(cè)試時(shí)，先控制所有驅(qū)動(dòng)器 不通，然后主CPU通過邏輯芯片對(duì)FLASH1進(jìn)行讀寫操作，從而方便FLASH1的加載 或測(cè)試；且對(duì)FLASH1的故障定位時(shí)，由于沒有業(yè)務(wù)芯片的間隔，所以能夠確定 具體地址。而在業(yè)務(wù)芯片對(duì)FLASH1進(jìn)行讀的時(shí)候，需要設(shè)置邏輯芯片的相關(guān)管 腳為三態(tài)，使邏輯芯片與FLASH1之間的連接斷開，避免對(duì)業(yè)務(wù)芯片的訪問產(chǎn)生 影響。本實(shí)施例中，對(duì)業(yè)務(wù)芯片和驅(qū)動(dòng)器的控制還可以有另一種實(shí)現(xiàn)方式如果 主CPU有多余的GP10，則可以通過該GP10接出控制線對(duì)業(yè)務(wù)芯片和驅(qū)動(dòng)器的進(jìn)行 控制，.使任一時(shí)刻只有一個(gè)業(yè)務(wù)芯片對(duì)FLASH1進(jìn)行讀操作，從而省去邏輯芯片，同時(shí)所述FLASH1可以直接連4婁到主CPU。
由上可知，本實(shí)施例將與業(yè)務(wù)芯片連接的FLASH進(jìn)行了合并，減少了FLASH 的數(shù)量，從而具有以下優(yōu)點(diǎn)降低成本；能夠減少FLASH老化所需要的時(shí)間，提 高加工效率；提高直通率；測(cè)試和升級(jí)都比較方便。
實(shí)施例二
本實(shí)施例的結(jié)構(gòu)與實(shí)施例l大體相同，不同之處在于，各業(yè)務(wù)芯片分別通過 總線經(jīng)邏輯芯片(CPLD、 EPLD或者FPGA等)連接到所述FLASH1，邏輯芯片還通 過控制線分別連接到所迷從處理器，用于向所述從處理器發(fā)送控制信號(hào)，使任 一時(shí)刻只有一個(gè)從處理器對(duì)所述第一閃存進(jìn)行讀操作。如圖4所示，該電路的邏 輯芯片合并了原有電路中與主CPU連接的邏輯芯片，并綜合了實(shí)施例l中驅(qū)動(dòng)器 的功能，硬件上由多個(gè)器件簡(jiǎn)化為一個(gè)；而且由于邏輯芯片全部采用邏輯管腳， 所以整個(gè)電路的功能調(diào)試可以全部通過邏輯代碼的^f，務(wù)改實(shí)現(xiàn)，實(shí)現(xiàn)比較方便。
本實(shí)施例同樣是保留了主CPU的FLASH2獨(dú)立，把業(yè)務(wù)芯片的FLASH進(jìn)行了合 并。下面介紹另一種更簡(jiǎn)化的方案，將電路中所有FLASH進(jìn)行合并。
實(shí)施例三
如圖5所示，主CPU通過本地總線連接有一個(gè)邏輯芯片和四個(gè)業(yè)務(wù)芯片。各 業(yè)務(wù)芯片分別經(jīng)驅(qū)動(dòng)器連接到一個(gè)FLASH,邏輯芯片與該FLASH連接。邏輯芯片 還通過控制線分別連接到各個(gè)業(yè)務(wù)芯片和驅(qū)動(dòng)器，功能與實(shí)施例l中相同，此處 不再贅述。CPU需要對(duì)FLASH進(jìn)行讀寫操作時(shí)，必須通過邏輯芯片進(jìn)行。
本實(shí)施例中，對(duì)業(yè)務(wù)芯片和驅(qū)動(dòng)器的控制同樣可以采用另 一種實(shí)現(xiàn)方式 如果主CPU有多余的GPIO,則可以通過該GPIO接出控制線對(duì)業(yè)務(wù)芯片和驅(qū)動(dòng)器的 進(jìn)行控制，使任一時(shí)刻只有一個(gè)業(yè)務(wù)芯片對(duì)FLASH進(jìn)行讀操作，從而省去邏輯芯 片，同時(shí)所述FLASH可以通過本地總線直接連接到主CPU。本實(shí)施例將所有FLASH進(jìn)行了合并，電路中只留有一個(gè)FLASH, FLASH的數(shù)量 大大減少，從而能夠使整個(gè)電路的成本降低、加工和維護(hù)更加方便。 實(shí)施例四
如圖6所示，主CPU通過本地總線連接有一個(gè)邏輯芯片、 一個(gè)FLASH和四個(gè)業(yè) 務(wù)芯片，各業(yè)務(wù)芯片分別經(jīng)驅(qū)動(dòng)器連接到所述邏輯芯片。該邏輯芯片還通過控 制線分別連接到各個(gè)業(yè)務(wù)芯片和驅(qū)動(dòng)器。業(yè)務(wù)芯片需要對(duì)FLASH訪問時(shí)，必須要 通過驅(qū)動(dòng)器和邏輯芯片實(shí)現(xiàn)，因此業(yè)務(wù)芯片的總線需要容忍驅(qū)動(dòng)器和邏輯芯片 帶來(lái)的時(shí)序差異。
本實(shí)施例也將所有FLASH進(jìn)行了合并，電路中FLASH的數(shù)量大大減少，從而 能夠使整個(gè)電路的成本降低、加工和維護(hù)更加方便。
以上所述僅為本實(shí)用新型的較佳實(shí)施例，并不用以限制本實(shí)用新型，凡在 本實(shí)用新型的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包 含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
權(quán)利要求1、一種多處理器連接電路，其特征在于，包括至少兩個(gè)處理器，所述處理器之間通過總線連接，且所述處理器中至少兩個(gè)分別經(jīng)連接單元連接到第一閃存。
2、 根據(jù)權(quán)利要求1所述的多處理器連接電路，其特征在于，所述連接單元 為驅(qū)動(dòng)器和/或邏輯芯片。
3、 根據(jù)權(quán)利要求1所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少兩個(gè)從處理器，其中，所述從處理器分別經(jīng)驅(qū)動(dòng)器連接到所述第 一 閃存； 所述主處理器通過所述總線連接到第二閃存；所述主處理器還通過控制線分別連接到所述從處理器和驅(qū)動(dòng)器，用于向所 述從處理器和驅(qū)動(dòng)器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一 閃存進(jìn)行讀操作。
4、 根據(jù)權(quán)利要求l所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少兩個(gè)^Mv處理器，其中，所述從處理器分別經(jīng)驅(qū)動(dòng)器連接到所述第 一 閃存；所述主處理器通過所述總線連接到第二閃存和一個(gè)邏輯芯片；所述邏輯芯片還通過控制線分別連接到所述從處理器和驅(qū)動(dòng)器，用于向所述從處理器和驅(qū)動(dòng)器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一閃存進(jìn)行讀操作。
5、 根據(jù)權(quán)利要求4所述的多處理器連接電路，其特征在于，所述邏輯芯片 還連接到所述第一閃存。
6、 根據(jù)權(quán)利要求1所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少兩個(gè)從處理器，其中，所述主處理器通過所述總線連接到第二閃存和一個(gè)邏輯芯片； 所述從處理器分別通過總線經(jīng)所述邏輯芯片連接到所述第 一 閃存； 所述邏輯芯片還通過控制線分別連接到所述從處理器，用于向所述從處理 器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一閃存進(jìn)行讀操作。
7、 根據(jù)權(quán)利要求1所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少一個(gè)從處理器，其中，所述從處理器分別經(jīng)驅(qū)動(dòng)器連接到所述第 一 閃存； 所述主處理器通過所述總線連接到所述第一閃存；所述主處理器還通過控制線分別連接到所述從處理器和驅(qū)動(dòng)器，用于向所 述從處理器和驅(qū)動(dòng)器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一 閃存進(jìn)行讀操作。
8、 根據(jù)權(quán)利要求l所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少一個(gè)從處理器，其中，所述從處理器分別經(jīng)驅(qū)動(dòng)器連接到所述第 一 閃存； 所述主處理器通過所述總線連接到一個(gè)邏輯芯片； 所述邏輯芯片與所述第 一 閃存連接；所述邏輯芯片還通過控制線分別連接到所述從處理器和驅(qū)動(dòng)器，用于向所 述從處理器和驅(qū)動(dòng)器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一 閃存進(jìn)行讀操作。
9、 根據(jù)權(quán)利要求l所述的多處理器連接電路，其特征在于，所述處理器包 括一個(gè)主處理器和至少一個(gè)從處理器，其中，所述從處理器分別經(jīng)驅(qū)動(dòng)器連接到一個(gè)邏輯芯片； 所述主處理器通過所述總線連接到所述第一閃存和所述邏輯芯片；所述邏輯芯片還通過控制線分別連接到所述從處理器和驅(qū)動(dòng)器，用于向所 述從處理器和驅(qū)動(dòng)器發(fā)送控制信號(hào)，使任一時(shí)刻只有一個(gè)從處理器對(duì)所述第一 閃存進(jìn)行讀操作。
10、根據(jù)權(quán)利要求3、 4、 7、 8或9中任一權(quán)利要求所述的多處理器連接電 路，其特征在于，所述驅(qū)動(dòng)器為雙向傳送的驅(qū)動(dòng)器，或單向傳送的驅(qū)動(dòng)器與雙 向傳送的驅(qū)動(dòng)器的組合，其中，所述從處理器的地址總線與所述單向傳送的驅(qū)動(dòng)器連接; 所述從處理器的數(shù)據(jù)總線與所述雙向傳送的驅(qū)動(dòng)器連接。
專利摘要本實(shí)用新型公開了一種多處理器連接電路，為解決現(xiàn)有技術(shù)多處理器連接電路中連接有多個(gè)閃存，從而成本高、加工和維護(hù)不方便的問題而設(shè)計(jì)；本實(shí)用新型的多處理器連接電路包括至少兩個(gè)處理器，所述處理器之間通過總線連接，且所述處理器中至少兩個(gè)分別經(jīng)連接單元連接到第一閃存。本實(shí)用新型實(shí)施例特別適用于帶有多處理器的單板電路。
文檔編號(hào)G06F15/76GK201159895SQ20082000826
公開日2008年12月3日 申請(qǐng)日期2008年3月13日 優(yōu)先權(quán)日2008年3月13日
發(fā)明者彪 吳, 彬 張, 濤 陳 申請(qǐng)人:華為技術(shù)有限公司