專利名稱：具有降低的功耗的處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電氣和電子領(lǐng)域，并且更具體地涉及信號處理器。
背景技術(shù)：
在某些應(yīng)用中利用信號處理器(諸如，例如數(shù)字信號處理器(DSP))支持多數(shù)據(jù)速 率是公知的。這種應(yīng)用可以例如包括由于盤以恒定角速度旋轉(zhuǎn)而支持較大范圍的數(shù)據(jù)速 率的硬盤驅(qū)動器的讀通道；用于支持多數(shù)據(jù)速率(例如，lx、2x、4x、8x讀取速度)的光存儲 的讀通道；以及支持多數(shù)據(jù)速率(例如，對于千兆比特(Gigabit)以太網(wǎng)(Ethernet)，每秒 10/100/1000/10000兆比特(Mb/s)的以太網(wǎng)或無線局域網(wǎng)(LAN)收發(fā)器。在許多數(shù)據(jù)處理電路中，DSP是電路中的主要的功耗源。對于某些應(yīng)用，尤其是便 攜式應(yīng)用，降低功耗是很關(guān)鍵的。常規(guī)的降低數(shù)據(jù)處理電路中的功耗的方法一般包括使DSP 操作在用于較低數(shù)據(jù)速率的較低的電源電壓。然而，使DSP在較低的電源電壓操作具有若 干缺點。例如，使DSP在用于較低數(shù)據(jù)速率的較低的電源電壓操作需要利用昂貴的電壓調(diào) 節(jié)器。此外，電源電壓可以減小的量受電路中的最壞情況晶體管閾值電壓電平(例如，大約 0.85伏特，取決于集成電路加工技術(shù))以及電路中所需要的過驅(qū)動的量(術(shù)語“過驅(qū)動”一 般是指超過給定的晶體管器件所需的閾值電壓的柵極電壓電平)的限制。因此，存在對降低DSP電路中的功耗又不遭受與常規(guī)的DSP電路關(guān)聯(lián)的一個或多 個上述問題的技術(shù)的需求。

發(fā)明內(nèi)容
本發(fā)明示例性的實施例通過呈現(xiàn)有利地減小處理器中的漏泄功率而沒有顯著地 影響性能和/或面積的技術(shù)來滿足上述需求。為實現(xiàn)此，本發(fā)明實施例提供了一種處理器， 其包括模擬前端、數(shù)字后端、以及連接在所述模擬前端和數(shù)字后端之間的緩存器。所述數(shù)字 后端被允許以所述模擬前端的最高數(shù)據(jù)速率操作。在所述模擬前端在以比所述數(shù)字后端 低的數(shù)據(jù)速率操作時，將所述模擬前端所產(chǎn)生的數(shù)據(jù)存儲在所述緩存器中。在填充所述緩 存器的同時，所述數(shù)字后端被關(guān)斷以節(jié)省功率。在所述緩存器滿了時，所述數(shù)字后端開啟 (turn on)并且以所述較高數(shù)據(jù)速率讀取存儲在所述緩存器中的數(shù)據(jù)直至所述緩存器為空 (或至少不再滿)，在這點時，所述數(shù)字后端再次關(guān)斷，并且重復(fù)該處理過程。由于在數(shù)據(jù)在 被存儲在所述緩存器中的時間中的至少一部分時間中，所述數(shù)字后端被關(guān)斷，因此有利地 降低了處理器中的漏泄功率。根據(jù)本發(fā)明一個方面，一種具有降低的功耗的處理器包括模擬前端，其操作來接 收提供到所述處理器的模擬信號并產(chǎn)生表示所述模擬信號的數(shù)字信號。所述處理器進(jìn)一步 包括數(shù)字后端，其操作來根據(jù)所述模擬前端所產(chǎn)生的數(shù)字信號產(chǎn)生數(shù)字輸出信號。緩存器 耦接在所述模擬前端和所述數(shù)字后端之間。在第一操作模式中，所述數(shù)字后端以與所述模 擬前端基本上相同的數(shù)據(jù)速率操作，并且所述緩存器被旁路(bypass)。在第二操作模式中， 所述數(shù)字后端以比所述模擬前端高的數(shù)據(jù)速率操作，并且使用所述緩存器來存儲所述模擬前端的輸出。根據(jù)本發(fā)明另一方面，一種降低包括模擬前端和數(shù)字后端的處理器中的功耗的方 法包括如下步驟相對于所述數(shù)字后端的數(shù)據(jù)速率檢測所述模擬前端的數(shù)據(jù)速率；在與所 述模擬前端的數(shù)據(jù)速率小于所述數(shù)字后端的數(shù)據(jù)速率的情況對應(yīng)的第一操作模式中，將與 所述模擬前端的輸出關(guān)聯(lián)的數(shù)據(jù)存儲在緩存器中；以及在與所述模擬前端的數(shù)據(jù)速率基本 上等于所述數(shù)字后端的數(shù)據(jù)速率的情況對應(yīng)的第二操作模式中，將所述緩存器旁路。根據(jù)本發(fā)明又一方面，一種電子系統(tǒng)包括至少一個集成電路，所述集成電路包括 至少一個具有降低的功耗的處理器。所述處理器包括模擬前端，其操作來接收提供到所述 處理器的模擬信號并產(chǎn)生表示所述模擬信號的數(shù)字信號；數(shù)字后端，其操作來根據(jù)所述模 擬前端所產(chǎn)生的數(shù)字信號來產(chǎn)生數(shù)字輸出信號；以及緩存器，其耦接在所述模擬前端和所 述數(shù)字后端之間。在第一操作模式中，所述數(shù)字后端以與所述模擬前端基本上相同的數(shù)據(jù) 速率操作，并且所述緩存器被旁路。在第二操作模式中，所述數(shù)字后端以比所述模擬前端高 的數(shù)據(jù)速率操作，并且使用所述緩存器來存儲所述模擬前端的輸出。從下面的對本發(fā)明示例性實施例的詳細(xì)說明(其應(yīng)結(jié)合附圖閱讀)，本發(fā)明的這 些和其它特征、方面和優(yōu)點將變得清楚。


圖1是示出根據(jù)本發(fā)明實施例形成的、具有降低的功耗的示例性處理器電路的至 少一部分的框圖。圖2是示出根據(jù)本發(fā)明實施例的、可以在圖1的處理器電路中采用的示例性緩存 器電路的至少一部分的示意圖。
具體實施例方式在此將在示例性處理器電路(諸如，DSP電路)和在其中使用的示例性的緩存器電 路的背景下描述本發(fā)明。然而，應(yīng)當(dāng)理解，本發(fā)明的技術(shù)不限于在此所示出和描述的電路。 而是，本發(fā)明實施例涉及用于降低處理器電路中的功耗而沒有顯著影響所述電路的性能和 /或面積的技術(shù)。盡管本發(fā)明的優(yōu)選實施例可以以硅晶片制造，但是替代地可以以包括其它 材料(包括但不限于，砷化鎵(GaAs)、磷化銦(InP)等等)的晶片制造本發(fā)明的實施例。參考圖1，其框圖示出了根據(jù)本發(fā)明實施例的具有降低的功耗的示例性信號處理 系統(tǒng)100的至少一部分。信號處理系統(tǒng)100包括DSP電路102或替代的處理器，其耦接到 模擬源104和數(shù)字裝置(digitalsink) 106。DSP電路102優(yōu)選操作來接收來自模擬源104 的模擬信號作為輸入，以及產(chǎn)生提供到數(shù)字裝置106的根據(jù)所述模擬信號的數(shù)字信號作為 所述DSP電路的輸出。如先前所述的，某些應(yīng)用可能需要DSP電路支持多數(shù)據(jù)速率。其中可以有利地采 用本發(fā)明的技術(shù)的多數(shù)據(jù)速率應(yīng)用的典型示例是用于硬盤驅(qū)動器的讀通道。更具體的，硬 盤驅(qū)動器中的讀通道必須支持較大范圍的數(shù)據(jù)速率，這是因為，與壓縮盤(CD)或數(shù)字通用 盤(DVD)驅(qū)動器不同，硬盤驅(qū)動器以恒定角速度旋轉(zhuǎn)，并因此為了存取較外的軌道需要與 為了存取較內(nèi)的軌道相比高的讀取頻率。常規(guī)的用于降低DSP電路中的功耗的方法常常涉 及降低到所述電路的電源電壓。然而，這樣的方法會負(fù)面地影響DSP系統(tǒng)的性能和/或可靠性，因此是不期望的。此外，DSP電路中電源電壓可以降低的量一般受所述電路的最壞情 況晶體管閾值電壓要求的限制。為了降低DSP電路102中的功耗而不顯著影響性能，DSP電路包括模擬前端 (AFE) 108、數(shù)字后端(DBE) 110、以及連接在所述模擬前端和所述數(shù)字后端之間的緩存器 112或替代的存儲元件。如在此使用的術(shù)語“模擬前端”意圖寬泛地表示操作來接口連接在 所述模擬源104和所述DSP電路102之間的電路。類似地，如在此使用的術(shù)語“數(shù)字后端” 意圖寬泛地表示操作來接口連接在所述DSP電路102和所述數(shù)字裝置106之間的電路。所 述數(shù)字后端110和模擬前端108的至少一部分駐留在所述DSP電路102中。如本領(lǐng)域技術(shù)人員將清楚的，模擬前端108優(yōu)選包括模數(shù)轉(zhuǎn)換器(ADC) 109或替代 的數(shù)據(jù)轉(zhuǎn)換電路，并且可以包括與之相關(guān)的其它電路(例如，采樣和保持電路、電壓基準(zhǔn)、 比較器等等)。ADC 109操作來接收模擬源104提供的模擬輸入信號，并產(chǎn)生表示該模擬信 號的數(shù)字信號。ADC 109所產(chǎn)生的數(shù)字信號可以包括例如所述模擬輸入信號的數(shù)字字表示 (digital word r印resentative)。數(shù)字后端110優(yōu)選操作來根據(jù)模擬前端108中的ADC 109所產(chǎn)生的數(shù)字信號產(chǎn)生DSP電路102的數(shù)字輸出信號。模擬前端108優(yōu)選適于以多數(shù)據(jù)速率操作。提供到模擬前端108的時鐘信號 aclock可以在與預(yù)先規(guī)定的所述模擬前端的最低數(shù)據(jù)速率對應(yīng)的最小時鐘頻率fmin和與 預(yù)先規(guī)定的所述模擬前端的最高數(shù)據(jù)速率對應(yīng)的最大時鐘頻率fmax之間改變。在用于硬盤 驅(qū)動器的讀通道的背景下，例如，在存取硬盤的較內(nèi)的軌道時，模擬前端108可以以最低數(shù) 據(jù)速率操作，而在存取硬盤的較外的軌道時，模擬前端108可以以最高數(shù)據(jù)速率操作。數(shù)字 后端110優(yōu)選以至少等于(例如，等于或大于)模擬前端108的最高數(shù)據(jù)速率的基本上恒 定的數(shù)據(jù)速率操作。因此，在本發(fā)明實施例中，數(shù)字后端110接收至少等于模擬前端108的 最大時鐘頻率fmax的時鐘信號dclock。以這樣的方式，數(shù)字后端110能夠以模擬前端108 的最高吞吐率處理數(shù)據(jù)。在數(shù)字后端110在相對于模擬前端108以較高數(shù)據(jù)速率運行時(如，例如在DSP 電路102在存取硬盤上的較內(nèi)的軌道時可能發(fā)生)，采用緩存器112以用于操作使兩種數(shù) 據(jù)速率匹配，如將在下面進(jìn)一步詳細(xì)描述的。在這點上，緩存器112能夠支持不同的讀和寫 數(shù)據(jù)速率，如通過分別用于接收讀取和寫入時鐘信號fread和&的兩個分離的時鐘輸入所 證實的。在本發(fā)明的示例性實施例中，提供給緩存器112的寫入時鐘f ite與提供給模擬前 端108的時鐘信號aclock相同，并且提供給所述緩存器的讀取時鐘f,ead與提供給數(shù)字后端 110的時鐘信號dclock相同。在數(shù)字后端110在以與模擬前端108基本上相同的數(shù)據(jù)速率 運行時(如，例如在存取硬盤上的較外的軌道時可能發(fā)生)，數(shù)字后端如模擬前端在產(chǎn)生數(shù) 據(jù)一般快地處理數(shù)據(jù)，因此實質(zhì)上不需要緩存器112。因此，DSP電路102優(yōu)選是以至少兩 種模式中的一種操作的。在第一操作模式(其可以是高數(shù)據(jù)速率模式中，緩存器112被旁路并且數(shù)字后端 110在數(shù)據(jù)在被產(chǎn)生時直接從模擬前端108接收數(shù)據(jù)。在該第一模式中，ADC 109數(shù)據(jù)吞吐 率dAD。基本上等于數(shù)字后端110的數(shù)據(jù)吞吐率dDBE。在被旁路時，緩存器112可以關(guān)斷以節(jié) 省功率。在第二操作模式(其可以是低數(shù)據(jù)速率模式)中，數(shù)字后端110的數(shù)據(jù)吞吐率大 于模擬前端108中的ADC 109的數(shù)據(jù)吞吐率(即，dDBE > (Iadc)。在該第二模式中，模擬前端 108所產(chǎn)生的數(shù)據(jù)存儲在緩存器112中。在正在填充緩存器112時，數(shù)字后端110優(yōu)選關(guān)斷
7以節(jié)省功率。一旦緩存器112滿了，數(shù)字后端110開啟并且開始從緩存器以較高數(shù)據(jù)速率 讀取數(shù)據(jù)。在緩存器112為空(這是由于在該方案中數(shù)字后端能夠比模擬前端可以寫入到 所述緩存器更快地從緩存器讀取)時，或至少在緩存器的內(nèi)容量在規(guī)定的閾值之下使得所 述緩存器不再是滿的時，數(shù)字后端110再次關(guān)斷并重復(fù)該處理過程。利用在此描述創(chuàng)造性的方法，在DSP電路102中有利地節(jié)省了靜態(tài)功率(包括，例 如，漏泄功率)，這主要是由于與數(shù)字后端要保持開啟并以與模擬前端108相同的數(shù)據(jù)速率 運行的情況相比，數(shù)字后端110開啟較短的時期。僅作為示例性的方法，對于支持lx、2x和 4x的數(shù)據(jù)速率的DSP電路，相對于其中數(shù)字后端以與模擬前端實質(zhì)上相同的數(shù)據(jù)速率運行 的4x模式，可實現(xiàn)對于2x模式節(jié)約直至大約50 %的較低靜態(tài)功率以及對于Ix模式節(jié)約直 至大約75%的較低靜態(tài)功率。作為所帶來的益處，本發(fā)明的技術(shù)為較低數(shù)據(jù)速率模式提供 了較低的延遲(latency)(并因此提供了較高的性能)。這主要是由于與數(shù)字后端的數(shù)據(jù) 速率與以較低數(shù)據(jù)速率模式(例如，Ix或2x模式)之一操作的模擬前端的較低數(shù)據(jù)速率相 匹配的情況相比，以最高數(shù)據(jù)速率運行的數(shù)字后端操作來更快地處理和傳遞數(shù)據(jù)。DSP電路102還包括多路復(fù)用器114，其連接在緩存器112和數(shù)字后端110之間； 電源開關(guān)116或替代的開關(guān)電路，其連接到數(shù)字后端；以及控制器118。如從該附圖顯而易 見的，模擬前端108中的ADC 109的輸出包括η比特寬的總線，其中η是大于零的整數(shù)，并 因此在該模擬前端和數(shù)字后端110之間通過DSP電路102的信號路徑將也是η比特寬的。 盡管被示出為單個塊，但是緩存器112優(yōu)選是與ADC109的輸出數(shù)據(jù)路徑對應(yīng)的η比特寬 的。類似地，多路復(fù)用器114可以包括η個多路復(fù)用器電路，每一多路復(fù)用器電路與來自 ADC 109的輸出比特中給定的一個對應(yīng)。然而，為便于描述，可以將DSP電路102中的數(shù)據(jù) 路徑作為單個路徑處理(例如，η = 1)。多路復(fù)用器114的第一輸入(0)連接到緩存器112的輸出，該多路復(fù)用器的第二 輸入(1)連接到模擬前端108的輸出，并且該多路復(fù)用器的輸出連接到數(shù)字后端110的輸 入。多路復(fù)用器114操作來根據(jù)呈現(xiàn)給該多路復(fù)用器的控制信號highest_data_rate來選 擇緩存器112或ADC 109作為輸入源以將其作為輸出提供到數(shù)字后端110。例如，在信號 highest_data_rate是邏輯低電平(“0”)(其可以是地(例如，零伏))時，多路復(fù)用器114 的第一輸入被選擇作為輸出。在信號higheSt_data_rate是邏輯高電平(“1”)(其可以 是表示模擬前端108以最高的規(guī)定的數(shù)據(jù)速率運行的正的電源電壓(例如，VDD))時，該多 路復(fù)用器的第二輸入被選擇作為輸出，從而將緩存器112旁路?？刂菩盘杊ighest_data_ rate優(yōu)選由控制器118產(chǎn)生，如圖所示的。在該實例中，控制器118可以操作來確定模擬前 端的數(shù)據(jù)速率，例如通過檢測提供到模擬前端的時鐘信號aclock的頻率來確定。替代地， highest_data_rate信號可以由DSP電路102內(nèi)的或該DSP電路外的另一個功能塊提供。緩存器112優(yōu)選適于產(chǎn)生表示緩存器的內(nèi)容量是否已超過規(guī)定閾值的第一控制 信號buffer_full。例如，buffer_full可以是表示緩存器112滿了的邏輯高電平，并且可 以是表示緩存器未滿的邏輯低電平?？蛇x的，緩存器112可以產(chǎn)生表示緩存器是否為空的 第二控制信號buffer_empty。例如，buffer_empty可以是表示緩存器112為空的邏輯高 電平，并且可以是表示緩存器不為空的邏輯低電平?？刂破?18優(yōu)選操作來接收控制信號 buffer_full 和 buffer_empty，并根據(jù) buffer_full 和 buffer_empty 控制信號產(chǎn)生第三控 制信號enable (使能)。
控制器118所產(chǎn)生的控制信號enable被用于有選擇地經(jīng)由電源開關(guān)116使數(shù)字 后端110開啟。更具體的，電源開關(guān)116操作來根據(jù)信號enable有選擇地將電源電壓源(其 可以是Vdd)連接到數(shù)字后端110。本發(fā)明構(gòu)思了多種電源開關(guān)116的實現(xiàn)方式。例如，在 一個示例性實施例中，電源開關(guān)116可以包括η溝道金屬氧化物半導(dǎo)體(NMOS)晶體管器件 (未明確地示出)，其包含耦接到數(shù)字后端110的電源連接Vsup的漏極、耦接到該DSP電路 的電源回程(supply return)的源極、以及適于從控制器118接收信號enable的柵極。在 enable為邏輯高電平時，該NMOS器件導(dǎo)通并將數(shù)字后端110連接到Vss，從而使數(shù)字后端 開啟。在另一個示例性實施例中，電源開關(guān)116可以包括ρ溝道金屬氧化物半導(dǎo)體(PMOS) 晶體管器件(未明確地示出)，其包含耦接到數(shù)字后端110的電源連接Vsup的漏極、耦接到 該DSP電路的電源(其可以是Vdd)的源極、以及適于從控制器118接收信號enable的柵 極。在enable為邏輯低電平時，該PMOS器件導(dǎo)通并將數(shù)字后端110連接到Vdd，從而使數(shù) 字后端開啟。在又一實施例中，電源開關(guān)116可以包括可編程電壓源(未明確地示出)，其操作 來產(chǎn)生幅度可根據(jù)信號enable控制的輸出電壓。因此，在enable是第一電平(例如，邏輯 高)時，電源開關(guān)116操作來提供第一電壓(例如，Vdd)到數(shù)字后端110，而在enable是第 二電平(例如，邏輯低)時，該電源開關(guān)操作來提供第二電壓(例如，零伏)到該數(shù)字后端， 從而使該數(shù)字后端掉電(power down) 0不管實現(xiàn)電源開關(guān)116的方式如何，該電源開關(guān)主 要作用來在不需要數(shù)字后端時有利地關(guān)斷數(shù)字后端110，從而降低DSP電路102中的靜態(tài)功
^^ ο圖2是示出根據(jù)本發(fā)明實施例的可以在圖1的示例性的DSP電路102中采用的示 例性緩存器電路200的至少一部分的示意圖。緩存器電路200包括多個鎖存級202、204和 206，但是可以采用替代的存儲元件，諸如例如，存儲器單元，在這種情況下緩存器電路200 可以包括存儲器陣列(例如，多端口存儲器)。示出了 M個鎖存級、其中M可以是任何大于 1寬度整數(shù)，并且鎖存級的數(shù)目M與緩存器電路200的深度對應(yīng)。每一鎖存級202、204、206 優(yōu)選是與其中可以采用緩存器電路200的DSP電路的數(shù)據(jù)路徑的寬度對應(yīng)的η比特寬。應(yīng) 當(dāng)理解，本發(fā)明不限于緩存器電路200中的鎖存級的任何特定數(shù)目。鎖存級202、204和206 中的每一個可以包括D類觸發(fā)器(DFF)，其包含數(shù)據(jù)輸入(D)、時鐘輸入(En)和數(shù)據(jù)輸出 (Q)。通過η比特的Write_data總線把要存儲在相應(yīng)的鎖存級202、204、206中的輸入數(shù)據(jù) 提供到緩存器電路200。類似地，通過η比特的reacLdata總線來提供要從緩存器電路200 讀取的輸出數(shù)據(jù)。如先前解釋了的，緩存器電路200操作來支持不同讀和寫數(shù)據(jù)速率。為實現(xiàn)此，緩 存器電路200包括寫入移位寄存器208和讀取移位寄存器210，其每一都分別由其自身的不 同時鐘信號f ite和鐘控。提供到寫入移位寄存器208的時鐘信號f &優(yōu)選與模擬前 端(圖1中的108)的數(shù)據(jù)速率相同，或與之成比例關(guān)系。提供到讀取移位寄存器210的時 鐘信號優(yōu)選與數(shù)字后端(圖1中的110)的數(shù)據(jù)速率相同，或與之成比例關(guān)系。例如， 在本發(fā)明的一個示例性實施例中，f ite基本上等于‘。，而f_d基本上等于dDBE。數(shù)字后端 的數(shù)據(jù)速率優(yōu)選等于或大于模擬前端的數(shù)據(jù)速率，這取決于DSP電路的操作模式，并因此 fread>f ite。時鐘信號f ite可以與提供到模擬前端(見圖1)的時鐘信號(例如，aclock) 相同。類似地，時鐘信號fread可以與提供到數(shù)字后端(見圖1)的時鐘信號(例如，dclock)相同。這些時鐘信號可以例如由圖1中所示的控制器118產(chǎn)生。寫入移位寄存器208操作來控制各鎖存級202、204、206的時鐘輸入。讀取移位寄 存器210操作來控制多個三態(tài)緩存器212、214和216的控制使能(enable)輸入。每一個三 態(tài)緩存器都連接到鎖存級相應(yīng)的一個。具體地，每一個三態(tài)緩存器212、214、216包括分別 連接到鎖存級202、204、206中的相應(yīng)的一個鎖存級的輸出的輸入；以及連接到reacLdata 總線的輸出。三態(tài)緩存器212，214，216是根據(jù)提供到其各自的使能輸入的控制信號以至少 兩種模式中的一種操作的。在第一模式(例如，使能或激活模式)中，給定的三態(tài)緩存器操 作來產(chǎn)生表示呈現(xiàn)給該給定的三態(tài)緩存器的輸入信號的輸出信號。在第二模式(例如，禁 止或非激活模式)中，給定的三態(tài)緩存器是在高阻抗?fàn)顟B(tài)操作的，在該狀態(tài)中，該給定的三 態(tài)緩存器的輸出實質(zhì)上浮置并因此是不確定的。盡管被描述為非反相，但是替代地，三態(tài)緩 存器212、214、216可以是反相的，使得給定的三態(tài)緩存器所產(chǎn)生的輸出信號是提供于其的 輸入信號的邏輯補(bǔ)(complement)。這在某些其中期望使模擬前端所產(chǎn)生的數(shù)字信號的邏輯 電平反轉(zhuǎn)的應(yīng)用中可以是有利的。應(yīng)當(dāng)理解，盡管緩存器電路200可以表示圖1中所示的緩存器112的一種示例性 實現(xiàn)方式，但是本發(fā)明并不限于這種特定的緩存器電路布置。而是，如本領(lǐng)域技術(shù)人員根據(jù) 這里的教導(dǎo)將清楚的，可以在DSP電路中類似地采用替代的緩存器電路布置。現(xiàn)在將描述緩存器電路200的操作，這僅作為示例的方式并且不影響一般性。出 于該示例性描述的目的，假定DSP電路采用6比特寬的信號路徑(例如，η = 6)。應(yīng)當(dāng)理解， 本發(fā)明的技術(shù)可以延展到具有任意比特寬的信號路徑的緩存器電路。在數(shù)據(jù)的扇區(qū)或分組
的處理過程(例如，在讀通道背景下)的開始，優(yōu)選以數(shù)據(jù)1、0.....0來初始化寫入移位寄
存器208和讀取移位寄存器210兩者。之后，對于f ite的每一時鐘周期(clock cycle)， 寫入移位寄存器208輪轉(zhuǎn)(rotate)其內(nèi)容來使能下一鎖存級以用于向其寫入數(shù)據(jù)。讀取 移位寄存器210除了它是由較高頻率f_d鐘控的之外以類似的方式起作用。注意，在圖2 中，f,ead優(yōu)選等于dDBE(fread和dDBE兩者都具有相同的量綱(dimension)，為1/秒，例如，IGHz =每秒IG采樣)，而f &優(yōu)選等于d·。在更一般的情況中，模擬前端、數(shù)字后端和/或緩 存器可以并行地每時鐘周期處理超過一個的采樣(例如，每時鐘周期2采樣、在這種情況下 2 · fread — ^dbe 而 2 · fwrite — dADC)。如先前所述的，緩存器電路200的寬度由ADC輸出的比特寬(例如，在上述示例中 為6比特)決定。緩存器電路200的深度根據(jù)每硬盤扇區(qū)或分組的采樣數(shù)目s以及比例 ^teAread而定。更具體的，緩存器電路200的最小需要深度可以由下式確定
權(quán)利要求
一種具有降低的功耗的處理器，包括模擬前端，其操作來接收提供到該處理器的模擬信號以及產(chǎn)生表示該模擬信號的數(shù)字信號；數(shù)字后端，其操作來根據(jù)所述模擬前端所產(chǎn)生的數(shù)字信號產(chǎn)生數(shù)字輸出信號；以及緩存器，其耦接在所述模擬前端和所述數(shù)字后端之間；其中，在第一操作模式中，所述數(shù)字后端以與所述模擬前端基本上相同的數(shù)據(jù)速率操作，并且所述緩存器被旁路；而在第二操作模式中，所述數(shù)字后端以比所述模擬前端高的數(shù)據(jù)速率操作，并且所述緩存器被用于存儲所述模擬前端的輸出。
2.如權(quán)利要求1所述的處理器，還包括控制器，所述控制器耦接到所述緩存器，并且操 作來在所述緩存器滿了時使所述數(shù)字后端開啟，并在所述緩存器的內(nèi)容量在規(guī)定的所述緩 存器并不滿的閾值之下時關(guān)斷所述數(shù)字后端。
3.如權(quán)利要求2所述的處理器，其中所述控制器操作來在所述緩存器為空時關(guān)斷所述 數(shù)字后端。
4.如權(quán)利要求2所述的處理器，其中所述控制器操作來確定所述模擬前端的數(shù)據(jù)速 率，以及操作來產(chǎn)生第一控制信號，所述第一控制信號用于在所述模擬前端在以第一數(shù)據(jù) 速率操作時將所述處理器置于所述第一模式、以及在所述模擬前端在以第二數(shù)據(jù)速率操作 時將所述處理器置于所述第二模式，所述第一數(shù)據(jù)速率比所述第二數(shù)據(jù)速率高。
5.如權(quán)利要求1所述的處理器，還包括開關(guān)電路，所述開關(guān)電路耦接到所述數(shù)字后端， 并且所述開關(guān)電路操作來根據(jù)第一控制信號有選擇地開啟和關(guān)斷所述數(shù)字后端。
6.如權(quán)利要求5所述的處理器，其中，所述第一控制信號操作來在所述緩存器滿了時 使所述數(shù)字后端開啟，并在所述緩存器的內(nèi)容量在規(guī)定的所述緩存器并不滿的閾值之下時 關(guān)斷所述數(shù)字后端。
7.如權(quán)利要求5所述的處理器，其中所述開關(guān)電路包括可編程電壓源，所述可編程電 壓源操作來根據(jù)所述第一控制信號有選擇地控制提供到所述數(shù)字后端的電壓的電平。
8.如權(quán)利要求5所述的處理器，其中所述開關(guān)電路耦接在所述數(shù)字后端和所述數(shù)字后 端的電源之間，所述開關(guān)電路操作來根據(jù)所述第一控制信號有選擇地使所述數(shù)字后端與所 述電源斷開連接。
9.如權(quán)利要求1所述的處理器，還包括多路復(fù)用器，所述多路復(fù)用器耦接在所述緩存 器和所述數(shù)字后端之間，所述多路復(fù)用器操作來在所述第一模式中根據(jù)第二控制信號將所 述緩存器旁路。
10.如權(quán)利要求1所述的處理器，其中所述緩存器被配置為具有比寫入數(shù)據(jù)速率高的 讀取數(shù)據(jù)速率。
11.如權(quán)利要求1所述的處理器，其中所述緩存器包括多個鎖存級，每一鎖存級包括時鐘輸入、數(shù)據(jù)輸入和數(shù)據(jù)輸出，所述多個鎖存級的各自 的數(shù)據(jù)輸入形成所述緩存器的輸入；多個三態(tài)緩存器，每一個三態(tài)緩存器包括連接到所述鎖存級中的相應(yīng)的一個的輸出的 輸入、控制輸入、以及輸出，所述多個三態(tài)緩存器的各自的輸出形成所述緩存器的輸出；第一移位寄存器，其連接到所述多個鎖存級，所述第一移位寄存器被利用第一時鐘信 號鐘控并操作來產(chǎn)生提供到所述多個鎖存級的各自的時鐘輸入的多個時鐘信號；以及第二移位寄存器，其連接到所述多個三態(tài)緩存器，所述第二移位寄存器被利用第二時 鐘信號鐘控并操作來產(chǎn)生提供到所述多個三態(tài)緩存器的各自的控制輸入的多個使能信號。
12.如權(quán)利要求1所述的處理器，其中所述模擬前端包括模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器 操作來接收提供到所述處理器的所述模擬信號以及產(chǎn)生表示所述模擬信號的數(shù)字字。
13.如權(quán)利要求12所述的處理器，其中在所述模擬前端和所述數(shù)字后端之間的信號路 徑的寬度為至少等于所述模數(shù)轉(zhuǎn)換器所產(chǎn)生的數(shù)字字中的比特的數(shù)目。
14.如權(quán)利要求1所述的處理器，其中所述緩存器包括存儲器陣列，所述存儲器陣列被 配置為具有不同的讀取和寫入數(shù)據(jù)速率。
15.如權(quán)利要求1所述的處理器，其中所述處理器包括數(shù)字信號處理器。
16.一種用于降低處理器中的功耗的方法，所述處理器包括模擬前端和數(shù)字后端，所述 方法包括如下步驟相對于所述數(shù)字后端的數(shù)據(jù)速率檢測所述模擬前端的數(shù)據(jù)速率； 在與所述模擬前端的數(shù)據(jù)速率小于所述數(shù)字后端的數(shù)據(jù)速率的情況對應(yīng)的第一操作 模式中，將與所述模擬前端的輸出關(guān)聯(lián)的數(shù)據(jù)存儲在緩存器中；以及在與所述模擬前端的數(shù)據(jù)速率基本上等于所述數(shù)字后端的數(shù)據(jù)速率的情況對應(yīng)的第 二操作模式中，將所述緩存器旁路。
17.如權(quán)利要求16所述的方法，還包括，在所述第一模式中 在所述緩存器滿了時開啟所述數(shù)字后端；以及在所述緩存器的內(nèi)容量在規(guī)定的所述緩存器并不滿的閾值之下時，關(guān)斷所述數(shù)字后端。
18.一種集成電路，其包括至少一個具有降低的功耗的處理器，所述至少一個處理器包括模擬前端，其操作來接收提供到所述至少一個DSP的模擬信號以及產(chǎn)生表示該模擬信 號的數(shù)字信號；數(shù)字后端，其操作來根據(jù)所述模擬前端所產(chǎn)生的數(shù)字信號產(chǎn)生數(shù)字輸出信號；以及 緩存器，其耦接在所述模擬前端和所述數(shù)字后端之間；其中，在第一操作模式中，所述數(shù)字后端以與所述模擬前端基本上相同的數(shù)據(jù)速率操 作，并且所述緩存器被旁路；而在第二操作模式中，所述數(shù)字后端以比所述模擬前端高的數(shù) 據(jù)速率操作，并且所述緩存器被用于存儲所述模擬前端的輸出。
19.如權(quán)利要求18所述的集成電路，其中所述至少一個處理器還包括控制器，所述控 制器耦接到所述緩存器，并操作來在所述緩存器滿了時使所述數(shù)字后端開啟，以及在所述 緩存器的內(nèi)容量在規(guī)定的所述緩存器并不滿的閾值之下時關(guān)斷所述數(shù)字后端。
20.如權(quán)利要求18所述的集成電路，其中所述至少一個處理器還包括開關(guān)電路，所述 開關(guān)電路耦接到所述數(shù)字后端，并且所述開關(guān)電路操作來根據(jù)第一控制信號有選擇地開啟 和關(guān)斷所述數(shù)字后端。
21.如權(quán)利要求18所述的集成電路，其中所述至少一個處理器是嵌入式處理器。
22.一種電子系統(tǒng)，包括至少一個集成電路，所述集成電路包括具有降低的功耗的至少一個處理器，所述至少 一個處理器包括3模擬前端，其操作來接收提供到該處理器的模擬信號以及產(chǎn)生表示該模擬信號的數(shù)字 信號；數(shù)字后端，其操作來根據(jù)所述模擬前端所產(chǎn)生的數(shù)字信號產(chǎn)生數(shù)字輸出信號；以及 緩存器，其耦接在所述模擬前端和所述數(shù)字后端之間；其中，在第一操作模式中，所述數(shù)字后端以與所述模擬前端基本上相同的數(shù)據(jù)速率操 作，并且所述緩存器被旁路，而在第二操作模式中，所述數(shù)字后端以比所述模擬前端高的數(shù) 據(jù)速率操作，并且所述緩存器被用于存儲所述模擬前端的輸出。
全文摘要
一種具有降低的功耗的處理器電路，其包括模擬前端，所述模擬前端操作來接收提供到所述處理器電路的模擬信號以及產(chǎn)生表示所述模擬信號的數(shù)字信號。所述處理器進(jìn)一步包括數(shù)字后端，其操作來根據(jù)所述模擬前端所產(chǎn)生的數(shù)字信號產(chǎn)生數(shù)字輸出信號。緩存器耦接在所述模擬前端和所述數(shù)字后端之間。在第一操作模式中，所述數(shù)字后端以與所述模擬前端基本上相同的數(shù)據(jù)速率操作，并且所述緩存器被旁路。在第二操作模式中，所述數(shù)字后端以比所述模擬前端高的數(shù)據(jù)速率操作，并且使用所述緩存器來存儲所述模擬前端的輸出。
文檔編號G06F3/06GK101978340SQ200880128137
公開日2011年2月16日 申請日期2008年3月27日 優(yōu)先權(quán)日2008年3月27日
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