專利名稱：采用高速電子開關(guān)陣列的板級(jí)電路可編程多fpga驗(yàn)證系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種大規(guī)模ASIC設(shè)計(jì)中需要采用的多FPGA原型驗(yàn)證和軟硬件協(xié)同仿 真加速系統(tǒng)設(shè)計(jì)，采用可擴(kuò)展的多FPGA方案，以及板級(jí)采用的高速電子開關(guān)陣列和配套控 制軟件使得系統(tǒng)在電路板級(jí)可編程、可擴(kuò)展，適合于600萬門到3000萬門的大規(guī)模ASIC芯 片的實(shí)時(shí)原型驗(yàn)證以及軟硬件協(xié)調(diào)加速仿真。通過此驗(yàn)證系統(tǒng)上實(shí)現(xiàn)的高速環(huán)形總線和配 套軟件，實(shí)現(xiàn)對(duì)系統(tǒng)做所有的控制、編程操作；并且通過此高速總線和PLI軟件仿真接口實(shí) 現(xiàn)ASIC芯片的軟硬件協(xié)同加速仿真器功能，其性能達(dá)到軟件仿真器速度的10 100倍。
背景技術(shù)：
基于軟件平臺(tái)、事件驅(qū)動(dòng)的仿真器，擁有多種優(yōu)點(diǎn)靈活、容易調(diào)試、成本相對(duì)低 廉，所以已經(jīng)成為芯片設(shè)計(jì)的必不可少的驗(yàn)證方法。但是在設(shè)計(jì)大規(guī)模的ASIC芯片或者是 越來越普遍的SoC芯片中，軟件仿真器的速度只能達(dá)到數(shù)赫茲到數(shù)十赫茲，這樣的仿真速 度完全無法被接受并且在實(shí)際應(yīng)用中非常困難，傳統(tǒng)的軟件仿真工具已不可能完全解決功 能驗(yàn)證的問題。在一些需要處理大量數(shù)據(jù)的應(yīng)用中，如網(wǎng)絡(luò)通訊處理器、圖形和圖像處理 器、嵌入式CPU設(shè)計(jì)等等，每個(gè)測試程序都將超過數(shù)百萬個(gè)時(shí)鐘周期甚至數(shù)億個(gè)時(shí)鐘周期， 采用軟件仿真的方法進(jìn)行驗(yàn)證，它的周期將達(dá)到幾天甚至幾個(gè)月，這是完全無法接受的。況 且，SoC系統(tǒng)不可缺少的軟硬件協(xié)同開發(fā)，如驅(qū)動(dòng)開發(fā)，操作系統(tǒng)移植等等，往往要求能夠在 接近實(shí)時(shí)的條件下進(jìn)行功能驗(yàn)證。所以可以用于硬件加速仿真器、和實(shí)時(shí)原型驗(yàn)證的驗(yàn)證平臺(tái)在大規(guī)模芯片設(shè)計(jì)中 的地位越顯重要。隨著FPGA芯片等效規(guī)模越來越大，價(jià)格也趨于合理的形勢(shì)下，基于FPGA 的平臺(tái)是一種有效的解決方法。FPGA驗(yàn)證已經(jīng)成為大規(guī)模芯片設(shè)計(jì)流程中重要的一個(gè)環(huán)節(jié)，一方面作為硬件驗(yàn)證 工具，可以將所設(shè)計(jì)的RTL級(jí)代碼綜合實(shí)現(xiàn)后寫入FPGA芯片進(jìn)行調(diào)試檢錯(cuò)；另一方面可以 進(jìn)行軟件部分的并行開發(fā)，在驗(yàn)證板上檢測驅(qū)動(dòng)程序、啟動(dòng)操作系統(tǒng)。FPGA驗(yàn)證的流程主 要分為設(shè)計(jì)基本層仿真(IP仿真等)、綜合、實(shí)現(xiàn)、配置下載、下載后板級(jí)調(diào)試檢錯(cuò)這幾個(gè)步 驟。總的來說，F(xiàn)PGA驗(yàn)證是整個(gè)芯片設(shè)計(jì)中一個(gè)重要而且有效的驗(yàn)證步驟，用來改進(jìn)HDL級(jí) 設(shè)計(jì)代碼，驗(yàn)證功能的正確和完整性，提高芯片的流片成功率。當(dāng)前，普遍已經(jīng)達(dá)成的共識(shí)就是一款大規(guī)模芯片從設(shè)計(jì)到能夠大規(guī)模生產(chǎn)的生 命周期越來越短，串行的沿著設(shè)計(jì)、測試程序開發(fā)、芯片原型驗(yàn)證的方法已經(jīng)不再適用。取 而代之的是將工程設(shè)計(jì)驗(yàn)證測試流程、與生產(chǎn)測試流程并行處理。其核心思想是建立芯片 的功能等效原型機(jī)，在測試人員進(jìn)行芯片除錯(cuò)的同時(shí)，讓軟件人員盡早進(jìn)入到系統(tǒng)應(yīng)用開 發(fā)中。這樣可以確保芯片功能、性能、應(yīng)用上到達(dá)市場需求，而且配套軟件在芯片從晶圓廠 一出廠就已經(jīng)準(zhǔn)備好，在降低多次流片風(fēng)險(xiǎn)的同時(shí)，顯著提高芯片進(jìn)入市場的速度。隨著ASIC規(guī)模按照摩爾定律越來越龐大，選擇一款配置靈活、規(guī)?？蓴U(kuò)展、可持 續(xù)使用的FPGA驗(yàn)證平臺(tái)對(duì)于系統(tǒng)級(jí)芯片驗(yàn)證，就顯得極為重要了。

發(fā)明內(nèi)容
本發(fā)明的目的是針對(duì)規(guī)模日趨龐大ASIC設(shè)計(jì)所面臨的一系列驗(yàn)證難題提出的解 決方法，提供了一種基于高速電子開關(guān)陣列構(gòu)成的三維連接、且板級(jí)電路可編程的多FPGA 驗(yàn)證系統(tǒng)，系統(tǒng)除了硬件平臺(tái)外還包括了配套的軟件工具。本系統(tǒng)具有高速、規(guī)?？蓴U(kuò)展、 電路可重構(gòu)造等多種優(yōu)點(diǎn)，在用于常規(guī)的50Mhz IOOMhz的實(shí)時(shí)原型驗(yàn)證外，還可用于軟 硬件協(xié)同加速仿真，速度可達(dá)到軟件仿真器10 100倍，相當(dāng)于50Khz到IMhz的實(shí)時(shí)性能。采用三維高速電子開關(guān)陣列的板級(jí)電路可編程多FPGA驗(yàn)證系統(tǒng)，硬件平臺(tái)包括系統(tǒng)主控制板，該主控制板用于控制FPGA擴(kuò)展板上多個(gè)FPGA的芯片編程、時(shí)鐘提 供、高速電子開關(guān)編程、以及提供用戶在系統(tǒng)控制界面；FPGA擴(kuò)展板，該擴(kuò)展板板載兩片或者多片用于驗(yàn)證目的的大規(guī)模FPGA，根據(jù)目標(biāo) 市場的不同可以采用不同廠商的FPGA芯片，所有的FPGA芯片管腿通過三維高速電子開關(guān) 單元做如下三種連接FPGA間，F(xiàn)PGA到上下層的擴(kuò)展插座間，F(xiàn)PGA到外設(shè)插座間；板上帶有 去延時(shí)時(shí)鐘電路(DLL)，保證各個(gè)FPGA間的時(shí)鐘相位一致；板上所有的高速電子開關(guān)控制 信號(hào)由單獨(dú)的小容量FPGA芯片進(jìn)行靜態(tài)控制。采用三維高速電子開關(guān)陣列的板級(jí)電路可編程FPGA驗(yàn)證系統(tǒng)，軟件工具包括I.系統(tǒng)自檢工具，用來檢查系統(tǒng)平臺(tái)上所有的開關(guān)以及連接工作是否正常；II.系統(tǒng)外設(shè)子板圖形化編輯工具，用來描述擴(kuò)展外設(shè)板的管腿定義；III.系統(tǒng)開關(guān)陣列用戶編程界面和自動(dòng)計(jì)算工具軟件，在圖形界面下通過讀入擴(kuò) 展外設(shè)板管腿定義文件，和ASIC設(shè)計(jì)的FPGA頂層連接HDL文件，再通過用戶設(shè)置外設(shè)位 置、連接外設(shè)管腿到HDL描述文件，自動(dòng)計(jì)算開關(guān)通道控制表和FPGA的管腿約束文件；IV.用于軟硬件協(xié)同仿真加速的仿真軟件PLI接口軟件庫，以及圖形界面下對(duì) ASIC設(shè)計(jì)的FPGA頂層HDL文件增加轉(zhuǎn)換邏輯接口的工具。下面通過附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。


圖1為本發(fā)明采用的三維開關(guān)陣列單元示意和等價(jià)電路圖。圖2為本發(fā)明采用上述三維開關(guān)陣列單元實(shí)現(xiàn)的擴(kuò)展板上多個(gè)FPGA連接電路示 意圖。圖3為本發(fā)明通過疊加FPGA擴(kuò)展板后實(shí)現(xiàn)的電路連接示意圖。圖4為本發(fā)明同層FPGA擴(kuò)展板上各個(gè)芯片間的可實(shí)現(xiàn)連接。圖5為本發(fā)明的疊加系統(tǒng)中上下層FPGA間可實(shí)現(xiàn)的網(wǎng)狀連接。圖6為本發(fā)明中處于主控制板上的第一層次時(shí)鐘產(chǎn)生和選擇電路。圖7為本發(fā)明中處于FPGA擴(kuò)展板上的第二層時(shí)鐘去延時(shí)電路。圖8為本發(fā)明最終實(shí)現(xiàn)的適合多FPGA系統(tǒng)的時(shí)鐘數(shù)結(jié)構(gòu)。圖9為本發(fā)明最終實(shí)現(xiàn)的信號(hào)反饋廣播開關(guān)陣列示意，用于軟硬件協(xié)同加速仿真 的非均勻時(shí)鐘信號(hào)到各個(gè)FPGA相位的一致。
具體實(shí)施例方式本發(fā)明在板級(jí)采用高速開關(guān)陣列實(shí)現(xiàn)FPGA芯片間的三維連接結(jié)構(gòu)，使整個(gè)系統(tǒng) 有別于其他公司的設(shè)計(jì)，并且在擴(kuò)展性、重用性、易用性、驗(yàn)證規(guī)模上遠(yuǎn)遠(yuǎn)超過同類產(chǎn)品。具體在實(shí)施中，本發(fā)明采用模塊化設(shè)計(jì)，硬件平臺(tái)采用主控制系統(tǒng)板和FPGA擴(kuò)展 板分離的方案，核心的開關(guān)陣列處于FPGA擴(kuò)展板上。首先是系統(tǒng)采用的核心技術(shù)“三維”開關(guān)陣列單元。如圖1所示的三角立方體和 等價(jià)開關(guān)電路圖中，其四個(gè)頂點(diǎn)兩兩間都可以存在連接。這樣的結(jié)構(gòu)有多個(gè)優(yōu)點(diǎn) I.存在多種連接方式。包含頂點(diǎn)間全隔離，兩個(gè)頂點(diǎn)間互連，三個(gè)頂點(diǎn)互連，四 個(gè)頂點(diǎn)互連；II.從一個(gè)頂點(diǎn)到達(dá)另外一個(gè)頂點(diǎn)有多種靈活的路徑，比如從頂點(diǎn)A到B，可以有 AB, AC-CB，AC-CD-DB，AD-DB, AD-DC-CB ；III.當(dāng)兩個(gè)頂點(diǎn)間的最短路徑被占用是，另外兩個(gè)頂點(diǎn)間就自然可以實(shí)現(xiàn)另外一 條獨(dú)立的最短路徑，兩個(gè)路徑不會(huì)產(chǎn)生干涉。比如，頂點(diǎn)A和B的連接AB被使用，這個(gè)時(shí)候 C和D間的連接CD就可以被獨(dú)立使用，這樣可以最大的利用板上的連線資源。上面的A，B, C，D表示的是如何在4個(gè)點(diǎn)間實(shí)現(xiàn)連接，它們之間的連線表示一個(gè)等 價(jià)開關(guān)，這樣的結(jié)構(gòu)采用6個(gè)開關(guān)，這是達(dá)到所有可能連接的最低成本。由這6個(gè)開關(guān)搭建 的三角立方體是構(gòu)成整個(gè)硬件平臺(tái)的核心設(shè)計(jì)思想和關(guān)鍵。系統(tǒng)的主控制板采用類似PC機(jī)的主板結(jié)構(gòu)，上面采用Samsung的ARM926核心的 2440芯片作為中央處理器，帶有IXD輸出和觸摸屏輸入控制，千兆以太網(wǎng)接口，USB2. 0高速 傳輸接口，以及SD卡存儲(chǔ)接口。在控制板根據(jù)最后實(shí)現(xiàn)的疊加層數(shù)，有多個(gè)和FPGA擴(kuò)展板 連接的標(biāo)準(zhǔn)接口，每個(gè)標(biāo)準(zhǔn)接口中主要包含的信號(hào)線有I. 9路全局可編程同步時(shí)鐘和9路反饋時(shí)鐘，一路全局復(fù)位信號(hào)；II.具有獨(dú)立知識(shí)產(chǎn)權(quán)，基于網(wǎng)絡(luò)包的QuickChip-RINGBUS總線接口。RINGBUS 總線控制器由控制板上一塊小容量FPGA實(shí)現(xiàn)。對(duì)于系統(tǒng)中所有高速開關(guān)的控制，通過 RINGBUS實(shí)現(xiàn)編程；III. FPGA編程和回讀接口。主控制系統(tǒng)采用Linux作為操作系統(tǒng)，帶有IXD顯示器、觸摸屏輸入和SD存儲(chǔ)卡， 通過將工程文件下載到SD卡后可以讓平臺(tái)脫離PC機(jī)獨(dú)立運(yùn)行。所有FPGA下載，高速開關(guān) 控制，時(shí)鐘頻率選擇，復(fù)位等等，都可以通過運(yùn)行在ARM Linux上的應(yīng)用程序?qū)崿F(xiàn)控制。每個(gè)FPGA擴(kuò)展板可以組成一個(gè)最小的驗(yàn)證系統(tǒng)，單系統(tǒng)方案適合于規(guī)模小于600 萬門的IP和ASIC驗(yàn)證。FPGA擴(kuò)展板根據(jù)根據(jù)不同的需求可以采用不同公司或者同一家公司的不同F(xiàn)PGA 芯片，但都基于三維高速開關(guān)陣列原理，采用的FPGA芯片本身并不是設(shè)計(jì)的核心關(guān)鍵點(diǎn)。 在當(dāng)前系統(tǒng)中采用了 3片Xilinx Virtex5 LX330芯片，每塊芯片可以驗(yàn)證相當(dāng)于200萬門 的ASIC邏輯。它們從左到右依次等分的排列在PCB上，分別以Ul，U2和U3指示。如圖2 所示，每塊芯片周圍由一圈高速開關(guān)芯片和SAMTEC座子包圍，同時(shí)每個(gè)FPGA配置了兩個(gè)的 SODIMM外設(shè)插座。在每塊V5LX330下方有另外一片小規(guī)模FPGA芯片，在當(dāng)前系統(tǒng)中采用 V5 LX30芯片，通過RINGBUS對(duì)此芯片進(jìn)行編程，實(shí)現(xiàn)控制高速開關(guān)芯片的通斷。通過配套 的自動(dòng)化軟件計(jì)算和控制開關(guān)陣列的通斷，可以實(shí)現(xiàn)FPGA芯片Ul，U2和U3之間，F(xiàn)PGA和外設(shè)子板間，F(xiàn)PGA和上下層SAMTEC插座間的連接，以實(shí)現(xiàn)系統(tǒng)的板級(jí)連接重構(gòu)。采用開關(guān) 陣列實(shí)現(xiàn)的三維連接方式，使得各個(gè)SAMTEC插座和SODI匪插座，都可以和各個(gè)FPGA都實(shí) 現(xiàn)連接，換言之所有的板上連線資源對(duì)所有的FPGA都可以使用——實(shí)現(xiàn)網(wǎng)絡(luò)狀靈活的系統(tǒng) 連接。
在FPGA擴(kuò)展板下方正反面各有3個(gè)200腿的SODIMM插座，也就是每個(gè)FPGA擴(kuò)展 板最多可以連接6個(gè)SODMM接口的外設(shè)。采用SODMM接口可以非常方便外設(shè)板的插拔， 并且插座帶鎖定功能，確保系統(tǒng)連接的穩(wěn)定性。在下面的層疊系統(tǒng)中，由于層和層之間的空 間有限，采用SODIMM接口使得在添加或更換外設(shè)板時(shí)，不需要將系統(tǒng)拆開，進(jìn)一步保障系 統(tǒng)的穩(wěn)定性，改進(jìn)了同類產(chǎn)品中每次都要拆卸系統(tǒng)，引起一系列穩(wěn)定性問題。FPGA擴(kuò)展板上留有專門的接口用于連接系統(tǒng)主控制板，通過此接口實(shí)現(xiàn)I. 9路全局可編程同步時(shí)鐘和9路反饋時(shí)鐘，一路全局復(fù)位信號(hào)；II.基于網(wǎng)絡(luò)包的QuickChip-RINGBUS總線接口。RINGBUS總線控制器由控制板 上一塊小容量FPGA實(shí)現(xiàn)。對(duì)于系統(tǒng)中所有高速開關(guān)的控制，通過RINGBUS實(shí)現(xiàn)編程；III. FPGA編程和回讀接口。在需要更大規(guī)模的ASIC驗(yàn)證中，將FPGA擴(kuò)展板通過電路板的兩面相同位置放置 的SAMTEC插座實(shí)現(xiàn)物理連接。在上面的FPGA擴(kuò)展板的描述中已經(jīng)說到，所有的SAMTEC插 座都通過高速電子開關(guān)芯片進(jìn)行連接控制，圖5指示的是三層疊加系統(tǒng)中任意FPGA間的可 能連接方式。由于電路板上走線資源豐富，F(xiàn)PGA擴(kuò)展板根據(jù)板上FPGA芯片數(shù)目不同可以采用 12 16的層PCB工藝設(shè)計(jì)，以實(shí)現(xiàn)系統(tǒng)的穩(wěn)定性和可實(shí)現(xiàn)性。系統(tǒng)的時(shí)鐘電路設(shè)計(jì)多FPGA驗(yàn)證系統(tǒng)的時(shí)鐘品質(zhì)對(duì)于整個(gè)系統(tǒng)的成敗是關(guān)鍵性的。在ASIC設(shè)計(jì)中， 同一個(gè)時(shí)鐘可以通過ASIC工具保證在芯片內(nèi)部到各個(gè)邏輯的相位一致。在FPGA設(shè)計(jì)中， 時(shí)鐘相位在同一個(gè)FPGA內(nèi)部也可以由工具保證，但是在各個(gè)FPGA間，需要在PCB上做專門 的電路，以實(shí)現(xiàn)芯片間的相位一致。在我們的方案中時(shí)鐘分為兩部分，一部分是位于主控制系統(tǒng)板上的時(shí)鐘生成和選 擇電路，另外一部分是在各個(gè)單系統(tǒng)板上的去延時(shí)電路。圖6是ARM主控制板上的時(shí)鐘原理框圖。在ARM的控制下有3x3共9路可編程的 時(shí)鐘鎖相環(huán)電路(PLL)，產(chǎn)生的9路時(shí)鐘連接到一塊小容量FPGA，同時(shí)每個(gè)單系統(tǒng)板通過插 座反饋回來3路時(shí)鐘(在此處是3x3共9路)，通過FPGA內(nèi)部的時(shí)鐘選擇電路，產(chǎn)生新的9 路時(shí)鐘送往單系統(tǒng)板。在此主控制板上，送往3個(gè)插座的同一路時(shí)鐘在電路板上經(jīng)過同樣 的阻抗和線長處理，確保同一路時(shí)鐘到達(dá)各個(gè)單系統(tǒng)板的延時(shí)基本一致，以使板子和板子 間的時(shí)鐘相位調(diào)節(jié)簡單。主控制板根據(jù)疊加規(guī)模的不同，分為單插槽，雙插槽，三路插槽，四路插槽和最大 的五路插槽。在設(shè)計(jì)中，結(jié)構(gòu)一致。在各個(gè)單系統(tǒng)板子上，每一路時(shí)鐘經(jīng)過專門的時(shí)鐘去延時(shí)芯片，框圖如圖7所示。 時(shí)鐘去延時(shí)芯片(DeSkew)采用Cypress公司的CY2305C芯片，通過調(diào)節(jié)負(fù)載電容，可以實(shí) 現(xiàn)輸出時(shí)鐘和輸入時(shí)鐘間的相位控制。CY2305C帶有多個(gè)同相位時(shí)鐘輸出，在我們的應(yīng)用 中，將三個(gè)輸出在PCB上經(jīng)過等長、等阻抗，連接到三個(gè)LX330FPGA芯片的相同時(shí)鐘輸入腿，確保在同一層上，對(duì)于同一個(gè)時(shí)鐘，3個(gè)FPGA間的時(shí)鐘相位高度一致。在層疊系統(tǒng)中，通過將一塊單系統(tǒng)板作為參考目標(biāo)，用高精度示波器同時(shí)監(jiān)測參 考板和待調(diào)節(jié)板上的時(shí)鐘，通過調(diào)節(jié)待調(diào)節(jié)板上的的電容，可以將它們的相位誤差控制在 0. 5ns以內(nèi)。上述采用的雙層次時(shí)鐘拓?fù)浣Y(jié)構(gòu)如圖8所示，其設(shè)計(jì)思想和ASIC芯片內(nèi)部通常采 用的時(shí)鐘樹原理一致，此次我們將此技術(shù)應(yīng)用在電路板設(shè)計(jì)中。圖9指示的是本發(fā)明最終實(shí)現(xiàn)的信號(hào)反饋廣播開關(guān)陣列示意，用于軟硬件協(xié)同加 速仿真的非均勻時(shí)鐘信號(hào)到各個(gè)FPGA相位的一致，也可以用于實(shí)際時(shí)鐘的反饋廣播。在軟 硬件協(xié)同仿真中，待驗(yàn)證設(shè)計(jì)的時(shí)鐘和其他激勵(lì)信號(hào)一樣由工作站通過通訊數(shù)據(jù)流傳遞， 所以實(shí)際的時(shí)鐘是不均勻的。當(dāng)進(jìn)行設(shè)計(jì)的FPGA劃分后，時(shí)鐘信號(hào)如果直接由一塊FPGA 送外其他FPGA，在經(jīng)過FPGA的IO延時(shí)和PCB延時(shí)后，在各個(gè)FPGA內(nèi)部這路時(shí)鐘的相位不 一致，甚至可以到達(dá)5 IOns的誤差，在設(shè)計(jì)中產(chǎn)生寄存器的建立和保持時(shí)間的錯(cuò)誤，并產(chǎn) 生實(shí)際的邏輯的非等效錯(cuò)誤。通過將這路時(shí)鐘反饋到外面的等延時(shí)開關(guān)電路，再回接到各 個(gè)FPGA，確保時(shí)鐘相位在FPGA間保持一致。在本系統(tǒng)中出于應(yīng)用和成本考慮，這樣的信號(hào) 線總共實(shí)現(xiàn)為16路，可分為8組。最后所應(yīng)說明的是，以上實(shí)施例僅用以說明本發(fā)明的技術(shù)方案而非限制，盡管參 照較佳實(shí)施例對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解，可以對(duì)本發(fā)明 的技術(shù)方案進(jìn)行修改或者等同替換，而不脫離本發(fā)明技術(shù)方案的精神和范圍。
權(quán)利要求
采用高速電子開關(guān)陣列構(gòu)成三維連接、板級(jí)電路可編程多FPGA驗(yàn)證系統(tǒng)，其中硬件包括采用高速電子開關(guān)實(shí)現(xiàn)三維高速電子開關(guān)陣列的最小電路單元，并且基于此三維單元實(shí)現(xiàn)包括多個(gè)FPGA芯片間管腿的可編程互連，F(xiàn)PGA芯片管腿到層疊擴(kuò)展插座的可編程互連，F(xiàn)PGA芯片管腿到外設(shè)擴(kuò)展插座的可編程連接，層疊擴(kuò)展系統(tǒng)中上下層間FPGA芯片的可編程連接。采用高速電子開關(guān)實(shí)現(xiàn)FPGA間的交叉反饋電路，用于芯片間需要高精度同相位的信號(hào)。采用控制板和FPGA驗(yàn)證板分離的方案，在控制板上布置第一級(jí)可編程時(shí)鐘電路，在FPGA驗(yàn)證板上布置第二級(jí)去延時(shí)電路，實(shí)現(xiàn)各個(gè)FPGA板間、各個(gè)FPGA芯片間的時(shí)鐘相位同步和可編程控制。采用節(jié)點(diǎn)帶編號(hào)的環(huán)狀總線實(shí)現(xiàn)FPGA驗(yàn)證系統(tǒng)和主機(jī)工作站間的快速通訊。通過總線上保留的節(jié)點(diǎn)號(hào)控制所有FPGA芯片的編程，所有電子開關(guān)的控制編程；提供用戶節(jié)點(diǎn)號(hào)實(shí)現(xiàn)用戶設(shè)計(jì)和主機(jī)端軟件的交換。軟件包括系統(tǒng)自檢工具軟件；外設(shè)子板管腿定義圖形界面編輯軟件；系統(tǒng)開關(guān)陣列用戶編程界面和自動(dòng)計(jì)算工具軟件；基于上述環(huán)狀總線實(shí)現(xiàn)軟硬件協(xié)同仿真加速的仿真軟件PLI接口和自動(dòng)添加轉(zhuǎn)換接口邏輯的圖形化編輯軟件。
2.如權(quán)利要求1所述的采用高速電子開關(guān)陣列構(gòu)成三維連接，實(shí)現(xiàn)板級(jí)電路連接可編 程多FPGA驗(yàn)證系統(tǒng)，其特征在于，F(xiàn)PGA驗(yàn)證平臺(tái)在電路板級(jí)實(shí)現(xiàn)任意FPGA芯片間、FPGA芯 片和外設(shè)子板間的可編程連接。
3.如權(quán)利要求1或2所述的采用高速電子開關(guān)陣列構(gòu)成的三維連接、板級(jí)電路可編程 多FPGA驗(yàn)證系統(tǒng)，其特征在于，可編程的連接方式使得系統(tǒng)具有強(qiáng)大的可擴(kuò)展性，通過疊 加FPGA板和控制上下層間的開關(guān)連接，重新構(gòu)造新的平臺(tái)，適合于從IP開發(fā)到各個(gè)規(guī)模的 ASIC系統(tǒng)級(jí)原型驗(yàn)證。
4.如權(quán)利要求1所述的采用三維高速電子開關(guān)陣列的板級(jí)電路可編程多FPGA驗(yàn)證系 統(tǒng)，其特征在于配套的自檢軟件可以檢查系統(tǒng)中所有開關(guān)的控制和連接是否正確；配套的 外設(shè)擴(kuò)展子板管腿定義圖形界面編輯軟件，使得用戶可以用統(tǒng)一的格式來描述各個(gè)外設(shè)擴(kuò) 展板的管腿分布；系統(tǒng)開關(guān)陣列用戶編程界面和自動(dòng)計(jì)算工具軟件，讓用戶對(duì)平臺(tái)的配置 在直觀的圖形界面下進(jìn)行，自動(dòng)生成各個(gè)FPGA的管腿約束文件，省卻用戶繁瑣和容易出錯(cuò) 的人工編輯工作。
5.如權(quán)利要求1所述的采用三維高速電子開關(guān)陣列的板級(jí)電路可編程多FPGA驗(yàn)證系 統(tǒng)，其特征在于基于環(huán)狀總線實(shí)現(xiàn)軟硬件協(xié)同仿真加速的仿真軟件PLI接口，和用來添加 轉(zhuǎn)換接口邏輯的圖形化用戶程序，使得平臺(tái)可用于大規(guī)模ASIC設(shè)計(jì)的軟硬件協(xié)同加速仿直o
6.如權(quán)利要求1所述的高速電子開關(guān)實(shí)現(xiàn)FPGA間的交叉反饋電路結(jié)構(gòu)，其特征在于 從系統(tǒng)中某個(gè)FPGA芯片反饋的信號(hào)經(jīng)過電路板上的開關(guān)陣列后廣播到包括源FPGA的各個(gè) FPGA芯片，到達(dá)各個(gè)芯片管腿的延時(shí)一致，可用于軟硬件協(xié)同加速仿真中的非均勻時(shí)鐘信 號(hào)的傳遞。
全文摘要
采用高速電子開關(guān)陣列的板級(jí)電路可編程多FPGA驗(yàn)證系統(tǒng)，硬件包括采用三維高速電子開關(guān)陣列實(shí)現(xiàn)同一電路板上多個(gè)FPGA芯片間的可編程連接，實(shí)現(xiàn)各個(gè)FPGA到層疊擴(kuò)展插座的可編程連接達(dá)到系統(tǒng)的層疊擴(kuò)展，實(shí)現(xiàn)各個(gè)FPGA到外設(shè)擴(kuò)展插座的可編程連接，層疊擴(kuò)展系統(tǒng)中上下層間FPGA芯片的可編程連接；采用多級(jí)時(shí)鐘級(jí)聯(lián)方法實(shí)現(xiàn)各個(gè)FPGA間時(shí)鐘信號(hào)的同步；采用環(huán)狀總線實(shí)現(xiàn)多FPGA和主機(jī)的快速通訊。軟件包括系統(tǒng)自檢軟件工具的實(shí)現(xiàn)方法；系統(tǒng)開關(guān)陣列用戶編程界面和自動(dòng)計(jì)算軟件工具的實(shí)現(xiàn)方法；基于環(huán)狀總線實(shí)現(xiàn)軟硬件協(xié)同仿真加速的方法。本發(fā)明可用于600萬到3000萬門規(guī)模的ASIC芯片的實(shí)時(shí)原型驗(yàn)證和硬件加速仿真。
文檔編號(hào)G06F17/50GK101872367SQ20091004968
公開日2010年10月27日 申請(qǐng)日期2009年4月21日 優(yōu)先權(quán)日2009年4月21日
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