專利名稱：一種提高高清圖像實(shí)時(shí)采集系統(tǒng)dsp外部存儲(chǔ)器接口速度的結(jié)構(gòu)和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種利用兩塊SDRAM進(jìn)行乒乓操作作為圖像數(shù)據(jù)緩沖來提高DSP的EMIF 口數(shù)據(jù)采集速度，以滿足高清圖像實(shí)時(shí)采集要求的一種解決方案。屬于電子信息領(lǐng)域。
背景技術(shù)：
隨著智能監(jiān)控技術(shù)的發(fā)展，對(duì)于監(jiān)控視頻圖像的分辨率提出了較高的要求。目前基于匿642的嵌入式圖像采集系統(tǒng)方案基本上采用將標(biāo)準(zhǔn)的視頻數(shù)據(jù)流通過視頻接口 VP口輸入核心處理器匿642中的方式。為了突破傳統(tǒng)視頻采集分辨率的限制，為視頻分析提供足夠的數(shù)據(jù)量，利用DSP的外部存儲(chǔ)器接口 (EMIF)來進(jìn)行數(shù)據(jù)采集及與外部數(shù)據(jù)的交換。TMS320C6000DSP的EMIF具有很強(qiáng)的接口能力，具有很高的數(shù)據(jù)吞吐率，支持各種外部器件的無縫連接，包括SRAM、SDRAM、ROM、FIFO和外部共享器件等等。外部存儲(chǔ)空間劃分為四個(gè)獨(dú)立的存儲(chǔ)空間，由4個(gè)外部CE線及對(duì)應(yīng)的CE空間控制寄存器控制。
但是使用DSP的EMIF接口進(jìn)行數(shù)據(jù)存儲(chǔ)時(shí)速度受限，包括用DMA的方式速度沒有本質(zhì)性的提高。用示波器測(cè)量EMIF讀/寫信號(hào)的平均頻率為5. 3MHz 。傳送640個(gè)8位數(shù)據(jù)需耗時(shí)65微秒。因?yàn)樽x寫數(shù)據(jù)操作必須伴有兩個(gè)周期的地址和控制信息，EMIF會(huì)在讀和寫命令之間插入多個(gè)周期，以確保數(shù)據(jù)總線(ED[31:0])上沒有沖突存在。EMIF通過這種機(jī)制使這種總線沖突發(fā)生的可能降至最小，由此導(dǎo)致了 EMIF數(shù)據(jù)交換速率的降低。
由于實(shí)時(shí)高清晰圖像傳輸?shù)囊?，要求EMIF接口速度匹配CCD數(shù)據(jù)傳輸速度。而圖像數(shù)據(jù)傳輸有數(shù)據(jù)量大，連續(xù)性的特點(diǎn)，正好利用SDRAM連續(xù)存放數(shù)據(jù)時(shí)可以不用對(duì)應(yīng)每個(gè)數(shù)據(jù)給出具體的地址信息的特點(diǎn)。減少了 DSP為了避免總線沖突而插入等待周期的時(shí)間，大大提高了EMIF總線的利用效率。使得數(shù)據(jù)采集的速度滿足高清晰(1360X1068)圖像采集的速度。所以本設(shè)計(jì)采用兩塊SDRAM作為數(shù)據(jù)輸入緩存乒乓操作，并通過EDMA方式以提高數(shù)據(jù)傳輸效率。

發(fā)明內(nèi)容
本發(fā)明的目的在于針對(duì)已有技術(shù)存在的缺陷，提供一種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)和方法，使得DSP采集外部CCD的速度是原先的利用雙口 RAM或者FIFO采集數(shù)據(jù)的速度的3 4倍。 由于該方法數(shù)據(jù)以幀為單位讀取，充分利用了 SDRAM在連續(xù)數(shù)據(jù)操作中速度快的特點(diǎn)，并消除了數(shù)據(jù)行場(chǎng)消隱的等待時(shí)間，解決了輸入輸出速度差問題，完成了圖像的數(shù)據(jù)的無縫緩沖。 為實(shí)現(xiàn)上述目的，本發(fā)明采用下述技術(shù)方案 —種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)，包括一個(gè)系統(tǒng)核心處理器DM642 、 一個(gè)FPGA、 一個(gè)CCD采集模塊和三個(gè)SDRAM——一個(gè)主存儲(chǔ)器件SDRAM1 、和兩個(gè)輔助存儲(chǔ)器件SDRAM2、 SDRAM3，其特征在于所述DM642外部存儲(chǔ)器接口的SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]和BE[3:0]信號(hào)引腳分別連接SDRAM1的WE、CKE、 CAS、 RAS、 A、 D和DQM引腳，CEO引腳連接SDRAM1的/CS引腳，同時(shí)SDWE、 Eclkout2、SDCAS、 SDRAS、 EA[17:3] 、 ED [31:0] 、 BE [3:0]及CE2信號(hào)輸入FPGA ;并將FPGA輸控制存儲(chǔ)器信號(hào)引腳分別連接SDRAM2的A、DQM、D、WE、CKE、CAS、RAS、禾P /CS以及SDRAM3的A、DQM、D、WE、CKE、CAS、RAS、和/CS ;FPGA輸出中斷信號(hào)引腳連接DM642的外部中斷信號(hào)引腳INT4 ;CCD采集模塊的行、場(chǎng)、點(diǎn)同步信號(hào)H、V、P及CCD數(shù)據(jù)引腳CCD_Data[7:0]連接到FPGA。
上述FPGA內(nèi)部包括數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch， SDRAM寫控制信號(hào)產(chǎn)生單元SDCtrl—FPGA，數(shù)據(jù)流單元DataProcess ;輸入輸出選通控制單元判斷圖像數(shù)據(jù)是奇數(shù)場(chǎng)或是偶數(shù)場(chǎng)來產(chǎn)生相應(yīng)的選通控制信號(hào)，SDRAM寫控制信號(hào)產(chǎn)生單元根據(jù)CCD圖像數(shù)據(jù)的同步信號(hào)產(chǎn)生SDRAM的寫入控制信號(hào)，數(shù)據(jù)流單元數(shù)據(jù)總線上數(shù)據(jù)的流向及輸入輸出狀態(tài)。 上述FPGA的內(nèi)部結(jié)構(gòu)中，數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch的讀SDRAM控制信號(hào)Emif_SDWE、 Emif_SDCKE、 Emif_SDCAS和Emif_SDRAS分別連接DM642外部存儲(chǔ)器接口的SDRAM控制信號(hào)引腳SDWE、SDCKE、SDCAS和SDRAS ;SDCtrlSwitch單元的Emif_SDCE信號(hào)引腳連接DM642的CE2空間選通信號(hào)引腳CE2 ;SDCtrlSwitch單元的SDRAM2_SDCS、SDRAM2_SDW、 SDRAM2_SDCKE、 SDRAM2_SDCAS和SDRAM2_SDRAS引腳連接SDRAM2的引腳/CS、WE、 CKE和CAS ;SDCtrlSwitch單元的SDRAM3_SDCS、 SDRAM3_SDWE、 SDRAM3_SDCKE、 SDRAM3_SDCAS和SDRAM3_SDRAS引腳連接SDRAM3的引腳CS、 WE、 CKE和CAS ;SDCtrlSwitch單元的字節(jié)選通信號(hào)引腳EMIF—BE[3:0]連接DM642外部存儲(chǔ)器接口的BE[3:0]引腳，SDRAM2—BE [3:0]引腳連接SDRAM2的DQM引腳，SDRAM3_BE [3:0]信號(hào)引腳連接SDRAM3的DQM引腳。
FPGA中的SDRAM寫控制信號(hào)產(chǎn)生單元SDCtrl_FPGA的行同步信號(hào)H—ccd，場(chǎng)同步信號(hào)V_ccd，點(diǎn)時(shí)鐘Pclk_Ccd信號(hào)引腳分別連接CCD采集模塊的行H、場(chǎng)V、點(diǎn)P信號(hào)。
FPGA中的數(shù)據(jù)流單元DataProcess的CCD_data[7. . 0]信號(hào)引腳連接CCD采集模塊的AD輸出數(shù)據(jù)引腳CCD_Data[7. . 0] ;DataProcess單元的Emif_ED信號(hào)引腳連接DM642的ED[31:0]信號(hào)引腳，DataProcess單元的SDRAM2_ED[31:0]信號(hào)引腳連接SDRAM2的D[31:0] ;SDRAM3_ED[31:0]信號(hào)連引腳連接SDRAM3的D[31:0]引腳。
—種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口數(shù)據(jù)速度的方法，采用上述結(jié)構(gòu)進(jìn)行操作，其特征在于用FPGA控制CCD圖像數(shù)據(jù)直接寫入作為數(shù)據(jù)緩存的SDRAM，并在FPGA的控制下以場(chǎng)同步信號(hào)作為切換，將兩塊乒乓操作的SDRAM輪流接入DSP的CE2空間的方法。具體操作步驟為在系統(tǒng)初始化階段將DSP的CE0，CE2空間設(shè)為32位的同步存儲(chǔ)空間，并配置增強(qiáng)的直接存儲(chǔ)器訪問EDMA通道，并將外部中斷信號(hào)int4作為EDMA通道傳輸?shù)挠|發(fā)源，為奇偶場(chǎng)圖像數(shù)據(jù)開辟存儲(chǔ)空間。然后系統(tǒng)等待圖像數(shù)據(jù)輸入FPGA，并判斷數(shù)據(jù)是奇數(shù)場(chǎng)數(shù)據(jù)或是偶數(shù)場(chǎng)數(shù)據(jù)，若為奇數(shù)場(chǎng)數(shù)據(jù)則將圖像數(shù)據(jù)存入SDRAM2，將SDRAM3接入DM642的EMIF總線。若為偶數(shù)場(chǎng)數(shù)據(jù)則將數(shù)據(jù)存入SDRAM3，將SDRAM2接入匿642的EMIF總線。最后以場(chǎng)同步信號(hào)作為一場(chǎng)圖像接收完成的標(biāo)志，由FPGA產(chǎn)生圖像接受完成的中斷信號(hào)通知DSP通過EDMA通道將數(shù)據(jù)從連接在EMIF總線上的SDRAM搬移到SDRAM1中。
FPGA在奇數(shù)幀要完成的操作步驟為
a)將CE2連接SDRAM2片選信號(hào)SDCS，b)EMIF的SDRAM控制信號(hào)直通到SDRAM2的控制信號(hào)，包括SDRAS、 SDCAS、 SDCKE、SDWE， c)EMIF地址線EA[17. . 3]連接SDRAM2的地址線A， d)字節(jié)使能信號(hào)BE [3. . 0]連接SDRAM2的字節(jié)選通信號(hào)DQM， e)數(shù)據(jù)總線ED [31. 0]連接SDRAM2數(shù)據(jù)線D， f)根據(jù)CCD數(shù)據(jù)時(shí)序，即行場(chǎng)點(diǎn)同步信號(hào)由FPGA產(chǎn)生寫SDRAM的控制信號(hào)，地址操作信號(hào)， g)將FPGA產(chǎn)生的寫SDRAM控制地址信號(hào)，連接到SDRAM3，
h) CCD數(shù)據(jù)有效期間，將數(shù)據(jù)連續(xù)地寫入SDRAM3，
i) —幀數(shù)據(jù)寫完向DSP發(fā)出中斷； 偶數(shù)幀時(shí)將CE2連接SDRAM3片選，并將SDRAM2與SDRAM3做交換，其它操作步驟與奇數(shù)幀的操作步驟相同。 本發(fā)明與現(xiàn)有相關(guān)技術(shù)相比較，具有如下優(yōu)點(diǎn) 1.充分利用SDRAM連續(xù)數(shù)據(jù)操作時(shí)不用提供地址信號(hào)所帶來的速度優(yōu)勢(shì)，提高了EMIF總線的傳輸效率。 2.通過FPGA的SDRAM控制器，將圖像數(shù)據(jù)直接寫入SDRAM而不是通過FIFO或者RAM。將原先傳送640個(gè)數(shù)據(jù)的時(shí)間從65us縮短到19us。 3.利用了圖像采集中的消隱時(shí)間，直接以幀為單位傳輸數(shù)據(jù)進(jìn)一步提高了 EMIF數(shù)據(jù)的效率。 4.這種利用SDRAM作為乒乓操作以提高EMIF傳輸效率的方法不僅適用于CCD圖像數(shù)據(jù)傳輸，同樣適用于DSP需要高速采集外部數(shù)據(jù)的場(chǎng)合。具體實(shí)現(xiàn)方法只需稍作改動(dòng)


圖1系統(tǒng)硬件結(jié)構(gòu)示意圖。
圖2FPGA中SDRAM切換流程圖。
圖3FPGA內(nèi)部控制模塊。
具體實(shí)施例方式
本發(fā)明一個(gè)具體的實(shí)現(xiàn)案例如下如圖1所示，本提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)，以DM642 (1)為核心處理器，其外部存儲(chǔ)接口的四個(gè)CE空間中CE0，CE2配置為32位同步空間；CE1為異步空間接FLASH ;CE3為8位異步空間接串口及網(wǎng)絡(luò)端口 。 CEO接SDRAM1 (3)為主要代碼數(shù)據(jù)存儲(chǔ)器，CE2空間連接FPGA (2)，通過FPGA (2)切換連接用作數(shù)據(jù)緩沖的SDRAM2 (5) 、 SDRAM3 (6)進(jìn)行乒乓操作。 DM642 (1)外部存儲(chǔ)器接口的SDWE、 Eclkout2、 SDCAS、 SDRAS、 EA [17:3] 、 ED [31:0]和BE[3:0]信號(hào)引腳分別連接SDRAM1(3)的WE、CKE、CAS、RAS、A、D和DQM弓I腳，CEO引腳連接SDRAM1 (3)的/CS引腳，同時(shí)SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3] 、ED [31:0] 、BE [3:0]及CE2信號(hào)輸入FPGA (2);并將FPGA (2)輸控制存儲(chǔ)器信號(hào)引腳分別連接SDRAM2 (5)的A、DQM、 D、 WE、 CKE、 CAS、 RAS、禾口 /CS以及SDRAM3 (6)的A、 DQM、 D、 WE、 CKE、 CAS、 RAS、禾口 /CS ;FPGA(2)輸出中斷信號(hào)引腳連接DM642(1)的外部中斷信號(hào)引腳INT4 ;CCD采集模塊(4)的行、場(chǎng)、點(diǎn)同步信號(hào)H、 V、P及CCD數(shù)據(jù)引腳CCD_Data[7:0]連接到FPGA (2)。
FPGA內(nèi)部主要的控制模塊如圖3所示。 FPGA(2)內(nèi)部主要由數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch， SDRAM寫控制信號(hào)產(chǎn)生單元SDCtrl—FPGA，數(shù)據(jù)流單元DataProcess ;輸入輸出選通控制單元判斷圖像數(shù)據(jù)是奇數(shù)場(chǎng)或是偶數(shù)場(chǎng)來產(chǎn)生相應(yīng)的選通控制信號(hào)，SDRAM寫控制信號(hào)產(chǎn)生單元根據(jù)CCD圖像數(shù)據(jù)的同步信號(hào)產(chǎn)生SDRAM的寫入控制信號(hào)，數(shù)據(jù)流單元數(shù)據(jù)總線上數(shù)據(jù)的流向及輸入輸出狀態(tài)。 數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch的讀SDRAM控制信號(hào)Emif_SDWE、Emif_SDCKE、Emif_SDCAS和Emif_SDRAS分別連接DM642 (1)外部存儲(chǔ)器接口的SDRAM控制信號(hào)引腳SDWE、 SDCKE、 SDCAS和SDRAS ;SDCtrlSwitch單元的Emif_SDCE信號(hào)引腳連接DM642 (1)的CE2空間選通信號(hào)引腳CE2 ;SDCtrlSwitch單元的SDRAM2_SDCS、 SDRAM2_SDW、 SDRAM2_SDCKE、 SDRAM2_SDCAS禾口 SDRAM2_SDRAS弓l展卩連接SDRAM2 (5)的弓l展卩/CS、 WE、 CKE禾口 CAS ;SDCtrlSwitch單元的SDRAM3_SDCS、SDRAM3_SDWE、SDRAM3_SDCKE、SDRAM3_SDCAS和SDRAM3_SDRAS引腳連接SDRAM3(6)的引腳CS、 WE、 CKE和CAS ;SDCtrlSwitch單元的字節(jié)選通信號(hào)引腳EMIF—BE[3:0]連接DM642(1)外部存儲(chǔ)器接口的BE [3:0]引腳，SDRAM2_BE [3:0]引腳連接SDRAM2(5)的DQM引腳，SDRAM3_BE [3:0]信號(hào)引腳連接SDRAM3 (6)的DQM引腳。
FPGA (2)中的SDRAM寫控制信號(hào)產(chǎn)生單元SDCtrl_FPGA的行同步信號(hào)H_ccd，場(chǎng)同步信號(hào)V—ccd，點(diǎn)時(shí)鐘Pclk—ccd信號(hào)引腳分別連接CCD采集模塊(4)的行H、場(chǎng)V、點(diǎn)P信號(hào)。 FPGA (2)中的數(shù)據(jù)流單元DataProcess的CCD_data[7. . 0]信號(hào)引腳連接CCD采集模塊(4)的AD輸出數(shù)據(jù)引腳CCD—Data[7. .0] ;DataProcess單元的Emif_ED信號(hào)引腳連接DM642 (1)的ED[31:0]信號(hào)引腳，DataProcess單元的SDRAM2_ED[31:0]信號(hào)引腳連接SDRAM2(5)的D[31:0] ;SDRAM3_ED [31:0]信號(hào)連引腳連接SDRAM3 (6)的D[31:0]引腳。
FPGA (2)中SDRAM切換流程如圖2所示。系統(tǒng)采用直接用FPGA (2)控制CCD圖像數(shù)據(jù)直接寫入作為數(shù)據(jù)緩存的SDRAM，并在FPGA的控制下以場(chǎng)同步信號(hào)作為切換，將兩塊乒乓操作的SDRAM輪流接入DSP的CE2空間的方法。具體操作步驟為在系統(tǒng)初始化階段將DSP的CEO， CE2空間設(shè)為32位的同步存儲(chǔ)空間，并配置增強(qiáng)的直接存儲(chǔ)器訪問EDMA通道，并將外部中斷信號(hào)INT4作為EDMA通道傳輸?shù)挠|發(fā)源，為奇偶場(chǎng)圖像數(shù)據(jù)開辟存儲(chǔ)空間。同時(shí)FPGA(2)對(duì)SDRAM2(5)及SDRAM3 (6)完成讀寫模式配置，刷新及預(yù)充電等配置操作。然后系統(tǒng)等待圖像數(shù)據(jù)輸入FPGA (2)，并判斷數(shù)據(jù)是奇數(shù)場(chǎng)數(shù)據(jù)或是偶數(shù)場(chǎng)數(shù)據(jù)，若為奇數(shù)場(chǎng)數(shù)據(jù)則將圖像數(shù)據(jù)存入SDRAM2(5)，將SDRAM3(6)接入DM642 (1)的EMIF總線。若為偶數(shù)場(chǎng)數(shù)據(jù)則將數(shù)據(jù)存入SDRAM3 (6)，將SDRAM2 (5)接入DM642 (1)的EMIF總線。最后以場(chǎng)同步信號(hào)作為一場(chǎng)圖像接收完成的標(biāo)志，由FPGA(2)產(chǎn)生圖像接受完成的中斷信號(hào)通知DSP通過EDMA通道將數(shù)據(jù)從連接在EMIF總線上的SDRAM搬移到SDRAM1 (3)中。
FPGA(2)在奇數(shù)幀要完成的操作步驟為
a)將CE2連接SDRAM2 (5)片選信號(hào)SDCS， b)EMIF的SDRAM控制信號(hào)直通到SDRAM2 (5)的控制信號(hào)，包括SDRAS、 SDCAS、SDCKE、 SDWE， c)EMIF地址線EA[17. . 3]連接SDRAM2 (5)的地址線A， d)字節(jié)使能信號(hào)BE [3. . 0]連接SDRAM2 (5)的字節(jié)選通信號(hào)DQM，
e)數(shù)據(jù)總線ED [31. 0]連接SDRAM2 (5)數(shù)據(jù)線D， f)根據(jù)CCD數(shù)據(jù)時(shí)序，即行場(chǎng)點(diǎn)同步信號(hào)由FPGA(2)產(chǎn)生寫SDRAM的控制信號(hào)，地址操作信號(hào)， g)將FPGA (2)產(chǎn)生的寫SDRAM控制地址信號(hào)，連接到SDRAM3 (6)，
h) CCD數(shù)據(jù)有效期間，將數(shù)據(jù)連續(xù)地寫入SDRAM3 (6)，
i) —幀數(shù)據(jù)寫完向DSP發(fā)出中斷； 偶數(shù)幀時(shí)將CE2連接SDRAM3 (6)片選，并將SDRAM2 (5)與SDRAM3 (6)做交換，其它操作步驟與奇數(shù)幀的操作步驟相同。 當(dāng)然，以上所述僅是本發(fā)明的一種優(yōu)選實(shí)施方式而已，應(yīng)當(dāng)指出，對(duì)于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤(rùn)飾，這些改進(jìn)和潤(rùn)飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
權(quán)利要求
一種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)，包括一個(gè)系統(tǒng)核心處理器DM642(1)、一個(gè)FPGA(2)、一個(gè)CCD采集模塊(4)和三個(gè)SDRAM——一個(gè)主存儲(chǔ)器件SDRAM1(3)、和兩個(gè)輔助存儲(chǔ)器件SDRAM2(5)、SDRAM3(6)，其特征在于所述DM642(1)外部存儲(chǔ)器接口的SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]和BE[3:0]信號(hào)引腳分別連接SDRAM1(3)的WE、CKE、CAS、RAS、A、D和DQM引腳，CE0引腳連接SDRAM1(3)的/CS引腳，同時(shí)SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]、BE[3:0]及CE2信號(hào)輸入FPGA(2)；并將FPGA(2)輸控制存儲(chǔ)器信號(hào)引腳分別連接SDRAM2(5)的A、DQM、D、WE、CKE、CAS、RAS、和/CS以及SDRAM3(6)的A、DQM、D、WE、CKE、CAS、RAS、和/CS；FPGA(2)輸出中斷信號(hào)引腳連接DM642(1)的外部中斷信號(hào)引腳INT4；CCD采集模塊(4)的行、場(chǎng)、點(diǎn)同步信號(hào)H、V、P及CCD數(shù)據(jù)引腳CCD_Data[7:0]連接到FPGA(2)。
2. 權(quán)利要求1所述的提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)其特 征在于FPGA(2)內(nèi)部包括數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch， SDRAM寫控制信號(hào)產(chǎn) 生單元SDCtrl—FPGA，數(shù)據(jù)流單元DataProcess ;輸入輸出選通控制單元判斷圖像數(shù)據(jù)是奇 數(shù)場(chǎng)或是偶數(shù)場(chǎng)來產(chǎn)生相應(yīng)的選通控制信號(hào)，SDRAM寫控制信號(hào)產(chǎn)生單元根據(jù)CCD圖像數(shù) 據(jù)的同步信號(hào)產(chǎn)生SDRAM的寫入控制信號(hào)，數(shù)據(jù)流單元數(shù)據(jù)總線上數(shù)據(jù)的流向及輸入輸出 狀態(tài)。
3. 權(quán)利要求2所述的提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口速度的結(jié)構(gòu)其 特征在于FPGA的內(nèi)部結(jié)構(gòu)中，數(shù)據(jù)輸入輸出選通控制單元SDCtrlSwitch的讀SDRAM控 制信號(hào)Emif_SDWE、 Emif_SDCKE、 Emif_SDCAS和Emif_SDRAS分別連接DM642 (1)外部存儲(chǔ) 器接口的SDRAM控制信號(hào)引腳SDWE、 SDCKE、 SDCAS和SDRAS ;SDCtrlSwitch單元的Emif_ SDCE信號(hào)引腳連接DM642 (1)的CE2空間選通信號(hào)引腳CE2 ;SDCtrlSwitch單元的SDRAM2_ SDCS、 SDRAM2_SDW、 SDRAM2_SDCKE、 SDRAM2SDCAS禾P SDRAM2_SDRAS弓|腳連接SDRAM2 (5) 的引腳/CS、 WE、 CKE和CAS ;SDCtrlSwitch單元的SD廳3—SDCS、 SDRAM3_SDWE、 SDRAM3— SDCKE、 SDRAM3_SDCAS禾口 SDRAM3_SDRAS弓|展卩連接SDRAM3 (6)的弓|展卩CS、 WE、 CKE禾口 CAS ; SDCtrlSwitch單元的字節(jié)選通信號(hào)引腳EMIF—BE[3:0]連接DM642 (1)外部存儲(chǔ)器接口的 BE [3:0]引腳，SDRAM2_BE [3:0]引腳連接SDRAM2 (5)的DQM引腳，SD廳3—BE[3:0]信號(hào)引 腳連接SDRAM3 (6)的DQM引腳。FPGA (2)中的SDRAM寫控制信號(hào)產(chǎn)生單元SDCtrl_FPGA的行同步信號(hào)H_ccd，場(chǎng)同步信 號(hào)V_ccd，點(diǎn)時(shí)鐘Pclk_Ccd信號(hào)引腳分別連接CCD采集模塊(4)的行H、場(chǎng)V、點(diǎn)P信號(hào)。FPGA(2)中的數(shù)據(jù)流單元DataProcess的CCD—data[7. 0]信號(hào)引腳連接CCD采集 模塊(4)的AD輸出數(shù)據(jù)引腳CCD—Data[7. .0] ;DataProcess單元的Emif_ED信號(hào)引腳連 接DM642 (1)的ED[31:0]信號(hào)引腳，DataProcess單元的SDRAM2_ED[31:0]信號(hào)引腳連接 SDRAM2(5)的D[31:0] ;SDRAM3_ED [31:0]信號(hào)連引腳連接SDRAM3 (6)的D[31:0]引腳。
4. 一種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口數(shù)據(jù)速度的方法，采用根據(jù) 權(quán)利要求1所述的提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器幾口速度的結(jié)構(gòu)進(jìn)行操作， 其特征在于用FPGA(2)控制CCD圖像數(shù)據(jù)直接寫入作為數(shù)據(jù)緩存的存儲(chǔ)器件SDRAM2(5) 和SDRAM3(6)，并在FPGA(2)的控制下以場(chǎng)同步信號(hào)作為切換，將兩塊乒乓操作的存儲(chǔ)器件 SDRAM2 (5)和SDRAM3 (6)輪流接入DSP的CE2空間。
5. 根據(jù)權(quán)利要求4所述的提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口數(shù)據(jù)速度的方法，其特征在于首先，在系統(tǒng)初始化階段將DSP的CE0， CE2空間設(shè)為32位的同步存 儲(chǔ)空間，并配置增強(qiáng)的直接存儲(chǔ)器訪問通道EDMA，并將外部中斷信號(hào)INT4作為EDMA通道 傳輸?shù)挠|發(fā)源，為奇偶場(chǎng)圖像數(shù)據(jù)開辟存儲(chǔ)空間；然后，系統(tǒng)等待圖像數(shù)據(jù)輸入FPGA(2)， 并判斷數(shù)據(jù)是奇數(shù)場(chǎng)數(shù)據(jù)或是偶數(shù)場(chǎng)數(shù)據(jù)，若為奇數(shù)場(chǎng)數(shù)據(jù)則將圖像數(shù)據(jù)存入SDRAM2(5)， 將SDRAM3 (6)接入DM642 (1)的EMIF總線。若為偶數(shù)場(chǎng)數(shù)據(jù)則將數(shù)據(jù)存入SDRAM3 (6)，將 SDRAM2(5)接入匿642(1)的EMIF總線；最后，以場(chǎng)同步信號(hào)作為一場(chǎng)圖像接收完成的標(biāo) 志，由FPGA(2)產(chǎn)生圖像接受完成的中斷信號(hào)通知DSP通過EDMA通道將數(shù)據(jù)從連接在EMIF 總線上的SDRAM搬移到SDRAM 1 (5)中。
6.根據(jù)權(quán)利要求5所述的提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器接口數(shù)據(jù)速度的 方法，其特征在于所述FPGA(2)在奇數(shù)幀要完成的操作步驟為a) 將CE2連接SDRAM2 (5)片選信號(hào)SDCS，b) EMIF的SDRAM控制信號(hào)直通到SDRAM2 (5)的控制信號(hào)，包括SDRAS、 SDCAS、 SDCKE、 SDWE，c) EMIF地址線EA[17. 3]連接SDRAM2 (5)的地址線A，d) 字節(jié)使能信號(hào)BE [3. . 0]連接SDRAM2(5)的字節(jié)選通信號(hào)DQM，e) 數(shù)據(jù)總線ED[31. 0]連接SDRAM2(5)數(shù)據(jù)線D，f) 根據(jù)CCD數(shù)據(jù)時(shí)序，即行場(chǎng)點(diǎn)同步信號(hào)由FPGA(2)產(chǎn)生寫SDRAM的控制信號(hào)，地址操 作信號(hào)，g) 將FPGA (2)產(chǎn)生的寫SDRAM控制地址信號(hào)，連接到SDRAM3 (6)，h) CCD數(shù)據(jù)有效期間，將數(shù)據(jù)連續(xù)地寫入SDRAM3 (6)，i) 一幀數(shù)據(jù)寫完向DSP發(fā)出中斷；偶數(shù)幀時(shí)將CE2連接SDRAM3 (6)片選，并將SDRAM2 (5)與SDRAM3 (6)做交換，其它操作 步驟與奇數(shù)幀的操作步驟相同。
全文摘要
本發(fā)明涉及一種提高高清圖像實(shí)時(shí)采集系統(tǒng)DSP外部存儲(chǔ)器速度的結(jié)構(gòu)和方法。本結(jié)構(gòu)包括系統(tǒng)核心處理器DM642、FPGA、CCD采集模塊和三個(gè)存儲(chǔ)器件。本方法通過FPGA交替選通DSP與兩塊SDRAM之間的數(shù)據(jù)總線實(shí)現(xiàn)圖像數(shù)據(jù)的雙緩存乒乓操作，并通過FPGA產(chǎn)生寫控制信號(hào)將CCD數(shù)據(jù)直接寫入兩塊SDRAM。完成了高清晰圖像的實(shí)時(shí)采集任務(wù)，大大提高了EMIF總線數(shù)據(jù)交換速度。
文檔編號(hào)G06F3/06GK101694609SQ20091019718
公開日2010年4月14日 申請(qǐng)日期2009年10月15日 優(yōu)先權(quán)日2009年10月15日
發(fā)明者張穎, 楊輝, 袁承宗, 金臻, 陸小鋒 申請(qǐng)人:上海大學(xué);